KR101867953B1 - 반도체 소자 및 반도체 소자의 형성 방법 - Google Patents

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Abstract

반도체 소자의 형성 방법이 제공된다. 본 발명에 따른 반도체 소자의 형성 방법은 트랜지스터 영역 및 얼라인 영역을 포함하는 기판을 준비하는 것, 상기 트랜지스터 영역내에 제1 트렌치 및 상기 얼라인 영역내에 제2 트렌치를 형성하는 것, 상기 트랜지스터 영역내에 드리프트 영역을 형성하는 것, 상기 드리프트 영역의 양 측에 각각 인접한 한 쌍의 제3 트렌치들을 형성하는 것 및 상기 제1 트렌치내에 소자 분리 패턴, 제2 트렌치내에 매립 유전 패턴 및 한 쌍의 제3 트렌치들 내에 유전 패턴들을 형성하는 것을 포함하되, 상기 제1 트렌치의 깊이는 상기 각 제3 트렌치의 깊이보다 작고, 상기 제2 트렌치의 깊이와 동일할 수 있다.

Description

반도체 소자 및 반도체 소자의 형성 방법{SEMICONDUCTOR DEVICES AND METHODS FOR FORMING THE SAME}
본 발명은 반도체 소자 및 반도체 소자의 형성 방법에 관한 것이다.
다양한 전자 기기에는 물론, 자동차, 선박을 비롯한 거의 모든 산업 분야에서 반도체 소자를 이용하게 됨에 따라, 현대 산업 구조에서 반도체 산업이 갖는 위상은 날로 높아지고 있다. 반도체 소자가 이와 같이 다양한 산업 분야에서 활용되고, 전자 기기, 자동차 및 선박 등의 품질을 결정하는 중요한 요소가 됨에 따라, 고신뢰성을 갖는 반도체 소자에 대한 수요가 증가하게 되었다. 이러한 요구에 맞추어, 반도체 소자의 신뢰성을 향상시키기 위한 기술들이 개발되고 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 신뢰성이 개선된 반도체 소자 및 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 일 기술적 과제는 제조 공정이 단순화된 반도체 소자의 형성 방법을 제공하는데 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법이 제공된다. 본 발명의 일 실시 예에 따른 반도체 소자의 형성 방법은 트랜지스터 영역 및 얼라인 영역을 포함하는 기판을 준비하는 것, 상기 트랜지스터 영역내에 제1 트렌치 및 상기 얼라인 영역내에 제2 트렌치를 형성하는 것, 상기 트랜지스터 영역내에 드리프트 영역을 형성하는 것, 상기 드리프트 영역의 양 측에 각각 인접한 한 쌍의 제3 트렌치들을 형성하는 것 및 상기 제1 트렌치내에 소자 분리 패턴, 제2 트렌치내에 매립 유전 패턴 및 한 쌍의 제3 트렌치들 내에 유전 패턴들을 형성하는 것을 포함할 수 있다. 상기 제1 트렌치의 깊이는 상기 각 제3 트렌치의 깊이보다 작고, 상기 제2 트렌치의 깊이와 동일할 수 있다.
일 실시 예에 따르면, 상기 제1 트렌치 및 상기 제2 트렌치는 하나의 패터닝 공정에 의해서 동시에 형성될 수 있다.
일 실시 예에 따르면, 상기 제2 트렌치는 노광 공정들을 위한 얼라인 키로 사용될 수 있다.
일 실시 예에 따르면, 상기 드리프트 영역을 형성하는 것은 상기 제1 트렌치가 형성된 상기 트랜지스터 영역내에 제1 도전형의 도펀트를 주입하는 것을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 형성 방법은 상기 드리프트 영역내에 제1 웰 영역 및 제2 웰 영역을 형성하는 것을 더 포함할 수 있다. 상기 제1 웰 영역은 상기 유전 패턴들 중에서 하나와 상기 소자 분리 패턴 사이에 상기 소자 분리 패턴과 이격되도록 형성되고, 상기 제2 웰 영역은 상기 유전 패턴들 중에서 다른 하나와 상기 소자 분리 패턴 사이에 형성될 수 있다.
일 실시 예에 따르면, 상기 제1 웰 영역은 상기 제1 도전형의 도펀트와 다른 도전형인 제2 도전형의 도펀트를 주입하는 것에 의해서 형성되고, 상기 제2 웰 영역은 상기 제1 도전형 도펀트를 주입하는 것에 의해서 형성될 수 있다.
일 실시 예에 따르면, 상기 소자 분리 패턴, 상기 매립 유전 패턴 및 상기 유전 패턴들을 형성하는 것은 상기 기판상에 상기 제1 트렌치, 상기 제2 트렌치 및 상기 제3 트렌치들을 채우는 유전막을 형성하는 것 및 상기 기판의 상부면이 노출될 때까지 상기 유전막을 식각하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 트렌치의 하부면 전체는 균일한 깊이를 가질 수 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자가 제공된다. 본 발명의 일 실시 예에 따른 반도체 소자는 기판내에 배치되는 한 쌍의 유전 패턴들, 상기 한 쌍의 유전 패턴들 사이의 기판 내에 배치되고, 상기 기판의 하부면을 향하여 돌출된 부분을 갖는 드리프트 영역, 상기 한 쌍의 유전 패턴들 사이의 드리프트 영역내에 배치되는 소자 분리 패턴 및 상기 기판상에 배치되는 게이트 패턴을 포함할 수 있다. 상기 각 유전 패턴의 높이는 상기 소자 분리 패턴의 높이보다 낮을 수 있다.
일 실시 예에 따르면, 상기 소자 분리 패턴의 하부면 전체는 균일한 깊이를 가질 수 있다.
일 실시 예에 따르면, 상기 드리프트 영역의 상기 돌출된 부분은 평면적 관점에서 상기 소자 분리 패턴과 중첩될 수 있다.
일 실시 예에 따르면, 상기 기판은 트랜지스터 영역 및 얼라인 영역을 갖고, 상기 얼라인 영역의 기판내에 매립 절연 패턴이 배치될 수 있다. 상기 매립 절연 패턴의 높이는 상기 소자 분리 패턴의 높이와 동일할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자는 상기 드리프트 영역내에 서로 이격되어 배치되는 제1 웰 영역 및 제2 웰 영역을 더 포함할 수 있다. 상기 제1 웰 영역은 상기 한 쌍의 유전 패턴들 중에서 하나와 상기 소자 분리 패턴 사이에 배치되고, 상기 제2 웰 영역은 상기 한 쌍의 유전 패턴들 중에서 다른 하나와 상기 소자 분리 패턴 사이에 배치되고, 상기 소자 분리 패턴과 상기 제1 웰 영역은 서로 이격될 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자는 상기 제1 웰 영역 내에 배치되는 제1 도핑 영역 및 제2 도핑 영역 및 상기 제2 웰 영역내에 배치되는 제3 도핑 영역을 더 포함할 수 있다. 상기 게이트 패턴은 상기 제2 도핑 영역과 상기 소자 분리 패턴 사이의 상기 제1 웰 영역의 일부분 및 상기 드리프트 영역의 일부분을 덮을 수 있다.
일 실시 예에 따르면, 상기 게이트 패턴 및 상기 제1 도핑 영역, 상기 제2 도핑 영역, 및 상기 제3 도핑 영역에 전압이 인가되면, 캐리어들이 상기 소자 분리 패턴과 상기 제1 웰 영역 사이의 드리프트 영역을 따라 상기 제2 도핑 영역과 상기 제3 도핑 영역 사이를 이동하는 반도체 소자.
본 발명의 실시 예들에 따르면, 노광 공정들에서 얼라인 키로 사용되는 제2 트렌치를 형성할 때, 제1 트렌치를 형성할 수 있다. 즉, 상기 제1 트렌치와 상기 제2 트렌치는 하나의 패터닝 공정에 의해서 형성될 수 있다. 따라서, 반도체 소자의 제조 공정을 단순화할 수 있고, 제조 비용을 줄일 수 있다.
또한, 소자 분리 패턴이 형성되는 제1 트렌치의 깊이는 유전 패턴이 형성되는 제2 트렌치의 깊이보다 작을 수 있다. 따라서, 채널이 형성되어 캐리어들(예를 들어, 전자 또는 홀)이 드리프트 영역을 경유하여 이동하는 거리를 최소화할 수 있다. 이에 의해서 반도체 소자의 온-저항을 감소시킬 수 있다.
도1은 본 발명의 일 실시 예에 따른 반도체 소자를 설명하는 단면도이다.
도2는 본 발명의 다른 일 실시 예에 따른 반도체 소자를 설명하는 단면도이다.
도3 내지 도8은 본 발명의 일 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판(100)상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판(100)상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면을 참조하여 본 발명의 일 실시 예에 따른 반도체 소자에 대해 자세히 설명한다. 도1은 본 발명의 일 실시 예에 따른 반도체 소자를 나타내는 단면도이다.
도1을 참조하면, 기판(100) 내에 한 쌍의 유전 패턴들(140c)이 배치될 수 있다. 상기 한 쌍의 유전 패턴들(140c)은 서로 이격될 수 있다. 상기 한 쌍의 유전 패턴들(140c)은 질화막, 산화막 또는 산질화막을 포함할 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 반도체 화합물 기판일 수 있다. 이와는 달리, 상기 기판(100)은 에피택시얼 성장된 반도체 물질로 형성될 수도 있다.
상기 기판(100)내에 드리프트 영역(107)이 배치될 수 있다. 상기 드리프트 영역(107)은 상기 한 쌍의 유전 패턴들(140c) 사이의 기판(100)내에 배치될 수 있다. 상기 드리프트 영역(107)은 제1 도전형의 도펀트로 도핑된 상기 기판(100)의 일부분일 수 있다. 상기 드리프트 영역(107)은 상기 기판(100)의 하부면을 향하여 돌출된 부분(107p)을 포함할 수 있다. 상기 드리프트 영역(107)의 돌출된 부분(107p)은 상기 드리프트 영역(107)의 하단의 일부분으로부터 상기 기판(100)의 하부면을 향하여 돌출된 형태일 수 있다.
상기 드리프트 영역(107) 내에 소자 분리 패턴(140a)이 배치될 수 있다. 상기 소자 분리 패턴(140a)은 상기 한 쌍의 유전 패턴들(140c) 사이에 배치될 수 있고, 상기 한 쌍의 유전 패턴들(140c)과 이격되도록 배치될 수 있다. 상기 소자 분리 패턴(140a)은 질화막, 산화막 또는 산질화막을 포함할 수 있다. 일 실시 예에 따르면, 상기 소자 분리 패턴(140a)은 상기 유전 패턴들(140c)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 소자 분리 패턴(140a) 및 상기 유전 패턴들(140c)은 실리콘 산화물을 포함할 수 있다.
상기 소자 분리 패턴(140a)의 하부면은 제1 깊이(D1)를 가질 수 있고, 상기 유전 패턴들(140c)의 하부면들의 각각은 제2 깊이(D2)를 가질 수 있다. 일 실시 예에 따르면, 상기 제1 깊이(D1)는 상기 제2 깊이(D2)보다 작을 수 있다. 예를 들어, 상기 제2 깊이(D2)는 상기 제1 깊이(D1)의 두 배보다 클 수 있다.
일 실시 예에 따르면, 상기 소자 분리 패턴(140a)의 하부면의 전체는 평면적 관점에서 하나의 평면을 구성할 수 있다. 상기 소자 분리 패턴(140a)의 상부면으로부터 상기 소자 분리 패턴(140a)의 하부면까지의 거리는 균일할 수 있다. 예를 들어, 상기 소자 분리 패턴(140a)의 상부면으로부터 상기 소자 분리 패턴(140a)의 하부면까지의 거리는 상기 제1 깊이(D1)로 균일할 수 있다. 즉, 상기 소자 분리 패턴(140a)의 하부면은 단차를 가지지 않는다.
일 실시 예에 따르면, 상기 소자 분리 패턴(140a)의 적어도 일부분은 상기 드리프트 영역(107)의 상기 돌출된 부분(107p)은 평면적 관점에서 중첩될 수 있다. 예를 들어, 상기 소자 분리 패턴(140a)은 상기 드리프트 영역(107)의 상기 돌출된 부분(107p)과 평면적 관점에서 완전히 중첩될 수도 있다.
상기 소자 분리 패턴(140a)은 제1 방향으로 제1 폭을 갖고, 상기 드리프트 영역(107)의 상기 돌출된 부분(107p)은 상기 제1 방향으로 제2 폭을 가질 수 있다. 일 실시 예에 따르면, 상기 제2폭은 상기 제1폭과 실질적으로 동일하거나, 상기 제1폭보다 클 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 상술된 것과 달리, 상기 드리프트 영역(107)의 상기 돌출된 부분(107p)의 상기 제2 폭은 상기 소자 분리 패턴(140a)의 상기 제1폭보다 작을 수도 있다.
일 실시 예에 따르면, 상기 유전 패턴들(140c) 및 상기 소자 분리 패턴(140a)에 의해서 상기 기판(100) 내에 활성 영역이 정의될 수 있다.
상기 드리프트 영역(107)내에 제1 웰 영역(109a) 및 제2 웰 영역(109b)이 배치될 수 있다. 일 실시 예에 따르면, 상기 제2 웰 영역(109b)은 상기 드리프트 영역(107)과 동일한 도전형의 도편트를 포함할 수 있고, 상기 제1 웰 영역(109a)은 상기 제2 웰 영역(109b)과 다른 도전형의 도펀트를 포함할 수 있다. 예를 들어, 상기 제2 웰 영역(109b)은 상기 제1 도전형 도펀트를 포함할 수 있고, 상기 제1 웰 영역(109a)은 상기 제1 도전형 도펀트와 다른 도전형인 제2 도전형 도펀트를 포함할 수 있다.
상기 제1 웰 영역(109a) 및 상기 제2 웰 영역(109b) 서로 이격되어 배치될 수 있다. 상기 제1 웰 영역(109a)은 상기 한 쌍의 유전 패턴들(140c) 중에서 하나와 상기 소자 분리 패턴(140a) 사이의 드리프트 영역(107) 내에 배치될 수 있다. 일 실시 예에 따르면, 상기 제1 웰 영역(109a)은 상기 소자 분리 패턴(140a)과 서로 이격될 수 있다. 즉, 상기 제1 웰 영역(109a)과 상기 소자 분리 패턴(140a) 사이에 상기 드리프트 영역(107)의 일부분이 존재할 수 있다.
일 실시 예에 따르면, 상기 드리프트 영역(107)의 도펀트 농도는 상기 제1 웰 영역(109a) 의 도펀트 농도 및 상기 제2 웰 영역(109b)의 도펀트 농도보다 낮을 수 있다.
상기 제2 웰 영역(109b)은 상기 한 쌍의 유전 패턴들(140c) 중에서 다른 하나와 상기 소자 분리 패턴(140a) 사이의 드리프트 영역(107)내에 배치될 수 있다. 일 실시 예에 따르면, 상기 소자 분리 패턴(140a)의 적어도 일부분과 상기 제2 웰 영역(109b)은 평면적 관점에서 중첩될 수 있다. 예를 들어, 상기 소자 분리 패턴(140a) 일 측벽은 상기 제2 웰 영역(109b)의 양 측벽들 사이에 위치할 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 도시된 것과 달리, 상기 소자 분리 패턴(140a)은 상기 제2 웰 영역(109b)과 완전히 중첩될 수도 있다. 예를 들어, 상기 소자 분리 패턴(140a)의 양 측벽들이 상기 제2 웰 영역(109b)의 양 측벽들 사이에 위치할 수도 있다.
상기 제1 웰 영역(109a)내에 제1 도핑 영역(150a) 및 제2 도핑 영역(150b)이 배치될 수 있다. 상기 제1 도핑 영역(150a)과 상기 제2 도핑 영역(150b)은 상기 제1 웰 영역(109a)의 상단에 일 방향으로 나란히 배치될 수 있다. 상기 일 방향은 x축에 평행한 방향일 수 있다. 일 실시 예에 따르면, 상기 제1 도핑 영역(150a) 및 상기 제2 도핑 영역(150b)은 서로 접촉할 수 있다.
상기 제1 도핑 영역(150a) 및 상기 제2 도핑 영역(150b)은 각각 서로 다른 도전형의 도펀트들로 도핑된 것일 수 있다. 일 실시 예에 따르면, 상기 제1 도핑 영역(150a)은 상기 제1 웰 영역(109a)에 포함된 도펀트와 동일한 도전형의 도펀트로 도핑된 것이고, 상기 제2 도핑 영역(150b)은 상기 드리프트 영역(107)에 포함된 도펀트와 동일한 도전형의 도펀트로 도핑된 것일 수 있다. 예를 들어, 상기 제1 도핑 영역(150a)은 상기 제2 도전형의 도펀트로 도핑된 것이고, 상기 제2 도핑 영역(150b)은 상기 제1 도전형의 도펀트로 도핑된 것일 수 있다.
상기 제2 웰 영역(109b)내에 제3 도핑 영역(150c)이 배치될 수 있다. 상기 제3 도핑 영역(150c)은 상기 제2 웰 영역(109b)의 상단에 배치될 수 있고, 상기 제3 도핑 영역(150c)은 평면적 관점에서 상기 제2 웰 영역(109b)의 적어도 일부분과 중첩될 수 있다. 상기 제3 도핑 영역(150c)은 상기 제2 웰 영역(109b) 및 상기 드리프트 영역(107)에 포함된 것과 동일한 도전형의 도펀트를 포함할 수 있다. 예를 들어, 상기 제3 도핑 영역(150c)은 상기 제1 도전형의 도펀트로 도핑된 것일 수 있다.
일 실시 예에 따르면, 상기 제1 도핑 영역(150a)의 도핑 농도는 상기 제1 웰 영역(109a)이 도핑 농도보다 높을 수 있고, 상기 제2 도핑 영역(150b) 및 상기 제3 도핑 영역(150c)이 도핑 농도들은 상기 제2 웰 영역(109b)의 도핑 농도보다 높을 수 있다.
상기 기판(100)상에 게이트 패턴(170)이 배치될 수 있다. 상기 게이트 패턴(170)은 평면적 관점에서 상기 소자 분리 패턴(140a)의 적어도 일부분, 상기 드리프트 영역(107)의 일부분 및 상기 제1 웰 영역(109a)의 적어도 일부분과 중첩될 수 있다. 상기 게이트 패턴(170)은 상기 소자 분리 패턴(140a) 및 상기 제1 웰 영역(109a) 사이에 개재된 상기 드리프트 영역(107)의 일부분 및 상기 제2 도핑 영역(150b)에 인접한 상기 제1 웰 영역(109a)의 상단의 일부분을 덮을 수 있다.
상기 게이트 패턴(170)과 중첩되는 상기 제1 웰 영역(109a)의 일부분 내에 채널 영역이 정의될 수 있고, 본 발명에 따른 반도체 소자의 동작 시에 상기 채널 영역내에 채널이 형성될 수 있다. 상기 채널이 형성되는 경우, 상기 채널을 통해 캐리어들(예를 들어, 전자 또는 홀)이 상기 드리프트 영역(107)을 경유하여 상기 제2 도핑 영역(150b) 및 상기 제3 도핑 영역(150c)들 사이를 이동할 수 있다.
상기 게이트 패턴(170)은 도핑된 반도체(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 금속(ex, 텅스텐, 티타늄, 탄탈늄 등), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 등), 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 기판(100) 및 상기 게이트 패턴(170) 사이에 게이트 유전 패턴(160)이 배치될 수 있다. 상기 게이트 유전 패턴(160)은 산화물(ex, 열산화물 등), 질화물, 산화 질화물 및/또는 고유전물(ex, 산화알루미늄, 산화하프늄 등과 같은 금속 산화물 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 기판(100)상에 층간 유전막(180)이 배치될 수 있다. 상기 층간 유전막(180)은 상기 게이트 패턴(170)을 덮을 수 있다. 상기 층간 유전막(180)은 산화막, 질화막 또는 산질화막을 포함할 수 있다. 상기 층간 유전막(180)은 단일층(single-layered) 또는 다층(multi-layered)일 수 있다.
상기 층간 유전막(180)내에 서로 이격된 제1 콘택 플러그(185a), 제2 콘택 플러그(185b), 제3 콘택 플러그(185c) 및 제4 콘택 플러그(185d)가 배치될 수 있다. 상기 제1 콘택 플러그(185a)는 상기 제1 도핑 영역(150a)에 전기적으로 연결될 수 있다. 상기 제2 콘택 플러그(185b)는 상기 제2 도핑 영역(150b)에 전기적으로 연결될 수 있다. 상기 제3 콘택 플러그(185c)는 상기 제3 도핑 영역(150c)에 전기적으로 연결될 수 있다. 상기 제4 콘택 플러그(185d)는 상기 게이트 패턴(170)에 전기적으로 연결될 수 있다.
상기 제1 콘택 플러그(185a), 상기 제2 콘택 플러그(185b), 상기 제3 콘택 플러그(185c) 및 상기 제4 콘택 플러그(185d)는 도전 물질을 포함할 수 있다. 예를 들어, 상기 제1 콘택 플러그(185a), 상기 제2 콘택 플러그(185b), 상기 제3 콘택 플러그(185c) 및 상기 제4 콘택 플러그(185d)는 도핑된 반도체(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 금속(ex, 텅스텐, 티타늄, 탄탈늄 등), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 등), 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 제1 콘택 플러그(185a), 상기 제2 콘택 플러그(185b), 상기 제3 콘택 플러그(185c) 및 상기 제4 콘택 플러그(185d)는 모두 동일한 도전 물질을 포함할 수 있다.
상기 층간 유전막(180)상에 제1 배선(193), 제2 배선(195) 및 제3 배선(197)을 포함할 수 있다. 상기 제1 배선(193)은 상기 제1 콘택 플러그(185a) 및 상기 제2 콘택 플러그(185b)와 전기적으로 연결될 수 있다. 상기 제2 배선(195)은 상기 제4 콘택 플러그(185d)와 전기적으로 연결될 수 있다. 상기 제3 배선(197)은 상기 제3 콘택 플러그(185c)와 전기적으로 연결될 수 있다.
상기 제1 배선(193), 상기 제2 배선(195) 및 상기 제3 배선(197)은 도전 물질을 포함할 수 있다. 예를 들어, 상기 제1 배선(193), 상기 제2 배선(195) 및 상기 제3 배선(197)은 도핑된 반도체(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 금속(ex, 텅스텐, 티타늄, 탄탈늄 등), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 등), 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 소자 분리 패턴(140a)의 제1 깊이(D1)는 상기 각 유전 패턴의 제2 깊이(D2)보다 작을 수 있다. 본 발명에 따른 반도체 소자가 동작하면, 상기 게이트 패턴(170)과 중첩되는 상기 제1 웰 영역(109a)의 일부분 내에 채널이 형성될 수 있다. 채널이 형성되면, 상기 채널을 통하여 캐리어들(예를 들어, 전자 또는 홀)이 상기 드리프트 영역(107)을 경유하여 제2 도핑 영역(150b) 및 상기 제3 도핑 영역(150c)들 사이를 이동할 수 있다. 이 경우, 상기 캐리어들은 상기 제1 웰 영역(109a)과 상기 소자 분리 패턴(140a) 사이에 위치한 상기 드리프트 영역(107)의 일부분을 통하여 이동하게 된다. 만약, 상기 소자 분리 패턴(140a)의 제1 깊이(D1)가 상기 각 유전 패턴의 제2 깊이(D2)와 동일하거나 더 크다면, 상기 캐리어들은 상기 제1 웰 영역과 상기 소자 분리 패턴 사이의 드리프트 영역의 일부분을 따라 이동하는 거리가 증가하게 된다. 즉, 상기 캐리어들이 상기 소자 분리 패턴의 하부면 아래에 위치하는 드리프트 영역의 다른 부분까지 도달하기 위해서 더 긴 거리를 이동해야 한다. 캐리어들의 이동 거리 증가로 인하여 반도체 소자의 온-저항이 증가하게 된다. 하지만, 본 발명에 따르면, 상기 소자 분리 패턴(140a)의 제1 깊이(D1)는 상기 각 유전 패턴의 제2 깊이(D2)보다 작으므로, 상기 캐리어들이 상기 제1 웰 영역(109a)과 상기 소자 분리 패턴(140a) 사이에 위치한 상기 드리프트 영역(107)의 일부분을 따라 이동하는 거리를 최소화할 수 있고, 이에 의해서 반도체 소자의 온-저항을 감소시킬 수 있다.
또한, 상기 드리프트 영역(107)은 상기 기판(100)의 하부면을 향하여 돌출된 돌출된 부분(107p)을 가질 수 있다. 상기 돌출된 부분(107p)에 의해서 상기 소자 분리 패턴(140a)의 아래의 드리프트 영역(107)의 깊이가 더 깊어질 수 있다. 따라서, 상기 제2 도핑 영역(150b) 및 상기 제3 도핑 영역(150c)들 사이를 이동하는 캐리어들이 이동하는 공간이 더 넓어질 수 있다. 따라서, 반도체 소자의 온-저항을 감소시킬 수 있다.
이하, 도면을 참조하여 본 발명의 다른 실시 예에 따른 반도체 소자에 대해 자세히 설명한다. 도2는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타내는 단면도이다.
도2을 참조하면, 기판(100)은 트랜지스터 영역(A) 및 얼라인 영역(B)을 포함할 수 있다. 본 실시 예에서, 상기 트랜지스터 영역(A)은 도1에서 상술한 구성 요소들을 모두 포함할 수 있다.
상기 얼라인 영역(B)내에 매립 유전 패턴(140b)이 배치될 수 있다. 상기 매립 유전 패턴(140b)은 질화물, 산화물 또는 산질화물을 포함할 수 있다. 일 실시 예에 따르면, 상기 매립 유전 패턴(140b)은 상기 소자 분리 패턴(140a) 및 상기 유전 패턴들(140c)과 동일한 유전 물질을 포함할 수 있다. 예를 들어, 상기 상기 매립 유전 패턴(140b), 상기 소자 분리 패턴(140a) 및 상기 유전 패턴들(140c)은 모두 실리콘 산화물을 포함할 수 있다.
상기 매립 유전 패턴(140b)의 하부면은 제3 깊이(D3)를 가질 수 있다. 일 실시 예에 따르면, 상기 매립 유전 패턴(140b)의 상기 제3 깊이(D3)는 상기 소자 분리 패턴(140a)의 하부면의 제1 깊이(D1)와 실질적으로 동일할 수 있다. 즉, 상기 매립 유전 패턴(140b)의 하부면의 상기 제3 깊이(D3)는 상기 유전 패턴의 하부면의 상기 제2 깊이(D2)보다 작을 수 있다.
본 실시 예에 따른 반도체 소자는 도1을 참조하여 설명한 일 실시 예에서 설명한 것과 동일한 효과를 가질 수 있다.
이하 도면들을 참조하여 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에 대해서 자세히 설명한다. 도3 내지 도8은 참조하여 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도3을 참조하면, 트랜지스터 영역(A) 및 얼라인 영역(B)을 포함하는 기판(100)이 제공된다. 상기 얼라인 영역(B)은 노광 공정에서 사용되는 얼라인 키들을 형성하기 위한 영역이고, 트랜지스터 영역(A)은 반도체 소자의 동작을 위한 트랜지스터들이 형성될 영역이다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 반도체 화합물 기판일 수 있다. 이와는 달리, 상기 기판(100)은 에피택시얼 성장된 반도체 물질로 형성될 수도 있다.
상기 기판(100)상에 반사 방지막(110)을 형성할 수 있다. 일 실시 예에 따르면, 상기 반사 방지막(110)은 상기 기판(100)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 기판(100)이 실리콘 기판(100)인 형성되는 경우, 상기 반사 방지막(110)은 실리콘 질화물로 형성될 수 있다.
상기 반사 방지막(110)상에 제1 개구부(115a) 및 제2 개구부(115b)를 포함하는 제1 마스크 패턴(120)이 형성될 수 있다. 상기 제1 개구부(115a)는 상기 트랜지스터 영역(A)내에 형성될 수 있고, 상기 제2 개구부(115b)는 상기 얼라인 영역(B)내에 형성될 수 있다. 상기 제1 개구부(115a) 및 상기 제2 개구부(115b)는 각각 상기 반사 방지막(110)의 일부분을 노출시킬 수 있다.
도4를 참조하면, 상기 기판(100)내에 제1 트렌치(105a) 및 제2 트렌치(105b)를 형성할 수 있다. 상기 제1 트렌치(105a)는 상기 트랜지스터 영역(A)내의 기판(100)내에 형성될 수 있고, 상기 제2 트렌치(105b)는 상기 얼라인 영역(B)내의 기판(100)내에 형성될 수 있다. 즉, 상기 제2 트렌치(105b)는 후속 노광 공정들에서 얼라인 키로 사용될 수 있다.
상기 제1 트렌치(105a) 및 상기 제2 트렌치(105b)를 형성하는 것은 상기 제1 마스크 패턴(120)을 식각 마스크로 이용하여 상기 제1 개구부(115a) 및 상기 제2 개구부(115b)에 의해 노출된 반사 방지막(110)을 식각하고, 상기 식각된 반사 방지막(110)으로부터 노출된 기판(100)을 식각하는 것에 의해서 형성될 수 있다. 상기 반사 방지막(110)을 식각하는 것 및 상기 기판(100)을 식각하는 것은 건식 식각 공정에 의해 수행될 수 있다. 일 실시 예에 따르면, 상기 반사 방지막(110)을 식각하는 것 및 상기 기판(100)을 식각하는 것은 하나의 공정 챔버내에서 수행될 수 있다. 이와 달리, 상기 반사 방지막(110)을 식각하는 것 및 상기 기판(100)을 식각하는 것은 다른 식각 공정에 의해 수행될 수 있다. 이 경우, 상기 반사 방지막(110)을 식각하는 것 및 상기 기판(100)을 식각하는 것은 서로 다른 공정 챔버 내에서 수행될 수 있다.
상기 제1 트렌치(105a)는 제1 깊이(D1)를 가질 수 있고, 상기 제2 트렌치(105b)는 제3 깊이(D3)를 가질 수 있다. 일 실시 예에 따르면, 상기 제1 깊이(D1)는 상기 제3 깊이(D3)와 실질적으로 동일할 수 있다.
일 실시 예에 따르면, 상기 제1 트렌치(105a)는 균일한 깊이로 형성될 수 있다. 즉, 상기 제1 트렌치(105a)의 하부면 전체는 상기 기판(100)의 상부면에 대해서 균일한 거리를 가질 수 있다. 상기 제1 트렌치(105a)의 하부면은 단차를 가지지 않는다.
도5를 참조하면, 상기 제1 마스크 패턴(120)을 제거할 수 있다. 상기 제1 마스크 패턴(120)을 제거하는 것은 상기 기판(100) 및 상기 반사 방지막(110)에 대해서 식각 선택비를 갖는 에천트를 이용하는 식각 공정에 의해 수행될 수 있다. 일 실시 예에 따르면, 상기 제1 마스크 패턴(120)을 제거하는 것은 습식 식각 공정에 의해 수행될 수 있다.
상기 식각된 반사 방지막(110)상에 제2 마스크 패턴(133)을 형성할 수 있다. 상기 제2 마스크 패턴(133)은 상기 제2 트렌치(105b)를 채우도록 형성될 수 있다. 상기 제2 마스크 패턴(133)은 상기 얼라인 영역(B)을 완전히 덮고, 상기 트랜지스터 영역(A)의 일부분을 노출시킬 수 있다. 일 실시 예에 따르면, 상기 제2 마스크 패턴(133)은 포토 레지스트를 포함할 수 있다.
상기 제2 마스크 패턴(133)으로부터 노출된 기판(100) 내에 드리프트 영역(107)을 형성할 수 있다. 상기 드리프트 영역(107)은 상기 제2 마스크 패턴(133)으로부터 노출된 기판(100)에 제1 도전형의 도펀트를 주입하는 것에 의해서 형성될 수 있다.
상기 드리프트 영역(107)은 상기 기판(100)의 하부면을 향하여 돌출된 부분(107p)을 포함할 수 있다. 상기 드리프트 영역(107)의 돌출된 부분(107p)은 상기 드리프트 영역(107)의 하단의 일부분으로부터 상기 기판(100)의 하부면을 향하여 돌출된 형태일 수 있다. 상기 드리프트 영역(107)의 상기 돌출된 부분(107p)은 상기 제1 트렌치(105a)의 프로파일을 따라 형성될 수 있다. 본 발명에 따르면, 상기 드리프트 영역(107)을 형성하기 전에 상기 제1 트렌치(105a)가 먼저 형성되므로, 상기 드리프트 영역(107)이 상기 돌출된 부분(107p)을 갖도록 형성될 수 있다.
도6을 참조하면, 상기 제2 마스크 패턴(133)을 제거할 수 있다. 상기 제2 마스크 패턴(133)을 제거하는 것은 상기 기판(100) 및 상기 반사 방지막(110)에 대해서 식각 선택비를 갖는 에천트를 이용하는 식각 공정에 의해 수행될 수 있다. 일 실시 예에 따르면, 상기 제2 마스크 패턴(133)을 제거하는 것은 습식 식각 공정에 의해 수행될 수 있다.
상기 제2 마스크 패턴(133)을 제거된 상기 반사 방지막(110)상에 상기 기판(100)상에 제3 마스크 패턴(135)을 형성할 수 있다. 상기 제3 마스크 패턴(135)은 상기 제2 트렌치(105b)를 채우도록 형성될 수 있다. 상기 제3 마스크 패턴(135)은 상기 얼라인 영역(B)을 완전히 덮고, 상기 트랜지스터 영역(A)의 일부분을 노출시킬 수 있다. 일 실시 예에 따르면, 상기 제3 마스크 패턴(135)은 포토 레지스트를 포함할 수 있다.
상기 기판(100)내에 한 쌍의 제3 트렌치들(105c)을 형성할 수 있다. 상기 한 쌍의 제3 트렌치들(105c)은 서로 이격되도록 형성될 수 있다. 상기 한 쌍의 제3 트렌치들(105c) 중에서 하나는 상기 드리프트 영역(107)의 일측에 인접하도록 형성되고, 상기 한 쌍의 제3 트렌치들(105c) 중에서 다른 하나는 상기 드리프트 영역(107)의 타측에 인접하도록 형성될 수 있다. 따라서, 상기 드리프트 영역(107)은 상기 한 쌍의 제3 트렌치들(105c) 사이의 기판(100)내에 배치된 형태일 수 있다.
상기 각 제3 트렌치는 제2 깊이(D2)를 가질 수 있다. 일 실시 예에 따르면, 상기 제2 깊이(D2)는 상기 제1 깊이(D1)보다 클 수 있다. 예를 들어, 상기 제2 깊이(D2)는 상기 제1 깊이(D1)의 두 배보다 클 수 있다.
도7을 참조하면, 상기 기판(100)내에 소자 분리 패턴(140a), 한 쌍의 유전 패턴들(140c) 및 매립 유전 패턴(140b)을 형성할 수 있다. 상기 소자 분리 패턴(140a)은 상기 제1 트렌치(105a)내에 형성될 수 있고, 상기 한 쌍의 유전 패턴들(140c)은 상기 제3 트렌치들(105c)내에 형성될 수 있고, 상기 매립 유전 패턴(140b)은 상기 제2 트렌치(105b)내에 형성될 수 있다.
상기 소자 분리 패턴(140a), 상기 한 쌍의 유전 패턴들(140c) 및 상기 매립 유전 패턴(140b)은 상기 기판(100)상에 상기 제1 트렌치(105a), 상기 제2 트렌치(105b) 및 상기 제3 트렌치들(105c)를 채우는 유전막을 형성하고, 상기 기판(100)의 상부면이 노출될 때까지 상기 유전막을 식각하는 것에 의해서 형성될 수 있다.
일 실시 예에 따르면, 상기 유전 패턴들(140c) 및 상기 소자 분리 패턴(140a)에 의해서 상기 기판(100) 내에 활성 영역이 정의될 수 있다.
상기 기판(100)내에 제1 웰 영역(109a) 및 상기 제2 웰 영역(109b)을 형성할 수 있다. 상기 제1 웰 영역(109a)은 상기 한 쌍의 유전 패턴들(140c) 중에서 하나와 상기 소자 분리 패턴(140a) 사이의 드리프트 영역(107)내에 형성될 수 있다. 상기 제1 웰 영역(109a)은 상기 하나의 유전 패턴과 상기 소자 분리 패턴(140a) 사이의 드리프트 영역(107)내에 제2 도전형의 도펀트를 주입하는 것에 의해서 형성될 수 있다. 상기 제2 도전형의 도펀트는 상기 제1 도전형의 도펀트와 다른 도전형일 수 있다. 예를 들어, 상기 제1 도전형의 도펀트는 N형 도펀트인 경우, 상기 제2 도전형의 도펀트는 P형 도펀트일 수 있다.
상기 제1 웰 영역(109a)의 일측은 상기 하나의 유전 패턴과 접촉할 수 있다. 상기 제1 웰 영역(109a)의 타측은 상기 소자 분리 패턴(140a)과 이격될 수 있다. 즉, 상기 제1 웰 영역(109a)과 상기 소자 분리 패턴(140a) 사이에 상기 드리프트 영역(107)의 일부분이 존재할 수 있다.
상기 제2 웰 영역(109b)은 상기 한 쌍의 유전 패턴들(140c) 중에서 다른 하나와 상기 소자 분리 패턴(140a) 사이의 드리프트 영역(107)내에 형성될 수 있다. 상기 제2 웰 영역(109b)은 상기 다른 하나의 유전 패턴(140c)과 상기 소자 분리 패턴(140a) 사이의 드리프트 영역(107)내에 상기 제1 도전형의 도펀트를 주입하는 것에 의해서 형성될 수 있다. 일 실시 예에 따르면, 상기 제2 웰 영역(109b)의 일측은 상기 소자 분리 패턴(140a)과 서로 접촉할 수 있다. 또한, 상기 제2 웰 영역(109b)의 타측은 상기 다른 하나의 유전 패턴(140c)과 접촉할 수 있다.
도8을 참조하면, 상기 제1 웰 영역(109a)내에 제1 도핑 영역(150a) 및 제2 도핑 영역(150b)을 형성할 수 있다. 상기 제1 도핑 영역(150a)은 상기 제1 웰 영역(109a)의 상단의 일부분에 상기 제2 도전형의 도펀트를 주입하는 것에 의해서 형성될 수 있고, 상기 제2 도핑 영역(150b)은 상기 제1 도핑 영역(150a)에 인접한 상기 제1 웰 영역(109a)의 상단에 제1 도전형의 도펀트를 주입하는 것에 의해 형성될 수 있다.
상기 제1 도핑 영역(150a)과 상기 제2 도핑 영역(150b)은 상기 제1 웰 영역(109a)의 상단에 일 방향으로 서로 인접하게 형성될 수 있다. 상기 일 방향은 x축에 평행한 방향일 수 있다. 일 실시 예에 따르면, 상기 제1 도핑 영역(150a) 및 상기 제2 도핑 영역(150b)은 접촉될 수 있다.
상기 제2 웰 영역(109b)내에 제3 도핑 영역(150c)을 형성할 수 있다. 상기 제3 도핑 영역(150c)을 형성하는 것은 상기 제2 웰 영역(109b)의 상단에 상기 제1 도전형의 도펀트를 주입하는 것에 의해서 형성될 수 있다.
상기 기판(100)상에 게이트 패턴(170) 및 게이트 유전 패턴(160)을 형성할 수 있다. 일 실시 예에 따르면, 상기 게이트 패턴(170) 및 상기 게이트 유전 패턴(160)은 상기 기판(100)상에 게이트 유전막 및 게이트 도전막을 형성하고, 상기 게이트 유전막 및 상기 게이트 도전막을 패터닝하는 것에 의해서 형성할 수 있다.
도2를 재차 참조하면, 상기 기판(100)상에 층간 유전막(180)을 형성할 수 있다. 상기 층간 유전막(180)은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 형성될 수 있다.
상기 층간 유전막(180)내에 상기 층간 유전막(180)을 관통하고 서로 이격된 제1 홀, 제2 홀, 제3 홀 및 제4 홀을 형성할 수 있다. 상기 제1 홀은 상기 상기 제1 도핑 영역(150a)의 일부분을 노출시키고, 상기 제2 도핑 영역(150b)의 일부분을 노출시키고, 제3 홀은 상기 제3 도핑 영역(150c)의 일부분을 노출시키고, 상기 제4 홀은 상기 게이트 패턴(170)의 일부분을 노출시킬 수 있다.
상기 제1 홀, 상기 제2 홀, 상기 제3 홀 및 상기 제4 홀내에 각각 제1 콘택 플러그(185a), 제2 콘택 플러그(185b), 제3 콘택 플러그(185c) 및 제4 콘택 플러그(185d)를 형성할 수 있다. 상기 제1 콘택 플러그(185a), 상기 제2 콘택 플러그(185b), 상기 제3 콘택 플러그(185c) 및 상기 제4 콘택 플러그(185d)는 상기 층간 유전막(180)상에 상기 제1 홀, 상기 제2 홀, 상기 제3 홀 및 상기 제4 홀을 채우는 도전막을 형성하고, 상기 층간 유전막(180)의 상부면이 노출될 때까지 상기 도전막을 식각하는 것에 의해서 형성될 수 있다.
상기 층간 유전막(180)상에 제1 배선(193), 제2 배선(195) 및 제3 배선(197)을 형성할 수 있다. 상기 제1 배선(193)은 상기 제1 콘택 플러그(185a) 및 상기 제2 콘택 플러그(185b)와 전기적으로 연결될 수 있다. 상기 제2 배선(195)은 상기 제4 콘택 플러그(185d)와 전기적으로 연결될 수 있다. 상기 제3 배선(197)은 상기 제3 콘택 플러그(185c)와 전기적으로 연결될 수 있다. 상기 제1 배선(193), 상기 제2 배선(195) 및 상기 제3 배선(197)은 상기 층간 유전막(180)상에 배선 도전막을 형성하고, 상기 배선 도전막을 패터닝하는 것에 의해서 형성할 수 있다.
본 발명의 일 실시 예에 따르면, 노광 공정들에서 사용되는 얼라인 키로 사용되는 제2 트렌치(105b)를 형성할 때, 상기 제1 트렌치(105a)를 형성할 수 있다. 즉, 제3 트렌치들(105c)보다 깊이가 얕은 제 1 트렌치(105a)를 형성하기 위해서 별도의 패터닝 공정이 수행되는 것 없이 상기 제1 트렌치(105a)와 상기 제2 트렌치(105b)는 하나의 패터닝 공정에 의해서 형성될 수 있다. 따라서, 반도체 소자의 제조 공정을 단순화할 수 있고, 제조 비용을 줄일 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
A: 트랜지스터 영역
B: 얼라인 영역
100: 기판
105a: 제1 트렌치
105b: 제2 트렌치
105c: 제3 트렌치
107: 드리프트 영역
140a: 소자 분리 패턴
140b: 매립 유전 패턴
140c: 유전 패턴들
170: 게이트 패턴

Claims (10)

  1. 트랜지스터 영역 및 얼라인 영역을 포함하는 기판을 준비하는 것;
    상기 트랜지스터 영역 내에 제1 트렌치, 및 상기 얼라인 영역 내에 제2 트렌치를 형성하는 것;
    상기 트랜지스터 영역 내에 드리프트 영역을 형성하는 것;
    상기 드리프트 영역의 양 측에 각각 인접한 한 쌍의 제3 트렌치들을 형성하는 것; 및
    상기 제1 트렌치 내에 소자 분리 패턴, 상기 제2 트렌치 내에 매립 유전 패턴, 및 상기 한 쌍의 제3 트렌치들 내에 유전 패턴들을 각각 형성하는 것을 포함하되,
    상기 제1 트렌치의 깊이는 상기 한 쌍의 제3 트렌치들의 각각의 깊이보다 작고, 상기 제2 트렌치의 깊이와 동일한 반도체 소자의 형성 방법.
  2. 제1항에 있어서,
    상기 제1 트렌치 및 상기 제2 트렌치는 하나의 패터닝 공정에 의해서 동시에 형성되는 반도체 소자의 형성 방법.
  3. 제1항에 있어서,
    상기 드리프트 영역을 형성하는 것은 상기 제1 트렌치가 형성된 상기 트랜지스터 영역내에 제1 도전형의 도펀트를 주입하는 것을 포함하는 반도체 소자의 형성 방법.
  4. 제3항에 있어서,
    상기 드리프트 영역내에 제1 웰 영역 및 제2 웰 영역을 형성하는 것을 더 포함하되,
    상기 제1 웰 영역은 상기 유전 패턴들 중에서 하나와 상기 소자 분리 패턴 사이에 상기 소자 분리 패턴과 이격되도록 형성되고,
    상기 제2 웰 영역은 상기 유전 패턴들 중에서 다른 하나와 상기 소자 분리 패턴 사이에 형성되는 반도체 소자의 형성 방법.
  5. 제4항에 있어서,
    상기 제1 웰 영역은 상기 제1 도전형의 도펀트와 다른 도전형인 제2 도전형의 도펀트를 주입하는 것에 의해서 형성되고,
    상기 제2 웰 영역은 상기 제1 도전형 도펀트를 주입하는 것에 의해서 형성되는 반도체 소자의 형성 방법.
  6. 제1항에 있어서,
    상기 제1 트렌치의 하부면 전체는 균일한 깊이를 갖는 반도체 소자의 형성 방법.
  7. 기판 내에 배치되는 한 쌍의 유전 패턴들;
    상기 한 쌍의 유전 패턴들 사이의 상기 기판 내에 배치되고, 상기 기판의 하부면을 향하여 돌출된 부분을 갖는 드리프트 영역;
    상기 한 쌍의 유전 패턴들 사이의 상기 드리프트 영역 내에 배치되는 소자 분리 패턴; 및
    상기 한 쌍의 유전 패턴들 사이의 상기 드리프트 영역 상에 배치되는 게이트 패턴을 포함하되,
    상기 한 쌍의 유전 패턴들의 각각의 하부면의 깊이는 상기 소자 분리 패턴의 하부면의 깊이보다 낮은 반도체 소자.
  8. 제7항에 있어서,
    상기 소자 분리 패턴의 하부면 전체는 균일한 깊이를 갖는 반도체 소자.
  9. 제7항에 있어서,
    상기 드리프트 영역의 상기 돌출된 부분은 평면적 관점에서 상기 소자 분리 패턴과 중첩되는 반도체 소자.
  10. 제7항에 있어서,
    상기 기판은 트랜지스터 영역 및 얼라인 영역을 갖고,
    상기 얼라인 영역의 기판내에 매립 절연 패턴이 배치되되,
    상기 매립 절연 패턴의 하부면의 깊이는 상기 소자 분리 패턴의 하부면의 깊이와 동일한 반도체 소자.
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