KR100788376B1 - 반도체 소자 형성방법 - Google Patents

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Abstract

본 발명은 반도체 기판에서 웰의 고전압 영역에 대응하는 두께인 100~200Å의 두께를 갖는 산화막을 상기 반도체 기판에 형성하는 단계와; 상기 산화막 전면 상에 제1 포토 레지스트 패턴을 형성하고, 상기 제1 포토 레지스트 패턴을 마스크로 이용하여 웰의 저전압 영역에 대응하는 두께인 300~400Å의 두께를 갖도록 상기 산화막을 선택적으로 식각하는 단계와; 상기 제1 포토 레지스트 패턴을 제거하고, 상기 산화막 패턴 전면에 폴리 실리콘 막을 도포하는 단계와; 상기 폴리 실리콘 막 전면에 제2 포토 레지스트 패턴을 형성하고, 상기 제2 포토 레지스트 패턴을 마스크로 이용하는 식각공정을 수행하여 상기 산화막 패턴의 일부가 노출될때까지 상기 폴리 실리콘 막을 선택적으로 식각하여 폴리 실리콘 막 패턴을 형성하는 단계와; 상기 제2 포토 레지스트 패턴을 제거하고 상기 폴리 실리콘 막 패턴 및 고 전압에 해당하는 두께를 갖는 산화막 패턴을 하드 마스크로 이용하는 이온 주입을 수행하여 반도체 내에 불순물 이온을 주입하는 단계를 포함한다.
버드 빅, 로코스

Description

반도체 소자 형성방법{Method for Forming Semiconductor Device}
도 1은 종래 기술에 따른 반도체 소자를 ESM을 통해 촬영한 이미지.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자 형성방법을 설명하기 위한 단면도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
200 : 반도체 기판 202a : 산화막 패턴
206a: 폴리 실리콘 패턴 212a: 소오스 영역
212b: 드레인 영역 214 : n-드리프트 영역
본 발명은 반도체소자 형성방법에 관한 것으로, 특히, 반도체 소자의 버드 빅(Bird Beak) 현상을 예방할 수 있는 반도체 소자 형성방법에 관한 것이다.
반도체 소자는 일반적으로 소비 전력의 감소 및 그 신뢰성 확보를 위해 3.3V 또는 그 이하의 낮은 전원을 공급 전원으로 이용하지만, 하나의 시스템 내에서 다른 주변 장치들과 상호 연결되고, 이때, 상기 주변 장치들이 5V 이상의 고전압을 공급 전원으로 이용하는 것과 관련해서, 그 회로 내에는 외부에서 공급되는 고전압 의 입력 전압을 지원하기 위한 고전압 소자를 구비한다.
이러한 고전압 소자는 통상의 모스(MOS) 소자, 즉, 저전압 소자와 동일한 구조를 가지며, 아울러, 일련의 공정을 통해 기 저전압 소자와 동시에 집적된다.
이하에서 종래 기술에 따른 고전압 소자를 구비한 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
불순물의 이온주입을 통해 반도체 기판 내에 고전압 N-웰(well) 및 P-웰(well)과 저전압(LV:Low Voltage) N-웰(well) 및 P-웰(well)을 형성한 후, 불순물의 이온주입을 통해 반도체 기판 내에 고전압(High Voltage) P-웰(well) 및 N-웰(well) 표면에 N-드리프트(drift) 영역과 P-드리프트(drift) 영역을 형성한다.
그런 다음, 로코스(Locos) 공정에 따라 반도체 기판 상에 소자분리 영역을 노출시키는 소자분리 마스크를 형성하고, 이어, 채널 스탑 이온주입을 행한 후 열산화를 통해 반도체 기판의 소자분리 영역에 필드 산화막들을 형성한다.
이 후, 고전압 PMOS와 저전압 NMOS 및 PMOS의 문턱전압 조절을 위한 이온주입을 행하고, 고전압 및 저전압 소자의 게이트 산화막을 형성한 후 게이트 도전막의 증착 및 이에 대한 패터닝을 행하여 게이트 전극을 형성한다.
이어, 이온주입 공정을 통해 저전압 NMOS 및 PMOS에서의 LDD 영역을 형성하고, 또한, 고전압 및 저전압 소자에서의 소스/드레인 영역을 형성한 후 콘택 및 금속 배선 공정을 포함한 일련의 후속 공정을 진행한다.
하지만, 종래와 같이 고전압 소자에 사용되는 EDMOS를 로코스 공정(LOCOS)을 통하여 제조할 경우 도 1에서와 같이 이격거리(A) , 딘 전압 채널 사이즈(Thin Voltage channel size)(B), 웰 베리어(Well barrier)(D)의 제어가 어려울 뿐만 아니라, 로코스 폭스(Locos Fox)의 두께(C)의 조절이 중요한 변수가 될 수 있다.
여기서, 도 1은 종래 기술에 따른 반도체 소자를 ESM을 통해 촬영한 이미지이다.
"C"의 경우 게이트 산화막으로서 항상 일정한 두께를 유지하는 것이 중요하며, "B"의 경우 채널 크기이므로 크기에 따라 모든 트랜지스터의 특성이 달라질 수 있다.
또한, "D"의 크기가 작을 경우 웰 브레이크 다운 전압(Well Breakdown Voltage)이 문제가 될 수 있고, "D"의 크기가 클 경우 "A"와 연계되어 짧은 채널을 만들수 밖에 없다.
따라서, 각각의 크기를 조절하기 어려우며 버드 빅(Bird Beak) 현상 때문에 채널의 크기가 커지는 문제점이 있었다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자의 버드 빅(Bird Beak) 현상을 예방할 수 있는 반도체 소자 형성방법을 제공하는 데 목적이 있다.
전술한 목적을 달성하기 위한 본 발명의 특징은 반도체 기판에 웰의 고전압 영역에 대응하는 두께인 100~200Å의 두께를 갖는 산화막을 상기 반도체 기판에 형성하는 단계와; 상기 산화막 전면 상에 제1 포토 레지스트 패턴을 형성하고, 상기 제1 포토 레지스트 패턴을 마스크로 이용하여 웰의 저전압 영역에 대응하는 두께인 300~400Å의 두께를 갖도록 상기 산화막을 선택적으로 식각하는 단계와; 상기 제1 포토 레지스트 패턴을 제거하고, 상기 산화막 패턴 전면에 폴리 실리콘 막을 도포하는 단계와; 상기 폴리 실리콘 막 전면에 제2 포토 레지스트 패턴을 형성하고, 상기 제2 포토 레지스트 패턴을 마스크로 이용하는 식각공정을 수행하여 상기 산화막 패턴이 노출될 때까지 선택적으로 식각하여 폴리 실리콘 막 패턴을 형성하는 단계와; 상기 제2 포토 레지스트 패턴을 제거하고 상기 폴리 실리콘 막 패턴 및 고 전압에 해당하는 두께를 갖는 산화막 패턴을 하드 마스크로 이용하는 이온 주입을 수행하여 반도체 내에 드리프트 영역을 형성하는 단계를 포함하는 반도체 소자 형성방법에 있다.
그리고, 상기 산화막 패턴은,상기 식각공정에 의해 상기 웰의 고전압 영역 또는 저전압 영역에 대응하는 두께로 형성되는 것을 특징으로 한다.
본 발명에서 상기 고전압에 대응하는 두께는, 100~200Å의 두께를 갖는 것을 특징으로 한다.
본 발명에서 상기 저전압에 대응하는 두께는, 300~400Å의 두께를 갖는 것을 특징으로 한다.
본 발명에서 상기 불순물 이온주입은, n-불순물 이온 또는 p-불순물 이온을 주입하는 것을 특징으로 한다.
본 발명에서 상기 드리프트 영역은, 불순물 이온주입에 따라 n-드리프트 영역 또는 p-드리프트 영역을 형성하는 것을 특징으로 한다.
이하에서 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 형성방법에 대해서 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자 형성방법을 설명하기 위한 단면도이다.
먼저, 도 2a를 살펴보면, 반도체 기판(200)에서 웰(Well)의 고전압(HV:High Voltage) 영역에 대응하는 두께를 갖는 산화막(202)을 반도체 기판(200) 전면에 형성하고, 산화막(202) 전면에 제1 포토 레지스트 패턴(204)을 형성한 후 제1 포토 레지스트 패턴(204)을 마스크로 이용하는 제1 식각공정을 수행하여 산화막(202)을 선택적으로 식각하여 도 2b에서 도시된 바와 같이, 고전압 영역에 대응하는 두께와 저전압 영역에 대응하는 두께를 갖도록 산화막(202)을 선택적으로 식각하여 산화막 패턴(202a)을 형성한다.
이 후, 도 2c에서 도시된 바와 같이, 에싱 및 세정공정을 수행하여 제1 포토레지스트 패턴(204)을 제거하고, 산화막 패턴(202a)을 포함하는 반도체 기판(200) 전면 상에 폴리 실리콘 막(206a)을 도포한 후 제2 포토 레지스트 패턴208)을 형성한다.
이 후, 제2 포토 레지스트 패턴(208)을 마스크로 이용하는 제2 식각공정 예컨대, RIE 공정을 수행하여 도 2d에서 도시된 바와 같이, 산화막 패턴(202a)의 일부가 노출되도록 폴리 실리콘 막(206)을 선택적으로 식각한 후 에싱 및 세정공정을 통해 제2 포토 레지스트 패턴을 제거한다.
그런 다음, 산화막 패턴(202a) 및 폴리 실리콘 패턴(206a)을 하드 마스크로 이용하는 이온 주입 공정을 수행하여 도 2e에서 도시된 바와 같이, 반도체 기판 내 에 n+ 불순물 이온을 주입하여, n-드리프트 영역(210)을 형성한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것이 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면, 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허 청구범위와 균등한 것들에 의해 정해져야 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자 형성방법에서 전압에 대응하는 산화막을 반도체 기판상에 형성함으로써, 반도체 소자의 신뢰성을 향상시킬 수 있다.
본 발명의 또 다른 효과로는 웰 베리어의 크기에 따른 웰 브레이트 다운 저압(Well Breakdown Voltage)을 예방할 수 있다.
본 발명의 또 다른 효과로는 반도체 소자의 버드 빅(Bird Beak) 현상을 예방할 수 있다.

Claims (6)

  1. 반도체 기판에 웰의 고전압 영역에 대응하는 두께인 100~200Å의 두께를 갖는 산화막을 상기 반도체 기판에 형성하는 단계와;
    상기 산화막 전면 상에 제1 포토 레지스트 패턴을 형성하고, 상기 제1 포토 레지스트 패턴을 마스크로 이용하여 웰의 저전압 영역에 대응하는 두께인 300~400Å의 두께를 갖도록 상기 산화막을 선택적으로 식각하는 단계와;
    상기 제1 포토 레지스트 패턴을 제거하고, 상기 산화막 패턴 전면에 폴리 실리콘 막을 도포하는 단계와;
    상기 폴리 실리콘 막 전면에 제2 포토 레지스트 패턴을 형성하고, 상기 제2 포토 레지스트 패턴을 마스크로 이용하는 식각공정을 수행하여 상기 산화막 패턴이 노출될 때까지 선택적으로 식각하여 폴리 실리콘 막 패턴을 형성하는 단계와;
    상기 제2 포토 레지스트 패턴을 제거하고 상기 폴리 실리콘 막 패턴 및 고 전압에 해당하는 두께를 갖는 산화막 패턴을 하드 마스크로 이용하는 이온 주입을 수행하여 반도체 내에 드리프트 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  2. 제1 항에 있어서,
    상기 산화막 패턴은,
    상기 식각공정에 의해 상기 웰의 고전압 영역 또는 저전압 영역에 대응하는 두께로 형성되는 것을 특징으로 하는 반도체 소자 형성방법.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 불순물 이온주입은,
    n-불순물 이온 또는 p-불순물 이온을 주입하는 것을 특징으로 하는 반도체 소자 형성방법.
  6. 제1항에 있어서,
    상기 드리프트 영역은,
    불순물 이온주입에 따라 n-드리프트 영역 또는 p-드리프트 영역을 형성하는 것을 특징으로 하는 반도체 소자 형성방법.
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