KR100731062B1 - 고전압 소자의 제조방법 - Google Patents

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Abstract

본 발명은 자기정렬(Self-aligned)된 드리프트 영역을 가지는 데이터 드라이버용 고전압 소자를 형성하여 디스플레이 드라이버 IC 출력단의 균일한 전기적 특성을 구현하고자 하는 고전압 소자의 제조방법에 관한 것으로, 반도체 기판에 고전압 P-웰 및 고전압 N-웰을 형성하는 단계와, 상기 반도체 기판 상에 폴리실리콘, 산화막 및 질화막을 증착하고 일괄 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 마스크로 하여 불순물 이온을 주입하여 드리프트 영역을 형성하는 단계와, 상기 질화막을 제거하는 단계와, 상기 게이트 전극을 포함한 전면에 질화막을 증착하고 상기 산화막 및 질화막을 블랭킷 식각하여 측벽 스페이서를 형성하는 단계와, 상기 게이트 전극 및 측벽 스페이서를 마스크로 불순물을 이온주입하여 상기 드리프트 영역에 소스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
드리프트 영역, 고전압 소자, 자기-정렬

Description

고전압 소자의 제조방법{METHOD OF MANUFACTURING HIGH VOLTAGE DEVICE}
도 1은 종래 기술에 따른 고전압 소자의 단면도.
도 2a 내지 도 2f는 본 발명에 따른 고전압 소자의 공정단면도.
*도면의 주요 부분에 대한 부호설명
41 : 반도체 기판 42 : 고전압 p-웰
46 : 측변 스페이서 48 : 소스/드레인 영역
49 : 실리사이드 50 : 버퍼산화막
51 : 폴리실리콘 51a : 게이트 전극
51b : 측벽산화막 52 : 산화막
53 : 질화막 54 : 드리프트 영역
본 발명은 제조방법에 관한 것으로, 특히 드리프트 영역이 게이트 전극에 자기정렬되는 고전압소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자는 소비전력의 감소 및 그 신뢰성 확보를 위해 3.3V 또는 그 이하의 낮은 전원을 공급 전원으로 이용하지만, 하나의 시스템 내에서 다 른 주변 장치들과 상호 연결되고, 이때, 상기 주변 장치들이 5V 이상의 고전압을 공급 전원으로 이용하는 것과 관련해서, 그 회로 내에 외부에서 공급되는 고전압의 입력 전압을 지원하기 위한 고전압 트랜지스터를 구비한다.
이러한 고전압 트랜지스터는 통상의 모스(MOS) 트랜지스터, 즉, 저전압 트랜지스터와 동일한 구조를 가지며, 아울러, 일련의 공정을 통해 상기 저전압 트랜지스터와 동시에 형성된다.
한편, 13.5V급 양방향 고전압소자는 저전압 소자와 같은 칩 내에 집적하여 LCD(liquid crystal display)나 OLED(organic luminescence electro display) 등의 디스플레이 데이터 드라이버 IC의 출력단에 주로 사용하고 있어, 저전압 공정과 호환성이 있으면서 디스플레이 패널 구동을 우수한 아날로그 출력 특성이 요구된다.
특히, 디스플레이 드라이버 IC 하나의 출력단의 수는 적게는 240단에서 많게는 640단으로 이들 출력단의 균일성이 디스플레이 화질의 균일성에 직접적으로 영향을 주기 때문에 출력단의 균일한 전기적 특성이 매우 중요하다.
이하에서, 종래 기술에 따른 고전압 트랜지스터를 포함한 고전압 소자의 제조방법에 관하여 설명하면 다음과 같다.
도 1은 종래 기술에 따른 고전압 소자의 단면도이다.
종래 기술에 의한 고전압 소자는, 도 1에 도시된 바와 같이, 반도체 기판(12)과, 반도체 기판에 구비된 고전압 p-웰(2)과, 액티브 영역을 정의하기 위한 필드산화막(3)과, 액티브 영역의 소정 부위에 형성된 게이트 전극(4)과, 상기 게이트 전극 양측에 구비된 소스/드레인 영역(6)과, 항복 전압(breakdown voltage)의 안정 화를 위해 넓은 상기 소스/드레인 영역(6)을 완전히 감싸는 드리프트 영역(5)으로 구성된다.
제조방법을 통해 살펴보면, 먼저 불순물의 이온주입을 통해 반도체 기판(1) 내에 고전압 N-웰 및 고전압 P-웰(2)과, 저전압 N-웰 및 저전압 P-웰을 형성한다.
다음, 마찬가지로 불순물의 이온주입을 통해 고전압 P-웰(2) 및 고전압 N-웰 표면에 N-드리프트 영역(5)과 P-드리프트 영역을 각각 형성한다.
이후, 로코스(LOCOS) 공정에 따라 기판 상에 소자분리 영역을 노출시키는 소자분리 마스크를 형성하고 채널 스탑 이온주입을 행한 후, 열산화를 통해 기판의 소자분리 영역에 필드산화막(3)을 형성한다.
다음, 고전압 PMOS와 저전압 NMOS 및 PMOS의 문턱전압 조절을 위한 이온주입을 행한 후, 고전압 및 저전압 트랜지스터의 게이트 산화막을 형성하고, 게이트 도전막의 증착 및 이에 대한 패터닝을 행하여 게이트 전극(4)을 형성한다.
마지막으로, 이온주입 공정을 통해 저전압 NMOS 및 PMOS의 LDD 영역을 형성하고, 아울러, 고전압 및 저전압 트랜지스터의 소스/드레인 영역(6)을 형성한다. 이후, 콘택 및 배선공정을 포함한 일련의 후속 공정을 진행한다.
그러나, 상기와 같은 고전압 소자의 제조방법은 다음과 같은 문제점이 있었다.
즉, 고전압 소자의 경우, 0.35㎛ 공정에서 게이트 전극이 형성되기 이전에 이미 드리프트 영역이 구현되기 때문에 자기정렬(Self-aligned)이 되어 있지 않다. 따라서, 채널영역의 길이가 좁아질 경우 반도체 소자 내의 샷(shot)마다 전압차가 높아질 수 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 자기정렬(Self-aligned)된 드리프트 영역을 가지는 데이터 드라이버용 고전압 소자를 구현함으로써 드리프트 영역이 자기정렬되는 것에 의해 디스플레이 드라이버 IC 출력단의 전기적 특성을 균일하게 하고자 하는 고전압 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 고전압 소자의 제조방법은 반도체 기판에 고전압 P-웰 및 고전압 N-웰을 형성하는 단계와, 상기 반도체 기판 상에 폴리실리콘, 산화막 및 질화막을 증착하고 일괄 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 마스크로 하여 불순물 이온을 주입하여 드리프트 영역을 형성하는 단계와, 상기 질화막을 제거하는 단계와, 상기 게이트 전극을 포함한 전면에 질화막을 증착하고 상기 산화막 및 질화막을 블랭킷 식각하여 측벽 스페이서를 형성하는 단계와, 상기 게이트 전극 및 측벽 스페이서를 마스크로 불순물을 이온주입하여 상기 드리프트 영역에 소스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
즉, 종래에는 0.35㎛ 공정에서 게이트 전극이 형성되기 이전에 드리프트 영역이 구현되기 때문에 채널 영역이 좁아질 문제가 있었는바, 본 발명은 0.35㎛ 공정에서 게이트 전극에 자기정렬(Self-aligned)된 드리프트 영역을 가지는 13.5V급 데이터 드라이버용 LDI 소자를 구현함으로써 채널영역을 보다 크게 형성하고자 하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 고전압 소자의 제조방법을 상세히 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(41) 상에 버퍼 산화막(50)을 형성한 다음, 웰-마스크를 이용한 이온주입 공정을 행하고, 그런다음, 어닐링 공정을 행하여 상기 반도체 기판(41) 내에 고전압 P-웰(42) 및 고전압 N-웰(도시하지 않음)을 형성한다.
이어서, 상기 반도체 기판(41) 상에 패드질화막(도시하지 않음)을 증착하고 소자분리영역을 노출시키도록 공지의 포토리소그래피 공정으로 상기 패드질화막과 버퍼 산화막을 패터닝하고, 이어, 노출된 기판 영역들을 식각하여 트렌치를 형성한 후, 상기 트렌치를 매립하도록 절연막를 증착하고, 이어서, 패드질화막 상에 소정 두께가 잔류될 때까지 절연막을 CMP(Chemical Mechanical Polishing)하여 트렌치형의 소자분리막(도시하지 않음)을 형성한다. 그런다음, 패드질화막을 식각 제거한다.
이후, 상기 버퍼 산화막(50) 상에 폴리실리콘(Poly Silicon)(51), 산화막(SiO2)(52), 질화막(Nitride)(53)을 순차적으로 증착한 후, 도 2b에 도시된 바와 같이, 건식식각(Dry Etch)으로 폴리실리콘(51), 산화막(52) 및 질화막(52)을 일괄적으로 식각하여 패터닝한다. 이때, 패터닝된 상기 폴리실리콘이 게이트 전극(51a)이 된다.
그런다음, 패터닝된 게이트 전극(51a), 산화막(SiO2)(52), 질화막(Nitride)(53)을 드리프트 영역 형성을 위한 이온주입 마스크로 사용하여 불순물 이온을 주입하여 드리프트 영역(54)을 형성한다. 상기 고전압 P-웰에 n형 드리프트 영역을 형성하고, 상기 고전압 N-웰에 p형 드리프트 영역을 형성한다.
이때, 다른 드라이브 인(Drive In) 공정을 통해 드리프트 영역을 형성하지 않았기 때문에 CMOS에 큰 영향을 주지 않는다.
이후, 도 2c에 도시된 바와 같이, 상기 게이트 전극(51a)을 산화(Oxidation)시켜 게이트 전극 양측에 측벽 산화막(51b)을 형성시킨다.
계속해서, 도 2d에 도시된 바와 같이, 산화막(SiO2)(52)과 질화막(53)의 식각선택비가 높은 물질로 습식식각(Wet Etch)하면 질화막만 제거되고 나머지 산화막(52) 및 측벽 산화막(51b)은 남게 된다.
이로써, 자기정렬(Self-Aligned)된 드리프트 영역을 구현할 수 있게 된다.
계속해서, 도 2e에 도시된 바와 같이, 상기 산화막과 식각선택비가 다른 이를테면, 질화막을 반도체 기판 전면에 형성하고, 상기 질화막 및 산화막을 블랭킷 식각하여 게이트 전극(51a)의 양측벽에 측벽 스페이서(46)를 형성한다.
이후, 상기 게이트 전극(51a) 및 측벽 스페이서(46)를 마스크로 하여 고농도 불순물을 이온주입하여 상기 측벽 스페이서(46)를 포함한 상기 게이트 전극(51a) 양측의 기판 표면에 소스/드레인 영역(48)을 형성한다. 이를 통해, 트렌치 채널(trenched channel)을 형성한다.
마지막으로, 도 2f에 도시된 바와 같이, 비-살리사이드(Non-salicide) 공정 에 따라 게이트 전극(51a) 및 소스/드레인 영역(48)의 표면에 실리사이드(49)를 형성함으로써, 본 발명에 따른 고전압 트랜지스터를 완성한다.
이후, 도시하지는 않았으나, 콘택 및 배선 공정을 포함한 일련의 후속 공정을 진행한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 고전압 소자의 제조방법은 다음과 같은 효과가 있다.
본 발명에 의한 드리프트 영역은 게이트 전극에 자기정렬(Self-aligned)된 것으로, 채널영역이 보다 크게 형성된다.
따라서, 고집적 소자의 채널영역이 커지므로 디스플레이 드라이버 IC 출력단의 전기적 특성이 균일해진다.
또한, 게이트 전극을 마스크로 불순물을 이온주입하여 드리프트 영역을 형성함으로써, 드리프트 영역을 형성하기 위한 별도의 마스크 공정을 수행하지 않아도 된다.

Claims (6)

  1. 반도체 기판에 고전압 P-웰 및 고전압 N-웰을 형성하는 단계와,
    상기 반도체 기판 상에 폴리실리콘, 산화막 및 질화막을 증착하고 일괄 패터닝하여 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 마스크로 하여 불순물 이온을 주입하여 드리프트 영역을 형성하는 단계와,
    상기 질화막을 제거하는 단계와,
    상기 게이트 전극을 포함한 전면에 질화막을 증착하고 상기 산화막 및 질화막을 블랭킷 식각하여 측벽 스페이서를 형성하는 단계와,
    상기 게이트 전극 및 측벽 스페이서를 마스크로 불순물을 이온주입하여 상기 드리프트 영역에 소스/드레인 영역을 형성하는 단계를 포함하여 이루어지며,
    상기 드리프트 영역은 상기 게이트 전극에 자기정렬되는 것을 특징으로 하는 고전압 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 드리프트 영역을 형성하는 단계 이후, 상기 게이트 전극을 산화시켜 그 양측에 측벽산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 고전압 P-웰 및 고전압 N-웰을 형성하는 단계 이후, 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 소자의 제조방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 소스/드레인 영역을 형성하는 단계 이후, 상기 게이트 전극 및 소스/드레인 영역 표면에 실리사이드막을 형성하는 단계를 더 포함함을 특징으로 하는 고전압 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 고전압 P-웰에 n형 드리프트 영역을 형성하고,
    상기 고전압 N-웰에 p형 드리프트 영역을 형성하는 것을 특징으로 하는 고전압 소자의 제조방법.
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