KR100710194B1 - 고전압 반도체소자의 제조방법 - Google Patents

고전압 반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 고전압 웰영역의 깊이와 농도를 조절하여 깊이가 얕은 저전압 웰 영역에 의한 게이트 전극 에지 부분에서의 표면 브레이크 다운 현상을 방지하고자 하는 고전압 반도체소자의 제조방법에 관한 것으로, 특히 반도체 기판의 소정 부위를 커버하고 불순물을 이온주입한 후, 어닐링 공정을 수행하여 고전압 웰 영역을 형성하는 단계와, 상기 반도체 기판에 소자 분리막을 형성하는 단계와, 상기 고전압 웰영역 표면에 저전압 웰 영역을 형성하는 단계와, 상기 반도체 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 마스크로 하여 불순물 이온을 주입하여 게이트 양측의 상기 저전압 웰 영역에 소스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
드리프트 영역, 저전압 웰, 고전압 웰

Description

고전압 반도체소자의 제조방법{METHOD OF MANUFACTURING HIGH VOLTAGE SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 고전압 반도체소자의 단면도.
도 2a 내지 도 2d는 본 발명에 따른 고전압 반도체소자의 공정단면도.
*도면의 주요 부분에 대한 부호설명
41 : 반도체 기판 42 : 고전압 웰영역
46 : 측벽 스페이서 48 : 소스/드레인 영역
49 : 실리사이드 50 : 버퍼산화막
51 : 게이트 전극 54 : 저전압 웰영역
63 : 소자분리막
본 발명은 고전압 반도체 소자에 관한 것으로, 특히 고전압 웰영역의 깊이와 농도를 조절하여 깊이가 얕은 저전압 웰 영역에 의한 게이트 전극 에지 부분에서의 표면 브레이크 다운 현상을 방지하고자 하는 고전압 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자는 소비전력의 감소 및 그 신뢰성 확보를 위해 3.3V 또는 그 이하의 낮은 전원을 공급 전원으로 이용하지만, 하나의 시스템 내에서 다른 주변 장치들과 상호 연결되고, 이때, 상기 주변 장치들이 5V 이상의 고전압을 공급 전원으로 이용하는 것과 관련해서, 그 회로 내에 외부에서 공급되는 고전압의 입력 전압을 지원하기 위한 고전압 트랜지스터를 구비한다.
이러한 고전압 트랜지스터는 통상의 모스(MOS) 트랜지스터, 즉, 저전압 트랜지스터와 동일한 구조를 가지며, 아울러, 일련의 공정을 통해 상기 저전압 트랜지스터와 동시에 형성된다.
이하에서, 종래 기술에 따른 고전압 트랜지스터를 포함한 고전압 반도체소자의 제조방법에 관하여 설명하면 다음과 같다.
도 1은 종래 기술에 따른 고전압 반도체소자의 단면도이다.
종래 기술에 의한 고전압 반도체소자는, 도 1에 도시된 바와 같이, 반도체 기판(1)과, 반도체 기판에 구비된 고전압 p-웰(2)과, 액티브 영역을 정의하기 위한 소자분리막(3)과, 액티브 영역의 소정 부위에 형성된 게이트 전극(4)과, 상기 게이트 전극 양측에 구비된 소스/드레인 영역(6)과, 항복 전압(breakdown voltage)의 안정화를 위해 넓은 상기 소스/드레인 영역(6)을 완전히 감싸는 드리프트 영역(5)으로 구성된다.
이때, 상기 소자분리막은 반도체 기판에 트랜치를 형성하고 그 내부에 절연막 매립하여 형성하는 것이므로, 그 깊이가 깊다.
제조방법을 통해 살펴보면, 먼저 반도체 기판(1)의 소정 부위를 마스킹하고 불순물을 이온주입하고 드라이브-인 공정으로 불순물을 확산시켜 반도체 기판(1) 내에 고전압 N-웰 및 고전압 P-웰(2)을 형성한다. 이때, 드라이브-인 공정은 1150℃에서 600분 동안 수행하는바, 드라이브-인 공정에 의해 고전압 N 웰 및 P웰의 깊이가 깊어진다.
이후, 상기 반도체 기판 상에 소자분리영역을 노출시키는 마스크를 형성하고, 상기 마스크 사이로 노출된 기판 영역들을 식각하여 트렌치를 형성한 다음, 상기 트렌치를 매립하도록 절연막을 증착하다. 이어서, 상기 절연막을 CMP(Chemical Mechanical Polishing)하여 트렌치형의 소자분리막(3)을 형성한다. 물론, 로코스(LOCOS) 공정에 따라 기판 상에 소자분리 영역을 노출시키는 소자분리 마스크를 형성하고 채널 스탑 이온주입을 행한 후, 열산화를 통해 기판의 소자분리 영역에 필드산화막을 형성하여도 될 것이다.
다음, 불순물의 이온주입을 통해 고전압 P-웰(2) 및 고전압 N-웰 표면에 N-드리프트 영역(5)과 P-드리프트 영역을 각각 형성한다. 이때, 상기 N-드리프트 영역(5)과 P-드리프트 영역은 저전압 N-웰 영역과 저전압 P-웰영역으로 기존의 CMOS 공정에서 사용하는 마스크를 그대로 사용한다.
이때, 게이트 전극의 CD(critical dimension)를 0.35㎛로 형성하는 0.35㎛ 반도체 공정에서는 900KeV로 이온을 주입하여 드리프트 영역을 형성하지만, 게이트 전극의 CD(critical dimension)를 0.25㎛로 형성하는 0.25㎛ 반도체 공정에서는 500KeV로 이온을 주입하여 드리프트 영역을 형성한다. 즉, 고집적소자인 0.25㎛ 반도체소자의 형성공정에서 500KeV이상으로 불순물 이온주입을 하게 되면 CD가 짧은 게이트 전극 하부에 불순물 영역이 크고 깊게 형성되기 때문이다. 따라서, 0.25㎛ 반도체 공정에서의 드리프트 영역은 0.35㎛ 반도체 공정에서의 드리프트 영역보다 깊이가 얇을 수 밖에 없다.
다음, 반도체 기판 상에 게이트 산화막 및 폴리실리콘을 증착한 후 일괄적으로 패터닝하여 게이트 전극(4)을 형성한다.
마지막으로, 이온주입 공정을 통해 고전압 NMOS 및 PMOS의 게이트 전극(4) 양측에 소스/드레인 영역(6)을 형성한다. 이후, 콘택 및 배선공정을 포함한 일련의 후속 공정을 진행한다.
그러나, 상기와 같은 고전압 반도체소자의 제조방법은 다음과 같은 문제점이 있었다.
즉, 저전압 웰(드리프트 영역)을 형성함에 있어서, 0.35㎛ 공정에서는 이온 주입의 에너지가 최대 900KeV인데 비해 0.25㎛ 공정에서는 최대 500KeV이기 때문에 저전압 웰의 접합 깊이가 0.35㎛에 비해 얕다. 따라서 이와 같은 구조를 0.25㎛ 공정에 구현한다면 소자의 게이트 전극 에지 부분의 전계를 충분히 커버하지 못해 표면 브레이크 다운(Surface Breakdown)이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 고전압 웰영역의 깊이와 농도를 조절하여 깊이가 얕은 저전압 웰 영역에 의한 게이트 전극 에지 부분에서의 표면 브레이크 다운 현상을 방지하고자 하는 고전압 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 고전압 소자의 제조방법은 반도체 기판의 소정 부위를 커버하고 불순물을 이온주입한 후, 어닐링 공정을 수행하여 고전압 웰 영역을 형성하는 단계와, 상기 반도체 기판에 소자 분리막을 형성하는 단계와, 상기 고전압 웰영역 표면에 저전압 웰 영역을 형성하는 단계와, 상기 반도체 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 마스크로 하여 불순물 이온을 주입하여 게이트 양측의 상기 저전압 웰 영역에 소스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이와같이, 본 발명에 의한 고전압 웰영역은 확산(Diffusion)을 위한 드라이브-인 공정없이 이온 주입 및 어닐링 공정만으로 형성되는 것을 특징으로 하는바, 이온 주입 및 어닐링 공정 만으로 고전압 웰영역의 깊이와 농도를 얼마든지 조절할 수 있으므로 저전압 웰영역의 접합 깊이가 얕고 농도가 높다 하더라도 항복 전압을 20V이상 높일 수 있다.
이때, 고전압 웰영역을 형성하기 위한 이온주입은 고농도 이온 주입, 미디엄 에너지(Medium energy) 이온 주입, 고 에너지 이온 주입의 총 3번의 이온주입으로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 고전압 반도체소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 따른 고전압 반도체소자의 공정단면도이다.
본 발명에 의한 고전압 반도체 소자는, 도 2d에 도시된 바와 같이, 고전압 p-웰 및 고전압 N-웰의 고전압 웰영역(42)이 구비된 반도체 기판(41)과, 상기 반도체 기판의 액티브 영역을 정의하기 위한 소자분리막(63)과, 상기 소자분리막 주위에 형성되는 저전압 P-웰 및 저전압 N-웰의 저전압 웰영역(54)과, 상기 액티브 영역의 소정 부위에 형성된 게이트 전극(51)과, 상기 게이트 전극 양측의 저전압 웰영역에 구비된 소스/드레인 영역(48)으로 구성되는바, 상기 고전압 P-웰 및 고전압 N-웰 영역은 드라이브-인 공정없이 이온 주입 및 어닐링 공정만으로 형성되는 것을 특징으로 한다.
이때, 상기 저전압 P-웰 및 저전압 N-웰이 각각 P형 드리프트 영역 및 N형 드리프트 영역이 된다.
그리고, 상기 게이트 전극의 CD(Critical Dimension)가 0.25㎛인 경우, 상기 저전압 P-웰 및 저전압 N-웰 형성시 최대 500KeV의 에너지로 불순물을 이온주입하기 때문에 저전압 웰의 접합 깊이가 0.35㎛에 비해 얕다.
이하에서, 상기 고전압 반도체 소자의 제조방법에 대해 구체적으로 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(41) 상에 버퍼 산화막(50)을 형성한 다음, 제 1 웰-마스크(도시하지 않음)를 이용한 이온주입 공정을 행한다. 상기 이온주입공정은 낮은 에너지하에서의 고농도 불순물 이온 주입과, 미디엄 에너지(Medium energy)하에서의 불순물 이온 주입과, 고 에너지하에서의 불순물 이온 주입의 총 3번의 이온주입으로 이루어진다.
그런다음, 이온주입된 불순물을 RTP(Rapid Thermal Process) 공정 등으로 어 닐링을 행하여 상기 반도체 기판(41) 내에 고전압 P-웰 및 고전압 N-웰 등의 고전압 웰영역(42)을 형성한다.
이후, 도 2b에 도시된 바와 같이, 상기 반도체 기판(41) 상에 패드질화막(도시하지 않음)을 증착하고 소자분리영역을 노출시키도록 공지의 포토리소그래피 공정으로 상기 패드질화막과 버퍼 산화막(50)을 패터닝하고, 이어, 노출된 기판 영역들을 식각하여 트렌치를 형성한 후, 상기 트렌치를 매립하도록 절연막을 증착한다.
이어서, 패드질화막 상에 소정 두께가 잔류될 때까지 절연막을 CMP(Chemical Mechanical Polishing)하여 트렌치형의 소자분리막(도시하지 않음)을 형성하고, 상기 패드질화막을 식각 제거한다.
다음, 상기 반도체 기판(41) 상에 제 2 웰-마스크(도시하지 않음)를 사용한 불순물 이온주입공정을 행하고, 어닐링 공정을 행하여 고전압 웰영역 내측에 저전압 웰영역(54)을 형성한다.
이때, 0.25㎛ 고집적 반도체 소자의 공정일 경우, 고전압 웰영역을 형성하기 위한 이온주입 공정시 500KeV 에너지하에서 이온을 주입하므로 저전압 웰영역이 얕게 형성된다. 저전압 웰영역의 접합 깊이가 얕고 농도가 높다 하더라도 이온 주입 및 어닐링 공정만으로 고전압 웰영역의 깊이와 농도를 얼마든지 조절할 수 있으므로 항복 전압을 20V이상 높일 수 있다
참고로, 상기 고전압 웰영역이 고전압 P-웰인 경우, 상기 고전압 P-웰영역 표면에는 저전압 N-웰을 형성하고, 상기 고전압 웰영역이 고전압 N-웰인 경우, 상기 고전압 N-웰영역 표면에는 저전압 P-웰을 형성한다.
계속해서, 도 2c에 도시된 바와 같이, 상기 버퍼 산화막(50) 상에 폴리실리콘(Poly Silicon), 산화막(SiO2)(70), 질화막(Nitride)(71)을 증착하고 상기 질화막 및 산화막을 블랭킷 식각하여 게이트 전극(51)의 양측벽에 측벽 스페이서(46)를 형성한다.
이후, 상기 게이트 전극(51) 및 측벽 스페이서(46)를 마스크로 하여 고농도 불순물을 이온주입하여 상기 측벽 스페이서(46)를 포함한 상기 게이트 전극(51) 양측의 기판 표면에 소스/드레인 영역(48)을 형성한다. 이를 통해, 트렌치 채널(trenched channel)을 형성한다.
마지막으로, 도 2d에 도시된 바와 같이, 비-살리사이드(Non-salicide) 공정에 따라 게이트 전극(51) 및 소스/드레인 영역(48)의 표면에 실리사이드(49)를 형성함으로써, 본 발명에 따른 고전압 트랜지스터를 완성한다.
이후, 도시하지는 않았으나, 콘택 및 배선 공정을 포함한 일련의 후속 공정을 진행한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 고전압 반도체소자의 제조방법은 다음과 같은 효과가 있다.
고전압 웰영역은 확산(Diffusion)을 위한 드라이브-인 공정없이 이온 주입 및 어닐링 공정만으로 형성되는 것을 특징으로 하는바, 이온 주입 및 어닐링 공정 만으로 형성된 고전압 웰영역은 그 깊이와 농도를 얼마든지 조절할 수 있으므로 저전압 웰영역의 접합 깊이가 얕고 농도가 높다 하더라도 항복 전압을 높일 수 있다.
그리고, 드라이브-인 공정을 수행하지 않으므로 고전압 웰 형성공정이 용이해지고 더 빨라진다.
또한, 저전압 N웰 및 저전압 P웰을 드리프트 영역으로 사용할 수 있기 때문에 공정이 매우 단순화된다.

Claims (8)

  1. 반도체 기판의 소정 부위를 커버하고 불순물을 이온주입한 후, 어닐링 공정을 수행하여 고전압 웰 영역을 형성하는 단계와,
    상기 반도체 기판에 소자 분리막을 형성하는 단계와,
    상기 고전압 웰영역 표면에 저전압 웰 영역을 형성하는 단계와,
    상기 반도체 기판 상에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 마스크로 하여 불순물 이온을 주입하여 게이트 양측의 상기 저전압 웰 영역에 소스/드레인 영역을 형성하는 단계를 포함하여 이루어지며,
    상기 고전압 웰 영역을 형성하는 단계에서 상기 이온주입 과정은, 제1 에너지로 불순물 이온 주입을 하는 제1 이온주입 단계와, 제2 에너지로 불순물 이온 주입을 하는 제2 이온주입 단계와, 제3 에너지로 불순물 이온 주입을 하는 제3 이온주입 단계로 이루어지고, 상기 제2 에너지는 상기 제1 에너지보다 큰 에너지를 가지고, 상기 제3 에너지는 상기 제2 에너지보다 큰 에너지를 가지는 것을 특징으로 하는 고전압 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 어닐링 공정시, RTP(Rapid Thermal Process) 공정을 수행하는 것을 특징으로 하는 고전압 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 소자분리막은 상기 반도체 기판을 식각하여 트랜치를 형성하고 그 내부에 절연막을 매립하여 형성하는 것을 특징으로 하는 고전압 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 게이트 전극의 CD(Critical Dimension)는 0.25㎛인 것을 특징으로 하는 고전압 반도체소자의 제조방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 고전압 웰영역은 고전압 P-웰이고, 상기 고전압 웰영역 표면에 형성되는 저전압 웰영역은 저전압 N-웰인 것을 특징으로 하는 고전압 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 고전압 웰영역은 고전압 N-웰이고, 상기 고전압 웰영역 표면에 형성되는 저전압 웰영역은 저전압 P-웰인 것을 특징으로 하는 고전압 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 저전압 웰영역이 드리프트 영역의 역할을 수행하는 것을 특징으로 하는 고전압 반도체소자의 제조방법.
KR1020050132333A 2005-12-28 2005-12-28 고전압 반도체소자의 제조방법 KR100710194B1 (ko)

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