KR20050067730A - 듀얼 게이트 전극의 제조 방법 - Google Patents

듀얼 게이트 전극의 제조 방법 Download PDF

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Abstract

본 발명은 듀얼 게이트 전극의 제조 방법에 관한 것으로, 특히 반도체 기판 상부에 주상 구조를 갖는 폴리실리콘층을 형성하는 단계와, PMOS 영역에만 비정질화 도펀트 이온을 주입한 후에 제 1어닐 공정을 실시하여 PMOS 영역의 폴리실리콘층내 그레인 크기를 크게 하는 단계와, 폴리실리콘층을 패터닝하여 PMOS 게이트 전극 및 NMOS 게이트 전극을 형성하는 단계와, NMOS 게이트 전극에 n형 도펀트 이온을 주입하고, PMOS 게이트 전극에 p형 도펀트 이온을 주입하는 단계와, PMOS 게이트 전극 및 NMOS 게이트 전극에 제 2어닐 공정을 실시하여 게이트 전극에 이온 주입된 도펀트를 확산시키는 단계를 포함한다. 그러므로 본 발명은 PMOS 게이트 전극의 그레인 크기를 크게 하고 NMOS 게이트 전극은 그대로 주상 구조를 갖도록 한 후에 NMOS 및 PMOS 게이트 전극의 도펀트 이온 주입 및 어닐 공정을 진행함으로써 서로 다른 그레인을 갖는 NMOS 및 PMOS 게이트 전극에서 도펀트 확산 속도를 제어할 수 있어 NMOS 게이트 전극의 공핍 현상 및 PMOS 게이트 전극의 도펀트 침투를 최소화할 수 있다.

Description

듀얼 게이트 전극의 제조 방법{METHOD FOR MANUFACTURING DUAL GATE ELECTRODE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 서로 다른 그레인을 갖는 게이트 전극에서 도펀트 확산 속도를 제어할 수 있는 듀얼 게이트 전극(dual gate electrode)의 제조 방법에 관한 것이다.
반도체 소자로서 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)는 반도체 기판에 소자 분리막(isolation layer)을 형성한 후에 반도체 기판 표면에 게이트 절연막 및 게이트 전극을 형성한 후에 게이트 전극 및 소자 분리막 사이의 반도체 기판내에 도펀트 이온이 주입된 소오스/드레인 영역이 형성된 것이다. 이러한 MOSFET에 있어서, 소오스/드레인 영역에 p형 도펀트 이온이 주입된 것을 p채널의 MOSFET(즉, PMOS 트랜지스터), 그리고 n형 도펀트 이온이 주입된 것을 n채널의 MOSFET(즉, NMOS 트랜지스터)라고 구분한다.
이와 같이, PMOS 및 NMOS 트랜지스터를 함께 갖는 반도체 소자에서 각 트랜지스터의 게이트 전극을 듀얼 게이트(dual gate) 전극이라 일컫는다. 이러한 듀얼 게이트 전극의 제조 방법은 다음과 같다.
반도체 기판에 게이트 절연막을 형성하고 그 위에 비정질 또는 주상 구조의 폴리실리콘(poly silicon)을 증착한다. 그리고 NMOS 영역의 폴리실리콘을 패터닝하고 n형 도펀트 이온으로서 As, 또는 P를 이온 주입하여 NMOS의 게이트 전극을 형성한다. 그 다음 PMOS 영역의 폴리실리콘을 패터닝하고 p형 도펀트 이온으로서 B, 또는 BF2를 이온 주입하여 PMOS의 게이트 전극을 형성한다. 그리고나서 반응로 또는 급속 열처리(RTP : Rapid Thermal Process) 장비에서의 어닐(anneal) 공정을 실시하여 이온 주입된 도펀트를 확산하여 NMOS 및 PMOS 트랜지스터의 듀얼 게이트 전극을 형성한다.
그런데, 종래 기술에 의한 듀얼 게이트 전극의 제조 공정에서 어닐 조건에 따라 PMOS 게이트 전극내 p형 도펀트의 확산 속도와 NMOS 게이트 전극내 n형 도펀트의 확산 속도가 차이가 발생하게 된다. 이에 따라 PMOS 게이트 전극에서는 p형 도펀트 이온의 확산 속도가 빨라서 게이트 절연막으로 침투(penetration)하게 된다. 침투 현상이란, p형 도핑된 폴리실리콘을 게이트 전극으로 사용할 경우에 많이 발생하는 현상으로, 도핑된 B 이온이 게이트 절연막을 통하여 반도체 기판의 채널영역으로 확산하여 플랫밴드 전압(flat-band voltage) 및 문턱 전압(threshold voltage)을 변화시키며 GOI(Gate Oxide Integrity) 특성을 저하시키는 현상을 말한다. 또한 NMOS 게이트 전극에서는 n형 도펀트의 확산 속도가 늦어 고갈(depletion)되는 문제점이 있었다.
따라서 이러한 문제를 해결하기 위해서는 NMOS 및 PMOS 트랜지스터의 듀얼 게이트 전극의 제조 공정시 NMOS 게이트 전극은 그레인 크기(grain size)를 줄여야 하고, PMOS 게이트 전극은 그레인 크기를 확장시켜야만 한다.
본 발명의 목적은 서로 다른 그레인 크기를 갖는 NMOS 및 PMOS 트랜지스터의 듀얼 게이트 전극의 제조 공정시 이온 주입과 어닐 공정을 이용하여 PMOS 게이트 전극의 그레인 크기를 크게 하고 NMOS 게이트 전극은 주상 구조를 갖도록 함으로써 도펀트 이온 주입 및 어닐 공정에 의해 서로 다른 그레인을 갖는 게이트 전극에서 도펀트 확산 속도를 제어할 수 있는 듀얼 게이트 전극의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 서로 다른 그레인 크기를 갖는 NMOS 및 PMOS 트랜지스터의 듀얼 게이트 전극 제조 방법에 있어서, 반도체 기판 상부에 주상 구조를 갖는 폴리실리콘층을 형성하는 단계와, PMOS 영역에만 비정질화 도펀트 이온을 주입한 후에 제 1어닐 공정을 실시하여 PMOS 영역의 폴리실리콘층내 그레인 크기를 크게 하는 단계와, 폴리실리콘층을 패터닝하여 PMOS 게이트 전극 및 NMOS 게이트 전극을 형성하는 단계와, NMOS 게이트 전극에 n형 도펀트 이온을 주입하고, PMOS 게이트 전극에 p형 도펀트 이온을 주입하는 단계와, PMOS 게이트 전극 및 NMOS 게이트 전극에 제 2어닐 공정을 실시하여 게이트 전극에 이온 주입된 도펀트를 확산시키는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 1 내지 도 6은 본 발명에 따른 듀얼 게이트 전극의 제조 방법을 설명하기 위한 공정 순서도이다.
우선 도 1에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 STI(Shallow Trench Isolation) 등의 소자 분리 공정으로 소자 분리막(12)을 형성한다. 그리고 반도체 기판(10) 상부면에 게이트 절연막(14)으로서 실리콘산화막(SiO2)을 증착하고 그 위에 주상(columnar) 구조를 갖는 폴리실리콘층(16)을 증착한다.
그 다음 사진 공정을 진행하여 폴리실리콘층(16) 상부에 PMOS 영역을 오픈하는 포토레지스트 패턴(20)을 형성한 후에 오픈된 부위의 폴리실리콘층(16)을 비정질시키기 위한 도펀트로서 Ar을 이온 주입한다. 이때 Ar의 이온 주입은 5E13atoms/㎠∼5E14atoms/㎠의 도우즈량, 그리고 이온 주입 에너지 세기는 200keV 이하의 공정 조건으로 진행한다.
도 2에 도시된 바와 같이, 이러한 Ar 이온 주입 공정에 의해 PMOS 영역의 폴리실리콘층만이 비정질 폴리실리콘층(18)으로 변화된다.
상기 포토레지스트 패턴(20)을 제거한 후에, 제 1어닐 공정을 진행한다. 예를 들어, 상기 제 1어닐 공정은 반응로에서 700℃ 이상의 온도에서 30분 이상 진행된다. 그러면 도 3에 도시된 바와 같이, 상기 어닐 공정에 의해 Ar이 주입된 PMOS 영역의 폴리실리콘층이 그레인 크기가 커진 폴리실리콘층(18')으로 변화된다. 이때, Ar이 주입되지 않은 NMOS 영역의 폴리실리콘층(16)은 처음 증착시와 마찬가지로 그대로 주상 구조를 갖게 된다.
이어서 도 4에 도시된 바와 같이, 게이트 전극 마스크를 이용하여 PMOS 영역에 그레인 크기가 큰 폴리실리콘층을 패터닝하여 PMOS 게이트 전극(18a)을 형성하고, 이와 동시에 NMOS 영역에 주상 구조를 갖는 폴리실리콘층을 패터닝하여 NMOS 게이트 전극(16a)을 형성한다.
그런 다음 사진 공정을 진행하여 NMOS 영역을 오픈하는 포토레지스트 패턴(22)을 형성한 후에 NMOS의 게이트 전극(16a)에 n형 도펀트 이온으로서 As, 또는 P를 이온 주입한다. 그리고 상기 포토레지스트 패턴(22)을 제거한다.
계속해서 도 5에 도시된 바와 같이, 사진 공정을 진행하여 PMOS 영역을 오픈하는 포토레지스트 패턴(24)을 형성하고, PMOS의 게이트 전극(18a)에 p형 도펀트 이온으로서 B, 또는 BF2를 이온 주입한 후에, 상기 포토레지스트 패턴(24)을 제거한다.
그리고나서 도 6에 도시된 바와 같이, 반응로 또는 급속 열처리(RTP) 장비에서의 제 2어닐 공정을 실시하여 상기 NMOS 게이트 전극(16a)에 이온 주입된 도펀트(As, 또는 P)와 상기 PMOS 게이트 전극(18a)에 이온 주입된 도펀트(B)를 확산시켜 본 발명에 따른 NMOS 및 PMOS 트랜지스터의 듀얼 게이트 전극을 형성한다.
따라서 본 발명은 상기 제 2어닐 공정에 의해 PMOS 게이트 전극(18a)과 NMOS 게이트 전극(16a)의 폴리실리콘층내 각 도펀트 이온의 확산 속도가 차이가 나더라도 각 게이트 전극(18a, 16a)의 폴리실리콘층 구조가 서로 다르기 때문에 PMOS 게이트 전극(18a)의 B 이온의 확산 속도가 억제되고, NMOS 게이트 전극(16a)의 As 이온의 확산 속도가 빨라진다. 즉, 그레인 크기가 큰 폴리실리콘층의 NMOS 게이트 전극(18a)에서는 B 이온의 확산 속도가 느려지고 주상 구조를 갖는 NMOS 게이트 전극(16a)에서는 As 이온의 확산 속도가 빨라지게 된다. 일반적으로 실리콘층에서의 도펀트 이온의 확산 속도는 비정질 실리콘층, 주상 구조의 폴리실리콘층, 그리고 큰 그레인 크기를 갖는 폴리실리콘층 순서로 느려진다.
그러므로 본 발명은 상기 NMOS 및 PMOS 트랜지스터의 듀얼 게이트 전극 제조 공정에 의해 NMOS 게이트 전극(16a)의 도펀트 공핍 현상 및 PMOS 게이트 전극(18a)의 도펀트 침투 현상이 최소화된다.
이상 설명한 바와 같이, 본 발명은 서로 다른 그레인 크기를 갖는 NMOS 및 PMOS 트랜지스터의 듀얼 게이트 전극의 제조 공정시 Ar 이온 주입과 제 1어닐 공정을 이용하여 PMOS 게이트 전극의 그레인 크기를 크게 하고 NMOS 게이트 전극은 그대로 주상 구조를 갖도록 한 후에 NMOS 및 PMOS 게이트 전극의 도펀트 이온 주입 및 어닐 공정을 진행함으로써 서로 다른 그레인을 갖는 NMOS 및 PMOS 게이트 전극에서 도펀트 확산 속도를 제어할 수 있다.
이에 따라 본 발명은 NMOS 및 PMOS 트랜지스터의 게이트 전극에서 발생되는 도펀트 공핍 현상 및 도펀트 침투 현상을 최소화시켜 트랜지스터의 수율 및 신뢰성을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1 내지 도 6은 본 발명에 따른 듀얼 게이트 전극의 제조 방법을 설명하기 위한 공정 순서도이다.

Claims (4)

  1. 서로 다른 그레인 크기를 갖는 NMOS 및 PMOS 트랜지스터의 듀얼 게이트 전극 제조 방법에 있어서,
    반도체 기판 상부에 주상 구조를 갖는 폴리실리콘층을 형성하는 단계와,
    상기 PMOS 영역에만 비정질화 도펀트 이온을 주입한 후에 제 1어닐 공정을 실시하여 상기 PMOS 영역의 폴리실리콘층내 그레인 크기를 크게 하는 단계와,
    상기 폴리실리콘층을 패터닝하여 PMOS 게이트 전극 및 NMOS 게이트 전극을 형성하는 단계와,
    상기 NMOS 게이트 전극에 n형 도펀트 이온을 주입하고, 상기 PMOS 게이트 전극에 p형 도펀트 이온을 주입하는 단계와,
    상기 PMOS 게이트 전극 및 NMOS 게이트 전극에 제 2어닐 공정을 실시하여 상기 게이트 전극에 이온 주입된 도펀트를 확산시키는 단계
    를 포함하는 듀얼 게이트 전극의 제조 방법.
  2. 제 1항에 있어서,
    상기 비정질화 도펀트 이온은 Ar인 것을 특징으로 하는 듀얼 게이트 전극의 제조 방법.
  3. 제 1항에 있어서,
    상기 비정질화 도펀트 이온 주입은 5E13atoms/㎠∼5E14atoms/㎠의 도우즈량, 200keV 이하의 이온 주입 에너지 세기로 진행하는 것을 특징으로 하는 듀얼 게이트 전극의 제조 방법.
  4. 제 1항에 있어서,
    상기 제 1어닐 공정은 반응로에서 700℃ 이상의 온도에서 30분 이상 진행되는 것을 특징으로 하는 듀얼 게이트 전극의 제조 방법.
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