JPH10256549A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10256549A JPH10256549A JP9082065A JP8206597A JPH10256549A JP H10256549 A JPH10256549 A JP H10256549A JP 9082065 A JP9082065 A JP 9082065A JP 8206597 A JP8206597 A JP 8206597A JP H10256549 A JPH10256549 A JP H10256549A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
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- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
Abstract
(57)【要約】
【課題】ホットキャリアを抑制するためのＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有したＭ
ＯＳ半導体装置において、ホットキャリアに対する耐性
を持ったＮＭＯＳと高駆動能力のＰＭＯＳとを両立させ
るＭＯＳ型半導体装置の提供。 【解決手段】Ｎチャネル型ＭＯＳトランジスタのＬＤＤ
領域よりも短いＰチャネル型ＭＯＳトランジスタのＬＤ
Ｄ領域を有している。
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有したＭ
ＯＳ半導体装置において、ホットキャリアに対する耐性
を持ったＮＭＯＳと高駆動能力のＰＭＯＳとを両立させ
るＭＯＳ型半導体装置の提供。 【解決手段】Ｎチャネル型ＭＯＳトランジスタのＬＤＤ
領域よりも短いＰチャネル型ＭＯＳトランジスタのＬＤ
Ｄ領域を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ホットキャリアを抑制するためのＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有した
高性能微細ＭＯＳ型半導体装置及びその製造方法に関す
る。
し、特に、ホットキャリアを抑制するためのＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有した
高性能微細ＭＯＳ型半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の微細化に伴って、現在の微
細ＭＯＳトランジスタにおいては、ホットキャリア注入
による特性劣化や、ショートチャネル（短チャネル）効
果によるソース・ドレイン間リーク等が大きな問題とな
るに至っている。
細ＭＯＳトランジスタにおいては、ホットキャリア注入
による特性劣化や、ショートチャネル（短チャネル）効
果によるソース・ドレイン間リーク等が大きな問題とな
るに至っている。
【０００３】そして、ホットキャリア注入による特性劣
化に対しては、ＭＯＳトランジスタのドレイン近傍での
電界を緩和するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ；低濃度ドレイン）構造が広く用いられてい
る。
化に対しては、ＭＯＳトランジスタのドレイン近傍での
電界を緩和するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ；低濃度ドレイン）構造が広く用いられてい
る。
【０００４】また、ショートチャネル効果によるソース
・ドレイン間リークは、ソース及びドレインの空乏層が
隣接して発生するパンチスルーによるものである。
・ドレイン間リークは、ソース及びドレインの空乏層が
隣接して発生するパンチスルーによるものである。
【０００５】現在の微細ＭＯＳトランジスタでは、ゲー
ト電極に、Ｎ型ポリシリコンまたはＮ型ポリシリコンと
メタルシリサイドの２層構造を用いるのが主流である
が、その際、ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）は表
面チャネル型トランジスタ、ＰＭＯＳ（Ｐ型ＭＯＳトラ
ンジスタ）は埋め込みチャネル型トランジスタになり、
埋め込みチャネル型のＰＭＯＳでこの現象（パンチスル
ーによるソース・ドレイン間リーク）が著しい。一方、
ＰＭＯＳにおいては、前記したように埋め込みチャネル
型であるため、チャネル部とゲート酸化膜との間に距離
が有り、ホットキャリアがゲート酸化膜に飛び込みにく
く、ＰＭＯＳはＮＭＯＳに比べてホットキャリアによる
特性変動が小さくなる。
ト電極に、Ｎ型ポリシリコンまたはＮ型ポリシリコンと
メタルシリサイドの２層構造を用いるのが主流である
が、その際、ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）は表
面チャネル型トランジスタ、ＰＭＯＳ（Ｐ型ＭＯＳトラ
ンジスタ）は埋め込みチャネル型トランジスタになり、
埋め込みチャネル型のＰＭＯＳでこの現象（パンチスル
ーによるソース・ドレイン間リーク）が著しい。一方、
ＰＭＯＳにおいては、前記したように埋め込みチャネル
型であるため、チャネル部とゲート酸化膜との間に距離
が有り、ホットキャリアがゲート酸化膜に飛び込みにく
く、ＰＭＯＳはＮＭＯＳに比べてホットキャリアによる
特性変動が小さくなる。
【０００６】この対策として、ＰＭＯＳのＬＤＤＰ-拡
散層（ＬＤＤ部を構成するＰ-拡散層）領域の下に、バ
ンチスルーストッパ層を形成する方法がある。この従来
技術について図面を参照して以下に説明する。
散層（ＬＤＤ部を構成するＰ-拡散層）領域の下に、バ
ンチスルーストッパ層を形成する方法がある。この従来
技術について図面を参照して以下に説明する。
【０００７】図１０は、従来の半導体装置の断面図であ
る。まず、Ｐ型半導体基板１０上のＮＭＯＳが形成され
る領域に選択的にボロン等のＰ型不純物を導入し、また
同様にＰＭＯＳが形成される領域に選択的にリンやヒ素
等のＮ型不純物を導入し、窒素雰囲気中で温度１０００
〜１２００℃、３０〜６０分程度の熱処理を行い、ＮＭ
ＯＳが形成される領域にＰウェル１１を、ＰＭＯＳが形
成される領域にＮウェル１２を形成する。
る。まず、Ｐ型半導体基板１０上のＮＭＯＳが形成され
る領域に選択的にボロン等のＰ型不純物を導入し、また
同様にＰＭＯＳが形成される領域に選択的にリンやヒ素
等のＮ型不純物を導入し、窒素雰囲気中で温度１０００
〜１２００℃、３０〜６０分程度の熱処理を行い、ＮＭ
ＯＳが形成される領域にＰウェル１１を、ＰＭＯＳが形
成される領域にＮウェル１２を形成する。
【０００８】次に、素子分離のためのフィールド酸化膜
２０を３００〜５００ｎｍ（３０００〜５０００オング
ストローム）程度の厚さで選択的に形成し、さらにフィ
ールド酸化膜２０の下にボロン等のＰ型不純物を選択的
に導入して、高濃度のチャネルストッパ２１を形成す
る。
２０を３００〜５００ｎｍ（３０００〜５０００オング
ストローム）程度の厚さで選択的に形成し、さらにフィ
ールド酸化膜２０の下にボロン等のＰ型不純物を選択的
に導入して、高濃度のチャネルストッパ２１を形成す
る。
【０００９】次に、シリコン基板上に６〜１０ｎｍ程度
の厚さのゲート酸化膜３０を形成し、半導体基板全面に
リンやヒ素等のＮ型不純物を高濃度に導入したＮ+ポリ
シリコン３２を形成し、さらにその上に、Ｗ−Ｓｉ等の
メタルシリサイド３３を形成する。
の厚さのゲート酸化膜３０を形成し、半導体基板全面に
リンやヒ素等のＮ型不純物を高濃度に導入したＮ+ポリ
シリコン３２を形成し、さらにその上に、Ｗ−Ｓｉ等の
メタルシリサイド３３を形成する。
【００１０】次に、フォトリソグラフィー技術を用いて
Ｎ+ポリシリコン３２及びメタルシリサイド３３をパタ
ーニングしてゲート電極３１を形成する。
Ｎ+ポリシリコン３２及びメタルシリサイド３３をパタ
ーニングしてゲート電極３１を形成する。
【００１１】次に、フィールド酸化膜２０及びゲート電
極３１をマスクとして、ＮＭＯＳ領域に選択的にリンや
ヒ素等のＮ型不純物を導入し、ＬＤＤＮ-拡散層（ＬＤ
Ｄを構成するＮ-拡散層）４１を形成し、同様にして、
ＰＭＯＳ領域に選択的にボロンやフッ化ボロン等のＰ型
不純物を導入し、ＬＤＤＰ-拡散層４２を形成する。さ
らにＰＭＯＳ領域には、選択的に、リンやヒ素等のＮ型
不純物を導入し、ＬＤＤＰ-拡散層４２の直下に、パン
チスルーストッパ４３を形成する。
極３１をマスクとして、ＮＭＯＳ領域に選択的にリンや
ヒ素等のＮ型不純物を導入し、ＬＤＤＮ-拡散層（ＬＤ
Ｄを構成するＮ-拡散層）４１を形成し、同様にして、
ＰＭＯＳ領域に選択的にボロンやフッ化ボロン等のＰ型
不純物を導入し、ＬＤＤＰ-拡散層４２を形成する。さ
らにＰＭＯＳ領域には、選択的に、リンやヒ素等のＮ型
不純物を導入し、ＬＤＤＰ-拡散層４２の直下に、パン
チスルーストッパ４３を形成する。
【００１２】次に、半導体基板全面に酸化膜を形成し、
ドライエッチで全面エッチバックを行い、ゲート電極３
１の側壁にサイドウォール５０を形成する。
ドライエッチで全面エッチバックを行い、ゲート電極３
１の側壁にサイドウォール５０を形成する。
【００１３】次に、フィールド酸化膜２０、ゲート電極
３１、及びサイドウォール５０をマスクとして、ＮＭＯ
Ｓ領域に、選択的に、リンやヒ素等のＮ型不純物を導入
し、ＳＤＮ+拡散層（ソース・ドレインのＮ+拡散層）６
１を形成し、同様に、ＮＭＯＳ領域に選択的にボロンや
フッ化ボロン等のＰ型不純物を導入し、ＳＤＰ+拡散層
（ソース・ドレインのＰ+拡散層）６２を形成する。
３１、及びサイドウォール５０をマスクとして、ＮＭＯ
Ｓ領域に、選択的に、リンやヒ素等のＮ型不純物を導入
し、ＳＤＮ+拡散層（ソース・ドレインのＮ+拡散層）６
１を形成し、同様に、ＮＭＯＳ領域に選択的にボロンや
フッ化ボロン等のＰ型不純物を導入し、ＳＤＰ+拡散層
（ソース・ドレインのＰ+拡散層）６２を形成する。
【００１４】以上のように、ＰＭＯＳのＬＤＤ領域の直
下にパンチスルーストッパ４３を設けて、ＰＭＯＳのパ
ンチスルーによるソース・ドレイン間リークを防いでい
る。
下にパンチスルーストッパ４３を設けて、ＰＭＯＳのパ
ンチスルーによるソース・ドレイン間リークを防いでい
る。
【００１５】しかしながら、この場合、Ｐ型不純物であ
るボロンのシリコン中の拡散定数が大きいために、拡散
層形成後のＰＭＯＳのＬＤＤ及びＳＤ（ソース・ドレイ
ン）のＰ型拡散層の横方向への広がりが大きく、サイド
ウォール幅を大きくとらないと、パンチスルーストッパ
であるＮ型拡散層がＰ型拡散層に取り込まれてしまい、
十分な効果が得られない。
るボロンのシリコン中の拡散定数が大きいために、拡散
層形成後のＰＭＯＳのＬＤＤ及びＳＤ（ソース・ドレイ
ン）のＰ型拡散層の横方向への広がりが大きく、サイド
ウォール幅を大きくとらないと、パンチスルーストッパ
であるＮ型拡散層がＰ型拡散層に取り込まれてしまい、
十分な効果が得られない。
【００１６】また、ＮＭＯＳでは、ＰＭＯＳのサイドウ
ォールと同じ膜でサイドウォールを形成するため、ＮＭ
ＯＳとＰＭＯＳのサイドウォール幅は同じになるが、前
記した理由により、ＰＭＯＳのサイドウォール幅を大き
くとると、ＮＭＯＳではＬＤＤＮ-拡散層が長くなるの
で、寄生抵抗が大きくなり、駆動力が低下することにな
るため、パンチスルーを抑制したＰＭＯＳと駆動力の大
きなＮＭＯＳとを両立することが難しい。
ォールと同じ膜でサイドウォールを形成するため、ＮＭ
ＯＳとＰＭＯＳのサイドウォール幅は同じになるが、前
記した理由により、ＰＭＯＳのサイドウォール幅を大き
くとると、ＮＭＯＳではＬＤＤＮ-拡散層が長くなるの
で、寄生抵抗が大きくなり、駆動力が低下することにな
るため、パンチスルーを抑制したＰＭＯＳと駆動力の大
きなＮＭＯＳとを両立することが難しい。
【００１７】この問題を解決するための一つの方法が、
例えば特開平７−１８３３９０号公報に提案されてい
る。上記特開平７−１８３３９０号公報に記載される半
導体装置について図面を参照して説明する。図１１は、
上記公報に記載の半導体装置の断面図である。ウェルの
形成から、ＬＤＤ拡散層領域及びパンチスルーストッパ
を形成するまでは、図１０を参照して説明した従来技術
と同一の方法である。
例えば特開平７−１８３３９０号公報に提案されてい
る。上記特開平７−１８３３９０号公報に記載される半
導体装置について図面を参照して説明する。図１１は、
上記公報に記載の半導体装置の断面図である。ウェルの
形成から、ＬＤＤ拡散層領域及びパンチスルーストッパ
を形成するまでは、図１０を参照して説明した従来技術
と同一の方法である。
【００１８】ＮＭＯＳ領域に、選択的に、ＬＤＤＮ-拡
散層４１を形成し、ＰＭＯＳ領域に、選択的に、ＬＤＤ
Ｐ-拡散層４２を形成し、さらに、ＰＭＯＳ領域には、
選択的にＬＤＤＰ-拡散層４２の直下にパンチスルース
トッパ４３を形成した後、半導体基板全面に酸化膜を形
成し、第１のサイドウォール５１を形成する。
散層４１を形成し、ＰＭＯＳ領域に、選択的に、ＬＤＤ
Ｐ-拡散層４２を形成し、さらに、ＰＭＯＳ領域には、
選択的にＬＤＤＰ-拡散層４２の直下にパンチスルース
トッパ４３を形成した後、半導体基板全面に酸化膜を形
成し、第１のサイドウォール５１を形成する。
【００１９】次に、フィールド酸化膜２０、ゲート電極
３１、及び第１のサイドウォール５１をマスクとして、
ＮＭＯＳ領域に、選択的に、リンやヒ素等のＮ型不純物
を導入し、ＳＤＮ+拡散層６１を形成する。
３１、及び第１のサイドウォール５１をマスクとして、
ＮＭＯＳ領域に、選択的に、リンやヒ素等のＮ型不純物
を導入し、ＳＤＮ+拡散層６１を形成する。
【００２０】続いて、半導体基板全面に酸化膜を形成
し、第２のサイドウォール５２を形成する。
し、第２のサイドウォール５２を形成する。
【００２１】次に、ドライエッチで全面エッチバックを
行い、ゲート電極３１の側壁に第１のサイドウォール５
１及び第２のサイドウォール５２からなるサイドウォー
ル５０を形成する。
行い、ゲート電極３１の側壁に第１のサイドウォール５
１及び第２のサイドウォール５２からなるサイドウォー
ル５０を形成する。
【００２２】次に、フィールド酸化膜２０と、ゲート電
極３１と、第１のサイドウォール５１及び第２のサイド
ウォール５２からなるサイドウォール５０と、をマスク
に、ＰＭＯＳ領域に、選択的にボロンやフッ化ボロン等
のＰ型不純物を導入し、ＳＤＰ+拡散層６２を形成す
る。
極３１と、第１のサイドウォール５１及び第２のサイド
ウォール５２からなるサイドウォール５０と、をマスク
に、ＰＭＯＳ領域に、選択的にボロンやフッ化ボロン等
のＰ型不純物を導入し、ＳＤＰ+拡散層６２を形成す
る。
【００２３】以上の方法により、ＰＭＯＳのＬＤＤ領域
は長くできるため、パンチスルーを抑制でき、ＮＭＯＳ
はＬＤＤ領域を短くできるため、駆動能力が向上する。
は長くできるため、パンチスルーを抑制でき、ＮＭＯＳ
はＬＤＤ領域を短くできるため、駆動能力が向上する。
【００２４】
【発明が解決しようとする課題】しかしながら、今後の
最先端微細ＭＯＳトランジスタでは、ゲート電極として
ＮＭＯＳにはＮ型ポリシリコンとメタルシリサイドの２
層構造、ＰＭＯＳにはＰ型ポリシリコンとメタルシリサ
イドの２層構造を適用するため、この場合、ＮＭＯＳ及
びＰＭＯＳとも表面チャネル型トランジスタとなる。
最先端微細ＭＯＳトランジスタでは、ゲート電極として
ＮＭＯＳにはＮ型ポリシリコンとメタルシリサイドの２
層構造、ＰＭＯＳにはＰ型ポリシリコンとメタルシリサ
イドの２層構造を適用するため、この場合、ＮＭＯＳ及
びＰＭＯＳとも表面チャネル型トランジスタとなる。
【００２５】表面チャネル型のＰＭＯＳでは、従来の埋
め込みチャネル型のＰＭＯＳと比較して、ショートチャ
ネル効果は著しく小さくなる。従来の埋め込みチャネル
型では、ゲート酸化膜とシリコン基板の界面よりやや深
い部分にチャネルを作るため、ＬＤＤ及びＳＤ（ソース
・ドレイン）のＰ型拡散層をある程度深く押し込む必要
があり、このためボロンの横広がりが大きくなり、それ
が、結果的に、ショートチャネル効果を顕著化させてい
た。
め込みチャネル型のＰＭＯＳと比較して、ショートチャ
ネル効果は著しく小さくなる。従来の埋め込みチャネル
型では、ゲート酸化膜とシリコン基板の界面よりやや深
い部分にチャネルを作るため、ＬＤＤ及びＳＤ（ソース
・ドレイン）のＰ型拡散層をある程度深く押し込む必要
があり、このためボロンの横広がりが大きくなり、それ
が、結果的に、ショートチャネル効果を顕著化させてい
た。
【００２６】しかし、表面チャネル型では、ゲート酸化
膜とシリコン基板界面近くにチャネルを作るため、ＬＤ
Ｄ及びＳＤ（ソース・ドレイン）のＰ型拡散層は表面近
くに浅く形成するので、ボロンの拡散は小さくなり、よ
ってショートチャネル効果が抑制される。
膜とシリコン基板界面近くにチャネルを作るため、ＬＤ
Ｄ及びＳＤ（ソース・ドレイン）のＰ型拡散層は表面近
くに浅く形成するので、ボロンの拡散は小さくなり、よ
ってショートチャネル効果が抑制される。
【００２７】また、浅い拡散層を形成しボロンの拡散距
離も小さくなることにより、パンチスルーストッパのＮ
型拡散層がＬＤＤ及びＳＤ（ソース・ドレイン）のＰ型
拡散層に取り込まれるようなこともないためＬＤＤ領域
は従来より短くできることになる。
離も小さくなることにより、パンチスルーストッパのＮ
型拡散層がＬＤＤ及びＳＤ（ソース・ドレイン）のＰ型
拡散層に取り込まれるようなこともないためＬＤＤ領域
は従来より短くできることになる。
【００２８】このように、ＮＭＯＳ及びＰＭＯＳとも表
面チャネル型トランジスタとなると、ＮＭＯＳ及びＰＭ
ＯＳともにショートチャネル効果よりもホットキャリア
による特性劣化の方が問題となってくる。これは、当然
のことながら微細化されればされるほど電界の集中が大
きくなるためである。
面チャネル型トランジスタとなると、ＮＭＯＳ及びＰＭ
ＯＳともにショートチャネル効果よりもホットキャリア
による特性劣化の方が問題となってくる。これは、当然
のことながら微細化されればされるほど電界の集中が大
きくなるためである。
【００２９】ここで、ＮＭＯＳのキャリアはエレクトロ
ンであり、ＰＭＯＳのキャリアはホールである。ホール
に比べエレクトロンのほうが質量が小さいため、同じ電
界中ではエレクトロンの方が高速となる。すなわち、Ｌ
ＤＤ領域の電界緩和の程度が同じであった場合、ＮＭＯ
Ｓの方がＰＭＯＳよりホットキャリアが発生しやすいこ
とになる。このことは、言い換えれば、ＮＭＯＳ及びＰ
ＭＯＳのホットキャリアに対する耐性を同程度にするに
は、ＮＭＯＳのＬＤＤ領域での電界緩和量を、ＰＭＯＳ
のそれよりも大きくする必要がある、ということであ
る。
ンであり、ＰＭＯＳのキャリアはホールである。ホール
に比べエレクトロンのほうが質量が小さいため、同じ電
界中ではエレクトロンの方が高速となる。すなわち、Ｌ
ＤＤ領域の電界緩和の程度が同じであった場合、ＮＭＯ
Ｓの方がＰＭＯＳよりホットキャリアが発生しやすいこ
とになる。このことは、言い換えれば、ＮＭＯＳ及びＰ
ＭＯＳのホットキャリアに対する耐性を同程度にするに
は、ＮＭＯＳのＬＤＤ領域での電界緩和量を、ＰＭＯＳ
のそれよりも大きくする必要がある、ということであ
る。
【００３０】ここで、電界はＬＤＤ領域での不純物濃度
勾配で決定されるため、ＮＭＯＳではＰＭＯＳに比べ、
ＬＤＤ領域での不純物勾配を大きくとる必要があり、こ
のためＬＤＤ拡散層の距離も長く必要である。
勾配で決定されるため、ＮＭＯＳではＰＭＯＳに比べ、
ＬＤＤ領域での不純物勾配を大きくとる必要があり、こ
のためＬＤＤ拡散層の距離も長く必要である。
【００３１】ここで、第１の問題点としては、図１０に
示した従来技術では、ＮＭＯＳとＰＭＯＳのサイドウォ
ール幅が同じであるため、ＮＭＯＳのサイドウォール幅
に合わせてＰＭＯＳを作成すると、ＰＭＯＳではＬＤＤ
Ｐ-拡散層（ＬＤＤの低濃度拡散層）が長くなるので寄
生抵抗が大きくなり駆動力が低下する。
示した従来技術では、ＮＭＯＳとＰＭＯＳのサイドウォ
ール幅が同じであるため、ＮＭＯＳのサイドウォール幅
に合わせてＰＭＯＳを作成すると、ＰＭＯＳではＬＤＤ
Ｐ-拡散層（ＬＤＤの低濃度拡散層）が長くなるので寄
生抵抗が大きくなり駆動力が低下する。
【００３２】また図１１に示した従来技術では、ＰＭＯ
Ｓの方がＬＤＤ領域が長くなるため、駆動力はさらに悪
くなることになる。
Ｓの方がＬＤＤ領域が長くなるため、駆動力はさらに悪
くなることになる。
【００３３】すなわち、ホットキャリアに対する耐性を
持ったＮＭＯＳと高駆動能力のＰＭＯＳとを両立させる
ことが難しい。
持ったＮＭＯＳと高駆動能力のＰＭＯＳとを両立させる
ことが難しい。
【００３４】その理由は、ＮＭＯＳとＰＭＯＳのサイド
ウォール幅は、同じかもしくはＰＭＯＳの方が長いため
である。
ウォール幅は、同じかもしくはＰＭＯＳの方が長いため
である。
【００３５】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ホットキャリア
を抑制するためのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を有したＭＯＳ型半導体装置におい
て、ホットキャリアに対する耐性を持ったＮＭＯＳと高
駆動能力のＰＭＯＳとを両立させることを可能とした半
導体装置及びその製造方法を提供することにある。
てなされたものであって、その目的は、ホットキャリア
を抑制するためのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を有したＭＯＳ型半導体装置におい
て、ホットキャリアに対する耐性を持ったＮＭＯＳと高
駆動能力のＰＭＯＳとを両立させることを可能とした半
導体装置及びその製造方法を提供することにある。
【００３６】
【課題を解決するための手段】前記目的を達成する本発
明の半導体装置は、Ｎチャネル型ＭＯＳトランジスタの
ＬＤＤ領域よりも短いＰチャネル型ＭＯＳトランジスタ
のＬＤＤ領域を有している。
明の半導体装置は、Ｎチャネル型ＭＯＳトランジスタの
ＬＤＤ領域よりも短いＰチャネル型ＭＯＳトランジスタ
のＬＤＤ領域を有している。
【００３７】また、本発明は、Ｎチャネル型ＭＯＳトラ
ンジスタ及びＰチャネル型ＭＯＳトランジスタが共にＬ
ＤＤ（ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造
を有したＭＯＳ型半導体装置において、前記Ｐチャネル
型ＭＯＳトランジスタのＬＤＤ領域のチャネル長方向に
沿った長さを前記Ｎチャネル型ＭＯＳトランジスタのＬ
ＤＤ領域のチャネル長方向に沿った長さよりも短くした
ことを特徴とする。
ンジスタ及びＰチャネル型ＭＯＳトランジスタが共にＬ
ＤＤ（ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造
を有したＭＯＳ型半導体装置において、前記Ｐチャネル
型ＭＯＳトランジスタのＬＤＤ領域のチャネル長方向に
沿った長さを前記Ｎチャネル型ＭＯＳトランジスタのＬ
ＤＤ領域のチャネル長方向に沿った長さよりも短くした
ことを特徴とする。
【００３８】さらに、本発明は、Ｎチャネル型ＭＯＳト
ランジスタ及びＰチャネル型ＭＯＳトランジスタが共に
ＬＤＤ（ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構
造を有したＭＯＳ型半導体装置において、前記Ｐチャネ
ル型ＭＯＳトランジスタのＬＤＤ構造を構成するドレイ
ン側の低濃度拡散層領域のチャネル長方向の長さを前記
Ｎチャネル型ＭＯＳトランジスタのＬＤＤ構造を構成す
るドレイン側の低濃度拡散層領域のチャネル長方向の長
さよりも短くし、前記Ｎチャネル型ＭＯＳトランジスタ
及び前記Ｐチャネル型ＭＯＳトランジスタのソース側に
は低濃度拡散層を設けないか、もしくはソース側の低濃
度拡散層のチャネル長方向の長さを各トランジスタの前
記ドレイン側の低濃度拡散層の前記チャネル長方向の長
さよりも短くした、ことを特徴とする。
ランジスタ及びＰチャネル型ＭＯＳトランジスタが共に
ＬＤＤ（ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構
造を有したＭＯＳ型半導体装置において、前記Ｐチャネ
ル型ＭＯＳトランジスタのＬＤＤ構造を構成するドレイ
ン側の低濃度拡散層領域のチャネル長方向の長さを前記
Ｎチャネル型ＭＯＳトランジスタのＬＤＤ構造を構成す
るドレイン側の低濃度拡散層領域のチャネル長方向の長
さよりも短くし、前記Ｎチャネル型ＭＯＳトランジスタ
及び前記Ｐチャネル型ＭＯＳトランジスタのソース側に
は低濃度拡散層を設けないか、もしくはソース側の低濃
度拡散層のチャネル長方向の長さを各トランジスタの前
記ドレイン側の低濃度拡散層の前記チャネル長方向の長
さよりも短くした、ことを特徴とする。
【００３９】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００４０】
【実施の形態１】本発明の第１の実施の形態の半導体装
置について、図１から図７を参照して以下に説明する。
図１乃至図７は、本発明の実施の形態の半導体装置の製
造方法について製造工程順に半導体装置の断面を模式的
に示した図である。なお図１乃至図７は単に図面作成の
都合で分図されたものである。
置について、図１から図７を参照して以下に説明する。
図１乃至図７は、本発明の実施の形態の半導体装置の製
造方法について製造工程順に半導体装置の断面を模式的
に示した図である。なお図１乃至図７は単に図面作成の
都合で分図されたものである。
【００４１】図１に示すように、Ｐ型半導体基板１０上
に、素子分離のためのフィールド酸化膜２０を３００〜
８００ｎｍ程度の厚さで選択的に形成し、さらにフィー
ルド酸化膜の下に、選択的に、ボロン等のＰ型不純物を
ドーズ量３Ｅ１１〜２Ｅ１２ｃｍ-2（ここで、３Ｅ１１
は３×１０11を表す、すなわちｘＥｙはｘ×１０yを表
わす）程度の濃度で導入し、チャネルストッパ２１を形
成する。
に、素子分離のためのフィールド酸化膜２０を３００〜
８００ｎｍ程度の厚さで選択的に形成し、さらにフィー
ルド酸化膜の下に、選択的に、ボロン等のＰ型不純物を
ドーズ量３Ｅ１１〜２Ｅ１２ｃｍ-2（ここで、３Ｅ１１
は３×１０11を表す、すなわちｘＥｙはｘ×１０yを表
わす）程度の濃度で導入し、チャネルストッパ２１を形
成する。
【００４２】次に、ＮＭＯＳが形成される領域に、選択
的に、ボロン等のＰ型不純物を導入し、また同様にＰＭ
ＯＳの形成される領域には、選択的に、リンやヒ素等の
Ｎ型不純物を導入し、ＮＭＯＳが形成される領域にＰウ
ェル１１を、ＰＭＯＳが形成される領域にＮウェル１２
を形成する。
的に、ボロン等のＰ型不純物を導入し、また同様にＰＭ
ＯＳの形成される領域には、選択的に、リンやヒ素等の
Ｎ型不純物を導入し、ＮＭＯＳが形成される領域にＰウ
ェル１１を、ＰＭＯＳが形成される領域にＮウェル１２
を形成する。
【００４３】また、このとき、同時に、注入エネルギー
及びドーズ量を変えて、何回かに分けてイオン注入する
ことにより、ウェルの濃度とゲート直下のチャネル部の
濃度のそれぞれを最適化することができる。
及びドーズ量を変えて、何回かに分けてイオン注入する
ことにより、ウェルの濃度とゲート直下のチャネル部の
濃度のそれぞれを最適化することができる。
【００４４】注入の例として、Ｐウェル１１では、ボロ
ン（Ｂ）を、注入エネルギー、ドーズ量が、それぞれ、
（ａ）１５〜４０ＫｅＶで１〜７Ｅ１２ｃｍ-2、（ｂ）
４０〜８０ＫｅＶで２〜９Ｅ１２ｃｍ-2、及び、（ｃ）
８０〜２００ＫｅＶで１〜７Ｅ１２ｃｍ-2、の３回に分
けて注入し、Ｎウェルでは、リン（Ｐ）またはヒ素（Ａ
ｓ）を、注入エネルギー、ドーズ量が、それぞれ、
（ａ）３０〜１００ＫｅＶで１〜７Ｅ１２ｃｍ-2、
（ｂ）８０〜２００ＫｅＶで１〜７Ｅ１２ｃｍ-2、及
び、（ｃ）２００〜３５０ＫｅＶで１〜７Ｅ１２ｃ
ｍ-2、の３回に分けて注入する。
ン（Ｂ）を、注入エネルギー、ドーズ量が、それぞれ、
（ａ）１５〜４０ＫｅＶで１〜７Ｅ１２ｃｍ-2、（ｂ）
４０〜８０ＫｅＶで２〜９Ｅ１２ｃｍ-2、及び、（ｃ）
８０〜２００ＫｅＶで１〜７Ｅ１２ｃｍ-2、の３回に分
けて注入し、Ｎウェルでは、リン（Ｐ）またはヒ素（Ａ
ｓ）を、注入エネルギー、ドーズ量が、それぞれ、
（ａ）３０〜１００ＫｅＶで１〜７Ｅ１２ｃｍ-2、
（ｂ）８０〜２００ＫｅＶで１〜７Ｅ１２ｃｍ-2、及
び、（ｃ）２００〜３５０ＫｅＶで１〜７Ｅ１２ｃ
ｍ-2、の３回に分けて注入する。
【００４５】次に、温度８００〜１０００℃で２０〜６
０分の熱処理を行い不純物を活性化する。
０分の熱処理を行い不純物を活性化する。
【００４６】次に、シリコン基板上に略５〜８ｎｍ程度
の厚さのゲート酸化膜３０を形成し、半導体基板全面に
ポリシリコンを略１００〜４００ｎｍの厚さで形成し、
ＮＭＯＳが形成される領域のポリシリコンには、選択的
に、リンやヒ素等のＮ型不純物を高濃度に導入しＮ+ポ
リシリコン３２を形成し、ＰＭＯＳが形成される領域の
ポリシリコンには選択的にボロンやフッ化ボロン等のＰ
型不純物を高濃度に導入しＰ+ポリシリコン３４を形成
する。
の厚さのゲート酸化膜３０を形成し、半導体基板全面に
ポリシリコンを略１００〜４００ｎｍの厚さで形成し、
ＮＭＯＳが形成される領域のポリシリコンには、選択的
に、リンやヒ素等のＮ型不純物を高濃度に導入しＮ+ポ
リシリコン３２を形成し、ＰＭＯＳが形成される領域の
ポリシリコンには選択的にボロンやフッ化ボロン等のＰ
型不純物を高濃度に導入しＰ+ポリシリコン３４を形成
する。
【００４７】次に、フォトリソグラフィー技術を用い
て、Ｎ+ポリシリコン３２及びＰ+ポリシリコン３４をパ
ターニングする。
て、Ｎ+ポリシリコン３２及びＰ+ポリシリコン３４をパ
ターニングする。
【００４８】次に、レジスト９１でＰＭＯＳ領域をマス
クした後、フィールド酸化膜２０及びＮ+ポリシリコン
３２をマスクに、ＮＭＯＳ領域に、選択的に、リンやヒ
素等のＮ型不純物を１５〜５０ｋｅｖでドーズ量１Ｅ１
３ｃｍ-2〜３Ｅ１４ｃｍ-2のイオン注入を行い、ＬＤＤ
Ｎ-拡散層４１を形成する。
クした後、フィールド酸化膜２０及びＮ+ポリシリコン
３２をマスクに、ＮＭＯＳ領域に、選択的に、リンやヒ
素等のＮ型不純物を１５〜５０ｋｅｖでドーズ量１Ｅ１
３ｃｍ-2〜３Ｅ１４ｃｍ-2のイオン注入を行い、ＬＤＤ
Ｎ-拡散層４１を形成する。
【００４９】このとき同時に、ボロンやフッ化ボロン等
のＰ型不純物をリンやヒ素よりも深くイオン注入し、Ｌ
ＤＤＮ-拡散層４１の直下にＰ型パンチスルーストッパ
を形成してもよい。
のＰ型不純物をリンやヒ素よりも深くイオン注入し、Ｌ
ＤＤＮ-拡散層４１の直下にＰ型パンチスルーストッパ
を形成してもよい。
【００５０】次に、図２に示すように、レジスト９２で
ＮＭＯＳ領域をマスクした後、フィールド酸化膜２０及
びＰ+ポリシリコン３４をマスクに、ＰＭＯＳ領域に、
選択的に、ボロンやフッ化ボロン等のＰ型不純物を１５
〜５０ｋｅｖで１Ｅ１２ｃｍ-2〜３Ｅ１３ｃｍ-2のイオ
ン注入を行い、ＬＤＤＰ-拡散層４２を形成する。
ＮＭＯＳ領域をマスクした後、フィールド酸化膜２０及
びＰ+ポリシリコン３４をマスクに、ＰＭＯＳ領域に、
選択的に、ボロンやフッ化ボロン等のＰ型不純物を１５
〜５０ｋｅｖで１Ｅ１２ｃｍ-2〜３Ｅ１３ｃｍ-2のイオ
ン注入を行い、ＬＤＤＰ-拡散層４２を形成する。
【００５１】このとき、同時に、リンやヒ素等のＮ型不
純物をボロンやフッ化ボロンよりも深くイオン注入し、
ＬＤＤＰ-拡散層４２の直下にＮ型パンチスルーストッ
パを形成してもかまわない。
純物をボロンやフッ化ボロンよりも深くイオン注入し、
ＬＤＤＰ-拡散層４２の直下にＮ型パンチスルーストッ
パを形成してもかまわない。
【００５２】次に、図３に示すように、半導体基板全面
に、ＨＴＯ（Ｈot ＴemperatureＯxide；例えば高温Ｃ
ＶＤで成膜される酸化膜）等のカバレッジの良い酸化膜
を３０〜１００ｎｍの厚さで形成し、第１のサイドウォ
ール５１を形成する。ＨＴＯは、サイドウォール形成の
際の膜厚（幅）の制御に好ましい。
に、ＨＴＯ（Ｈot ＴemperatureＯxide；例えば高温Ｃ
ＶＤで成膜される酸化膜）等のカバレッジの良い酸化膜
を３０〜１００ｎｍの厚さで形成し、第１のサイドウォ
ール５１を形成する。ＨＴＯは、サイドウォール形成の
際の膜厚（幅）の制御に好ましい。
【００５３】次に、図４に示すように、ドライエッチで
全面エッチバックを行い、Ｎ+ポリシリコン３２及びＰ+
ポリシリコン３４の側壁部のみに第１のサイドウォール
５１を残し、レジスト９３でＮＭＯＳ領域をマスクした
後、フィールド酸化膜２０及びＰ+ポリシリコン３４及
び第１のサイドウォール５１をマスクに、ＰＭＯＳ領域
に、選択的に、ボロンやフッ化ボロン等のＰ型不純物を
２０〜５０ＫｅＶで１Ｅ１５ｃｍ-2〜５Ｅ１５ｃｍ-2の
イオン注入を行い、ＳＤＰ+拡散層（ソース・ドレイン
の高濃度拡散層）６２を形成する。
全面エッチバックを行い、Ｎ+ポリシリコン３２及びＰ+
ポリシリコン３４の側壁部のみに第１のサイドウォール
５１を残し、レジスト９３でＮＭＯＳ領域をマスクした
後、フィールド酸化膜２０及びＰ+ポリシリコン３４及
び第１のサイドウォール５１をマスクに、ＰＭＯＳ領域
に、選択的に、ボロンやフッ化ボロン等のＰ型不純物を
２０〜５０ＫｅＶで１Ｅ１５ｃｍ-2〜５Ｅ１５ｃｍ-2の
イオン注入を行い、ＳＤＰ+拡散層（ソース・ドレイン
の高濃度拡散層）６２を形成する。
【００５４】次に、図５に示すように、半導体基板全面
にＨＴＯ等のカバレッジの良い酸化膜を略３０〜１００
ｎｍの厚さで形成し、第２のサイドウォール５２を形成
する。
にＨＴＯ等のカバレッジの良い酸化膜を略３０〜１００
ｎｍの厚さで形成し、第２のサイドウォール５２を形成
する。
【００５５】次に、図６に示すように、ドライエッチで
全面エッチバックを行い、Ｎ+ポリシリコン３２及びＰ+
ポリシリコン３４の側壁部の第１のサイドウォール５１
の外側に第２のサイドウォール５２を残し、サイドウォ
ール５０を形成する。
全面エッチバックを行い、Ｎ+ポリシリコン３２及びＰ+
ポリシリコン３４の側壁部の第１のサイドウォール５１
の外側に第２のサイドウォール５２を残し、サイドウォ
ール５０を形成する。
【００５６】次に、レジスト９４でＰＭＯＳ領域をマス
クした後、フィールド酸化膜２０と、Ｎ+ポリシリコン
３２と、第１のサイドウォール５１及び第２のサイドウ
ォール５２からなるサイドウォール５０とをマスクに、
ＮＭＯＳ領域に、選択的にリンやヒ素等のＮ型不純物を
２０〜６０ＫｅＶでドーズ量１Ｅ１５ｃｍ-2〜５Ｅ１５
ｃｍ-2のイオン注入を行い、ＳＤＮ+拡散層６１を形成
する。
クした後、フィールド酸化膜２０と、Ｎ+ポリシリコン
３２と、第１のサイドウォール５１及び第２のサイドウ
ォール５２からなるサイドウォール５０とをマスクに、
ＮＭＯＳ領域に、選択的にリンやヒ素等のＮ型不純物を
２０〜６０ＫｅＶでドーズ量１Ｅ１５ｃｍ-2〜５Ｅ１５
ｃｍ-2のイオン注入を行い、ＳＤＮ+拡散層６１を形成
する。
【００５７】次に、図７に示すように、半導体基板全面
にチタン等の高融点金属を略２０〜１００ｎｍの厚さで
スパッタし、熱処理を加え、Ｎ+ポリシリコン３２及び
Ｐ+ポリシリコン３４及びシリコン基板の表面を選択的
にシリサイド化し、メタルシリサイド３３及び６３を形
成する。
にチタン等の高融点金属を略２０〜１００ｎｍの厚さで
スパッタし、熱処理を加え、Ｎ+ポリシリコン３２及び
Ｐ+ポリシリコン３４及びシリコン基板の表面を選択的
にシリサイド化し、メタルシリサイド３３及び６３を形
成する。
【００５８】次に、不要な高融点金属を除去した後、半
導体基板全面に、ＴＥＯＳ（tetra−ethylorthosilicat
e）／ＢＰＳＧ（Ｂoronphosphosilicate glass）等の
酸化膜で略８００〜１５００ｎｍの厚さで下地酸化膜７
０を形成する。次に不純物の活性化として８００〜１１
００℃で１０〜６０秒程度の高温短時間を熱処理のラン
プアニールで行い、不純物を拡散させないようにしてＬ
ＤＤ及びＳＤの拡散層を浅く形成する。
導体基板全面に、ＴＥＯＳ（tetra−ethylorthosilicat
e）／ＢＰＳＧ（Ｂoronphosphosilicate glass）等の
酸化膜で略８００〜１５００ｎｍの厚さで下地酸化膜７
０を形成する。次に不純物の活性化として８００〜１１
００℃で１０〜６０秒程度の高温短時間を熱処理のラン
プアニールで行い、不純物を拡散させないようにしてＬ
ＤＤ及びＳＤの拡散層を浅く形成する。
【００５９】次に、所望の位置に選択的にコンタント７
１を開口し、コンタクト内部に選択的にＷ等の高融点金
属でコンタクトプラグ８１を形成する。
１を開口し、コンタクト内部に選択的にＷ等の高融点金
属でコンタクトプラグ８１を形成する。
【００６０】次に、半導体基板全面にアルミニウムまた
はアルミニウムと銅の合金等の金属膜を略３００〜８０
０ｎｍの厚さで形成し、所望の形状にパターニングして
第１配線８２を形成する。
はアルミニウムと銅の合金等の金属膜を略３００〜８０
０ｎｍの厚さで形成し、所望の形状にパターニングして
第１配線８２を形成する。
【００６１】つづいて本発明の実施の形態の動作につい
て説明する。
て説明する。
【００６２】本発明の実施の形態の半導体装置は、図６
に示すように、ＮＭＯＳのＬＤＤ領域よりも短いＰＭＯ
ＳのＬＤＤ領域を有している。
に示すように、ＮＭＯＳのＬＤＤ領域よりも短いＰＭＯ
ＳのＬＤＤ領域を有している。
【００６３】これにより、ホットキャリアの発生しやす
いＮＭＯＳは、ＬＤＤ領域を長くとり、電界緩和量を大
きくしてホットキャリアの発生を抑え、ＮＭＯＳよりも
ホットキャリアの発生しにくいＰＭＯＳはＬＤＤ領域を
短くして、ホットキャリアを抑えながら、かつＬＤＤ部
の寄生抵抗を減らして、高駆動能力を実現している。
いＮＭＯＳは、ＬＤＤ領域を長くとり、電界緩和量を大
きくしてホットキャリアの発生を抑え、ＮＭＯＳよりも
ホットキャリアの発生しにくいＰＭＯＳはＬＤＤ領域を
短くして、ホットキャリアを抑えながら、かつＬＤＤ部
の寄生抵抗を減らして、高駆動能力を実現している。
【００６４】
【実施例】上記した本発明の実施の形態の具体例に即し
て説明すべく、本発明の一実施例について図面を参照し
て以下に説明する。
て説明すべく、本発明の一実施例について図面を参照し
て以下に説明する。
【００６５】図１を参照して、本実施例においては、Ｐ
型半導体基板１０上に素子分離のためのフィールド酸化
膜を４００ｎｍ程度の厚さで選択的に形成し、さらにフ
ィールド酸化膜の下に選択的にボロン等のＰ型不純物を
１Ｅ１２ｃｍ-2の濃度で導入しチャネルストッパ２１を
形成する。
型半導体基板１０上に素子分離のためのフィールド酸化
膜を４００ｎｍ程度の厚さで選択的に形成し、さらにフ
ィールド酸化膜の下に選択的にボロン等のＰ型不純物を
１Ｅ１２ｃｍ-2の濃度で導入しチャネルストッパ２１を
形成する。
【００６６】次に、ＮＭＯＳが形成される領域に選択的
にボロンを２５ＫｅＶで３Ｅ１２ｃｍ-2、６０ＫｅＶで
５Ｅ１２ｃｍ-2、１５０ＫｅＶで３Ｅ１２ｃｍ-2の３回
に分けて注入し、また同様にＰＭＯＳの形成される領域
には選択的にリンを６０ＫｅＶで４Ｅ１２ｃｍ-2、１３
０ＫｅＶで３Ｅ１２ｃｍ-2、２５０ＫｅＶで２Ｅ１２ｃ
ｍ-2の３回に分けて注入し、ＮＭＯＳが形成される領域
にＰウェル１１を、ＰＭＯＳが形成される領域にＮウェ
ル１２を形成し、同時にゲート直下のチャネル部の濃度
を最適化する。
にボロンを２５ＫｅＶで３Ｅ１２ｃｍ-2、６０ＫｅＶで
５Ｅ１２ｃｍ-2、１５０ＫｅＶで３Ｅ１２ｃｍ-2の３回
に分けて注入し、また同様にＰＭＯＳの形成される領域
には選択的にリンを６０ＫｅＶで４Ｅ１２ｃｍ-2、１３
０ＫｅＶで３Ｅ１２ｃｍ-2、２５０ＫｅＶで２Ｅ１２ｃ
ｍ-2の３回に分けて注入し、ＮＭＯＳが形成される領域
にＰウェル１１を、ＰＭＯＳが形成される領域にＮウェ
ル１２を形成し、同時にゲート直下のチャネル部の濃度
を最適化する。
【００６７】次に９００℃で３０分の熱処理を行い不純
物を活性化する。
物を活性化する。
【００６８】次に、シリコン基板上に略６ｎｍの厚さの
ゲート酸化膜３０を形成し、半導体基板全面にポリシリ
コンを略２００ｎｍの厚さで形成し、ＮＭＯＳが形成さ
れる領域のポリシリコンには選択的にリンやヒ素等のＮ
型不純物を高濃度に導入しＮ+ポリシリコン３２を、Ｐ
ＭＯＳが形成される領域のポリシリコンには選択的にボ
ロンやフッ化ボロン等のＰ型不純物を高濃度に導入しＰ
+ポリシリコン３４を形成する。
ゲート酸化膜３０を形成し、半導体基板全面にポリシリ
コンを略２００ｎｍの厚さで形成し、ＮＭＯＳが形成さ
れる領域のポリシリコンには選択的にリンやヒ素等のＮ
型不純物を高濃度に導入しＮ+ポリシリコン３２を、Ｐ
ＭＯＳが形成される領域のポリシリコンには選択的にボ
ロンやフッ化ボロン等のＰ型不純物を高濃度に導入しＰ
+ポリシリコン３４を形成する。
【００６９】次に、フォトリソグラフィー技術を用いて
Ｎ+ポリシリコン３２及びＰ+ポリシリコン３４をパター
ニングする。
Ｎ+ポリシリコン３２及びＰ+ポリシリコン３４をパター
ニングする。
【００７０】次に、レジスト９１でＰＭＯＳ領域をマス
クした後、フィールド酸化膜２０及びＮ+ポリシリコン
３２をマスクに、ＮＭＯＳ領域に選択的にヒ素を２５ｋ
ｅｖで２Ｅ１４ｃｍ-2のイオン注入を行い、ＬＤＤＮ-
拡散層４１を形成する。
クした後、フィールド酸化膜２０及びＮ+ポリシリコン
３２をマスクに、ＮＭＯＳ領域に選択的にヒ素を２５ｋ
ｅｖで２Ｅ１４ｃｍ-2のイオン注入を行い、ＬＤＤＮ-
拡散層４１を形成する。
【００７１】次に、図２に示すようにレジスト９２でＮ
ＭＯＳ領域をマスクした後、フィールド酸化膜２０及び
Ｐ+ポリシリコン３４をマスクに、ＰＭＯＳ領域に選択
的にフッ化ボロンを２５ｋｅｖで１Ｅ１３ｃｍ-2のイオ
ン注入を行い、ＬＤＤＰ-拡散層４２を形成する。同時
に、リンを８０ｋｅｖで１Ｅ１３ｃｍ-2のイオン注入を
行い、ＬＤＤＰ-拡散層４２の直下にＮ型パンチスルー
ストッパを形成する。ただし、このパンチスルーストッ
パは図示してない。
ＭＯＳ領域をマスクした後、フィールド酸化膜２０及び
Ｐ+ポリシリコン３４をマスクに、ＰＭＯＳ領域に選択
的にフッ化ボロンを２５ｋｅｖで１Ｅ１３ｃｍ-2のイオ
ン注入を行い、ＬＤＤＰ-拡散層４２を形成する。同時
に、リンを８０ｋｅｖで１Ｅ１３ｃｍ-2のイオン注入を
行い、ＬＤＤＰ-拡散層４２の直下にＮ型パンチスルー
ストッパを形成する。ただし、このパンチスルーストッ
パは図示してない。
【００７２】次に、図３に示すように、半導体基板全面
にＨＴＯ等のカバレッジの良い酸化膜を７０ｎｍの厚さ
で形成し第１のサイドウォール５１を形成する。
にＨＴＯ等のカバレッジの良い酸化膜を７０ｎｍの厚さ
で形成し第１のサイドウォール５１を形成する。
【００７３】次に、図４に示すように、ドライエッチで
全面エッチバックを行い、Ｎ+ポリシリコン３２及びＰ+
ポリシリコン３４の側壁部のみに第１のサイドウォール
５１を残し、レジスト９３でＮＭＯＳ領域をマスクした
後、フィールド酸化膜２０及びＰ+ポリシリコン３４及
び第１のサイドウォール５１をマスクに、ＰＭＯＳ領域
に選択的にフッ化ボロンを３５ＫｅＶで３Ｅ１５ｃｍ-2
のイオン注入を行い、ＳＤＰ+拡散層６２を形成する。
全面エッチバックを行い、Ｎ+ポリシリコン３２及びＰ+
ポリシリコン３４の側壁部のみに第１のサイドウォール
５１を残し、レジスト９３でＮＭＯＳ領域をマスクした
後、フィールド酸化膜２０及びＰ+ポリシリコン３４及
び第１のサイドウォール５１をマスクに、ＰＭＯＳ領域
に選択的にフッ化ボロンを３５ＫｅＶで３Ｅ１５ｃｍ-2
のイオン注入を行い、ＳＤＰ+拡散層６２を形成する。
【００７４】次に、図５に示すように、半導体基板全面
にＨＴＯ等のカバレッジの良い酸化膜を略５０ｎｍの厚
さで形成し第２のサイドウォール５２を形成する。
にＨＴＯ等のカバレッジの良い酸化膜を略５０ｎｍの厚
さで形成し第２のサイドウォール５２を形成する。
【００７５】次に、図６に示すように、ドライエッチで
全面エッチバックを行い、Ｎ+ポリシリコン３２及びＰ+
ポリシリコン３４の側壁部の第１のサイドウォール５１
の外側に第２のサイドウォール５２を残し、サイドウォ
ール５０を形成する。次に、レジスト９４でＰＭＯＳ領
域をマスクした後、フィールド酸化膜２０及びＮ+ポリ
シリコン３２及び、第１のサイドウォール５１と第２の
サイドウォール５２からなるサイドウォール５０をマス
クに、ＮＭＯＳ領域に選択的にヒ素を４０ＫｅＶで３Ｅ
１５ｃｍ-2のイオン注入を行い、ＳＤＮ+拡散層６１を
形成する。
全面エッチバックを行い、Ｎ+ポリシリコン３２及びＰ+
ポリシリコン３４の側壁部の第１のサイドウォール５１
の外側に第２のサイドウォール５２を残し、サイドウォ
ール５０を形成する。次に、レジスト９４でＰＭＯＳ領
域をマスクした後、フィールド酸化膜２０及びＮ+ポリ
シリコン３２及び、第１のサイドウォール５１と第２の
サイドウォール５２からなるサイドウォール５０をマス
クに、ＮＭＯＳ領域に選択的にヒ素を４０ＫｅＶで３Ｅ
１５ｃｍ-2のイオン注入を行い、ＳＤＮ+拡散層６１を
形成する。
【００７６】次に、図７に示すように、半導体基板全面
にチタン等の高融点金属を５０ｎｍの厚さでスパッタし
熱処理を加え、Ｎ+ポリシリコン３２及びＰ+ポリシリコ
ン３４及びシリコン基板の表面を選択的にシリサイド化
し、メタルシリサイド３３及び６３を形成する。次に、
不要な高融点金属を除去した後、半導体基板全面にＴＥ
ＯＳ／ＢＰＳＧ等の酸化膜で略１０００ｎｍの厚さで下
地酸化膜７０を形成する。次に不純物の活性化として略
１０００℃で略３０秒のランプアニールで行い、不純物
を拡散させないようにしてＬＤＤ及びＳＤ（ソース・ド
レイン）の拡散層を浅く形成する。
にチタン等の高融点金属を５０ｎｍの厚さでスパッタし
熱処理を加え、Ｎ+ポリシリコン３２及びＰ+ポリシリコ
ン３４及びシリコン基板の表面を選択的にシリサイド化
し、メタルシリサイド３３及び６３を形成する。次に、
不要な高融点金属を除去した後、半導体基板全面にＴＥ
ＯＳ／ＢＰＳＧ等の酸化膜で略１０００ｎｍの厚さで下
地酸化膜７０を形成する。次に不純物の活性化として略
１０００℃で略３０秒のランプアニールで行い、不純物
を拡散させないようにしてＬＤＤ及びＳＤ（ソース・ド
レイン）の拡散層を浅く形成する。
【００７７】次に、所望の位置に選択的にコンタント７
１を開口し、コンタクト内部に選択的にＷでコンタクト
プラグ８１を形成する。
１を開口し、コンタクト内部に選択的にＷでコンタクト
プラグ８１を形成する。
【００７８】次に、半導体基板全面にアルミニウムを略
５００ｎｍの厚さで形成し、所望の形状にパターニング
して第１配線８２を形成する。
５００ｎｍの厚さで形成し、所望の形状にパターニング
して第１配線８２を形成する。
【００７９】次に本発明の実施例の動作について説明す
る。
る。
【００８０】図６に示すように、ＮＭＯＳのＬＤＤ領域
よりも短いＰＭＯＳのＬＤＤ領域を有している。具体的
には、上記実施例の構成で説明したように、ＮＭＯＳの
ＬＤＤ拡散層の長さは、およそ１２０ｎｍ（第１サイド
ウォールと第３のサイドウォールの厚さを足した距離）
あるのに対して、ＰＭＯＳのＬＤＤ拡散層の長さは、お
よそ７０ｎｍ（第１のサイドウォールの厚さ）と短くな
っている。
よりも短いＰＭＯＳのＬＤＤ領域を有している。具体的
には、上記実施例の構成で説明したように、ＮＭＯＳの
ＬＤＤ拡散層の長さは、およそ１２０ｎｍ（第１サイド
ウォールと第３のサイドウォールの厚さを足した距離）
あるのに対して、ＰＭＯＳのＬＤＤ拡散層の長さは、お
よそ７０ｎｍ（第１のサイドウォールの厚さ）と短くな
っている。
【００８１】以上のように、ホットトキャリアの発生し
やすいＮＭＯＳはＬＤＤ領域を１２０ｎｍと長くして、
電界緩和量を大きくしホットキャリアの発生を抑えてい
る。またＰＭＯＳはＮＭＯＳよりもホットキャリアが発
生しにくいためＬＤＤ領域が短くても充分ホットキャリ
アを抑えることができるので、ＰＭＯＳのＬＤＤ領域は
７０ｎｍと短くでき、よってＬＤＤ部の寄生抵抗が減る
ため高駆動能力を実現できる。
やすいＮＭＯＳはＬＤＤ領域を１２０ｎｍと長くして、
電界緩和量を大きくしホットキャリアの発生を抑えてい
る。またＰＭＯＳはＮＭＯＳよりもホットキャリアが発
生しにくいためＬＤＤ領域が短くても充分ホットキャリ
アを抑えることができるので、ＰＭＯＳのＬＤＤ領域は
７０ｎｍと短くでき、よってＬＤＤ部の寄生抵抗が減る
ため高駆動能力を実現できる。
【００８２】
【実施の形態２】次に本発明の他の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００８３】図８及び図９は、本発明の実施の形態の半
導体装置の製造方法を説明するための断面図である。
導体装置の製造方法を説明するための断面図である。
【００８４】フィールド酸化膜の形成からＮ+ポリシリ
コン３２及びＰ+ポリシリコン３４のパターニングまで
は、前記第１の実施の形態と同様である。
コン３２及びＰ+ポリシリコン３４のパターニングまで
は、前記第１の実施の形態と同様である。
【００８５】次に、レジストでＰＭＯＳ領域をマスクし
た後、フィールド酸化膜２０及びＮ+ポリシリコン３２
をマスクに、ＮＭＯＳ領域に選択的にリンやヒ素等のＮ
型不純物を１５〜５０ｋｅｖで１Ｅ１３ｃｍ-2〜３Ｅ１
４ｃｍ-2のイオン注入を行い、ＬＤＤＮ-拡散層４１を
形成する。
た後、フィールド酸化膜２０及びＮ+ポリシリコン３２
をマスクに、ＮＭＯＳ領域に選択的にリンやヒ素等のＮ
型不純物を１５〜５０ｋｅｖで１Ｅ１３ｃｍ-2〜３Ｅ１
４ｃｍ-2のイオン注入を行い、ＬＤＤＮ-拡散層４１を
形成する。
【００８６】このとき同時に、ボロンやフッ化ボロン等
のＰ型不純物をリンやヒ素よりも深くイオン注入し、Ｌ
ＤＤＮ-拡散層４１の直下にＰ型パンチスルーストッパ
を形成してもかまわない。
のＰ型不純物をリンやヒ素よりも深くイオン注入し、Ｌ
ＤＤＮ-拡散層４１の直下にＰ型パンチスルーストッパ
を形成してもかまわない。
【００８７】ここで、図８の例では、再度レジストによ
り、ＮＭＯＳのソースとなる領域（図８中の６１（ａ）
の部分）以外をマスクし、リンやヒ素等のＮ型不純物を
２０〜６０ＫｅＶで１〜５Ｅ１５ｃｍ-2のイオン注入を
行い、ＳＤＮ+拡散層（ソース用拡散層）６１（ａ）を
形成する。
り、ＮＭＯＳのソースとなる領域（図８中の６１（ａ）
の部分）以外をマスクし、リンやヒ素等のＮ型不純物を
２０〜６０ＫｅＶで１〜５Ｅ１５ｃｍ-2のイオン注入を
行い、ＳＤＮ+拡散層（ソース用拡散層）６１（ａ）を
形成する。
【００８８】次に、レジストでＮＭＯＳ領域をマスクし
た後、フィールド酸化膜２０及びＰ+ポリシリコン３４
をマスクに、ＰＭＯＳ領域に選択的にボロンやフッ化ボ
ロン等のＰ型不純物を１５〜５０ｋｅｖで１Ｅ１２ｃｍ
-2〜３Ｅ１３ｃｍ-2のイオン注入を行い、ＬＤＤＰ-拡
散層４２を形成する。
た後、フィールド酸化膜２０及びＰ+ポリシリコン３４
をマスクに、ＰＭＯＳ領域に選択的にボロンやフッ化ボ
ロン等のＰ型不純物を１５〜５０ｋｅｖで１Ｅ１２ｃｍ
-2〜３Ｅ１３ｃｍ-2のイオン注入を行い、ＬＤＤＰ-拡
散層４２を形成する。
【００８９】このとき同時に、リンやヒ素等のＮ型不純
物をボロンやフッ化ボロンよりも深くイオン注入し、Ｌ
ＤＤＰ-拡散層４１の直下にＰ型パンチスルーストッパ
を形成してもよい。
物をボロンやフッ化ボロンよりも深くイオン注入し、Ｌ
ＤＤＰ-拡散層４１の直下にＰ型パンチスルーストッパ
を形成してもよい。
【００９０】ここで、再度レジストによりＰＭＯＳのソ
ースとなる領域（図８及び図９中の６２（ａ）の部分）
以外をマスクし、ボロンやフッ化ボロン等のＰ型不純物
を２０〜５０ｋｅｖで１〜５Ｅ１５ｃｍ-2のイオン注入
を行い、ＳＤＰ+拡散層６２を形成する。
ースとなる領域（図８及び図９中の６２（ａ）の部分）
以外をマスクし、ボロンやフッ化ボロン等のＰ型不純物
を２０〜５０ｋｅｖで１〜５Ｅ１５ｃｍ-2のイオン注入
を行い、ＳＤＰ+拡散層６２を形成する。
【００９１】次に、半導体基板全面にＨＴＯ等のカバレ
ッジの良い酸化膜を３０〜１００ｎｍの厚さで形成し第
１のサイドウォール５１を形成する。
ッジの良い酸化膜を３０〜１００ｎｍの厚さで形成し第
１のサイドウォール５１を形成する。
【００９２】次に、ドライエッチで全面エッチバックを
行い、Ｎ+ポリシリコン３２及びＰ+ポリシリコン３４の
側壁部のみに第１のサイドウォール５１を残し、レジス
ト９３でＮＭＯＳ領域をマスクした後、フィールド酸化
膜２０及びＰ+ポリシリコン３４及び第１のサイドウォ
ール５１をマスクに、ＰＭＯＳ領域に選択的にボロンや
フッ化ボロン等のＰ型不純物を２０〜５０ＫｅＶで１〜
５Ｅ１５ｃｍ-2のイオン注入を行い、ＳＤＰ+拡散層６
２を形成する。
行い、Ｎ+ポリシリコン３２及びＰ+ポリシリコン３４の
側壁部のみに第１のサイドウォール５１を残し、レジス
ト９３でＮＭＯＳ領域をマスクした後、フィールド酸化
膜２０及びＰ+ポリシリコン３４及び第１のサイドウォ
ール５１をマスクに、ＰＭＯＳ領域に選択的にボロンや
フッ化ボロン等のＰ型不純物を２０〜５０ＫｅＶで１〜
５Ｅ１５ｃｍ-2のイオン注入を行い、ＳＤＰ+拡散層６
２を形成する。
【００９３】次に、図９では、再度レジストによりＮＭ
ＯＳのソースとなる領域（図９中の６１（ｂ）の部分）
以外をマスクし、リンやヒ素等のＮ型不純物を２０〜６
０ＫｅＶで１〜５Ｅ１５ｃｍ-2のイオン注入を行い、Ｓ
ＤＮ+拡散層（ソース用）６１（ｂ）を形成する。
ＯＳのソースとなる領域（図９中の６１（ｂ）の部分）
以外をマスクし、リンやヒ素等のＮ型不純物を２０〜６
０ＫｅＶで１〜５Ｅ１５ｃｍ-2のイオン注入を行い、Ｓ
ＤＮ+拡散層（ソース用）６１（ｂ）を形成する。
【００９４】次に、半導体基板全面にＨＴＯ等のカバレ
ッジの良い酸化膜を３０〜１００ｎｍの厚さで形成し第
２のサイドウォール５２を形成する。
ッジの良い酸化膜を３０〜１００ｎｍの厚さで形成し第
２のサイドウォール５２を形成する。
【００９５】次に、ドライエッチで全面エッチバックを
行い、Ｎ+ポリシリコン３２及びＰ+ポリシリコン３４の
側壁部の第１のサイドウォール５１の外側に第２のサイ
ドウォール５２を残し、サイドウォール５０を形成す
る。次に、レジストでＮＭＯＳ領域をマスクした後、フ
ィールド酸化膜２０及びＮ+ポリシリコン３２及び、第
１のサイドウォール５１と第２のサイドウォール５２か
らなるサイドウォール５０をマスクに、ＮＭＯＳ領域に
選択的にリンやヒ素等のＮ型不純物を２０〜６０ＫｅＶ
で１〜５Ｅ１５ｃｍ-2のイオン注入を行い、ＳＤＮ+拡
散層６１を形成する。
行い、Ｎ+ポリシリコン３２及びＰ+ポリシリコン３４の
側壁部の第１のサイドウォール５１の外側に第２のサイ
ドウォール５２を残し、サイドウォール５０を形成す
る。次に、レジストでＮＭＯＳ領域をマスクした後、フ
ィールド酸化膜２０及びＮ+ポリシリコン３２及び、第
１のサイドウォール５１と第２のサイドウォール５２か
らなるサイドウォール５０をマスクに、ＮＭＯＳ領域に
選択的にリンやヒ素等のＮ型不純物を２０〜６０ＫｅＶ
で１〜５Ｅ１５ｃｍ-2のイオン注入を行い、ＳＤＮ+拡
散層６１を形成する。
【００９６】以降の工程は、前記第１の実施の形態と同
様である。
様である。
【００９７】次に、この第２の実施の形態の特徴を説明
する。この第２の実施の形態は、ＭＯＳトランジスタの
ＬＤＤ拡散層のうち、ソース側のＬＤＤ拡散層をなくす
か短くしたものである。
する。この第２の実施の形態は、ＭＯＳトランジスタの
ＬＤＤ拡散層のうち、ソース側のＬＤＤ拡散層をなくす
か短くしたものである。
【００９８】ホットキャリアはドレイン側で発生するた
め、ソース側のＬＤＤ拡散層を無くしてもホットキャリ
アに対する耐性には影響しないことは知られている。
め、ソース側のＬＤＤ拡散層を無くしてもホットキャリ
アに対する耐性には影響しないことは知られている。
【００９９】よって第２の実施の形態は、ソース側のＬ
ＤＤ拡散層をなくすか、もしくは短くしてソースの寄生
抵抗を減少し、前記した第１の実施の形態よりも、更に
駆動能力を向上させ得るものである。
ＤＤ拡散層をなくすか、もしくは短くしてソースの寄生
抵抗を減少し、前記した第１の実施の形態よりも、更に
駆動能力を向上させ得るものである。
【０１００】また、ソース側とドレイン側の、ＳＤ拡散
層を違う濃度で最適化できるため、例えばこの第２の実
施の形態では、ソース側で高濃度のＳＤ拡散層がチャネ
ル部に直接接しているので、前記した第１の実施の形態
に比べ、ショートチャネル効果の影響を受けやすいが、
その対策として、ソース側の濃度はドレイン側に比べ薄
くして、ショートチャネル効果を抑え、ドレインは高濃
度にして、寄生抵抗をさらに減少するといった効果も期
待できる。
層を違う濃度で最適化できるため、例えばこの第２の実
施の形態では、ソース側で高濃度のＳＤ拡散層がチャネ
ル部に直接接しているので、前記した第１の実施の形態
に比べ、ショートチャネル効果の影響を受けやすいが、
その対策として、ソース側の濃度はドレイン側に比べ薄
くして、ショートチャネル効果を抑え、ドレインは高濃
度にして、寄生抵抗をさらに減少するといった効果も期
待できる。
【０１０１】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【０１０２】（１）本発明の第１の効果は、ホットキャ
リアに対する耐性を持ったＮＭＯＳと高駆動能力のＰＭ
ＯＳとを両立できる、ということである。
リアに対する耐性を持ったＮＭＯＳと高駆動能力のＰＭ
ＯＳとを両立できる、ということである。
【０１０３】その理由は、本発明においては、Ｎチャネ
ル型ＭＯＳトランジスタのＬＤＤ領域よりも短いＰチャ
ネル型ＭＯＳトランジスタのＬＤＤ領域を有しているか
らである。
ル型ＭＯＳトランジスタのＬＤＤ領域よりも短いＰチャ
ネル型ＭＯＳトランジスタのＬＤＤ領域を有しているか
らである。
【０１０４】（２）本発明の第２の効果として、ソース
側のＬＤＤ拡散層をなくすか、もしくは短くしてソース
の寄生抵抗を減少し、更に駆動能力を向上させ得る、と
いうことである。
側のＬＤＤ拡散層をなくすか、もしくは短くしてソース
の寄生抵抗を減少し、更に駆動能力を向上させ得る、と
いうことである。
【図１】本発明の第１の実施の形態を説明するための図
であり、製造工程順の断面図である。
であり、製造工程順の断面図である。
【図２】本発明の第１の実施の形態を説明するための図
であり、製造工程順の断面図である。
であり、製造工程順の断面図である。
【図３】本発明の第１の実施の形態を説明するための図
であり、製造工程順の断面図である。
であり、製造工程順の断面図である。
【図４】本発明の第１の実施の形態を説明するための図
であり、製造工程順の断面図である。
であり、製造工程順の断面図である。
【図５】本発明の第１の実施の形態を説明するための図
であり、製造工程順の断面図である。
であり、製造工程順の断面図である。
【図６】本発明の第１の実施の形態を説明するための図
であり、製造工程順の断面図である。
であり、製造工程順の断面図である。
【図７】本発明の第１の実施の形態を説明するための図
であり、製造工程順の断面図である。
であり、製造工程順の断面図である。
【図８】本発明の第２の実施の形態を説明するための断
面図である。
面図である。
【図９】本発明の第２の実施の形態を説明するための断
面図である。
面図である。
【図１０】従来の半導体装置を説明するための断面図で
ある。
ある。
【図１１】従来の別の半導体装置を説明するための断面
図である。
図である。
１０ 半導体基板 １１ Ｐウェル １２ Ｎウェル ２０ フィールド酸化膜 ２１ チャネルストッパ ３０ ゲート酸化膜 ３１ ゲート電極 ３２ Ｎ+ポリシリコン ３３ メタルシリサイド ３４ Ｐ+ポリシリコン ４１ ＬＤＤＮ-拡散層 ４２ ＬＤＤＰ-拡散層 ４３ パンチスルーストッパ ５０ サイドウォール ５１ 第１のサイドウォール ５２ 第２のサイドウォール ６１ ＳＤＮ+拡散層 ６２ ＳＤＰ+拡散層 ６２（ａ）、６２（ｂ） ＳＤＰ+拡散層（ソース用） ７０ 下地層間膜 ７１ コンタクト ８１ コンタクトプラグ ８２ 第１層配線 ９１〜９４ レジスト
Claims (7)
- 【請求項１】ＬＤＤ（ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造を有したＭＯＳ型半導体装置において、 Ｎチャネル型ＭＯＳトランジスタのＬＤＤ領域よりも短
いＰチャネル型ＭＯＳトランジスタのＬＤＤ領域を有し
ている、ことを特徴とする半導体装置。 - 【請求項２】Ｎチャネル型ＭＯＳトランジスタ及びＰチ
ャネル型ＭＯＳトランジスタが共にＬＤＤ（ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有したＭＯＳ型
半導体装置において、 前記Ｐチャネル型ＭＯＳトランジスタのＬＤＤ領域のチ
ャネル長方向に沿った長さを前記Ｎチャネル型ＭＯＳト
ランジスタのＬＤＤ領域のチャネル長方向に沿った長さ
よりも短くしたことを特徴とする半導体装置。 - 【請求項３】Ｎチャネル型ＭＯＳトランジスタ及びＰチ
ャネル型ＭＯＳトランジスタが共にＬＤＤ（ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有したＭＯＳ型
半導体装置において、 前記Ｐチャネル型ＭＯＳトランジスタのＬＤＤ構造を構
成するドレイン側の低濃度拡散層領域のチャネル長方向
の長さを前記Ｎチャネル型ＭＯＳトランジスタのＬＤＤ
構造を構成するドレイン側の低濃度拡散層領域のチャネ
ル長方向の長さよりも短くし、 前記Ｎチャネル型ＭＯＳトランジスタ及び前記Ｐチャネ
ル型ＭＯＳトランジスタのソース側には低濃度拡散層を
設けないか、もしくはソース側の低濃度拡散層のチャネ
ル長方向の長さを各トランジスタの前記ドレイン側の低
濃度拡散層の前記チャネル長方向の長さよりも短くし
た、ことを特徴とする半導体装置。 - 【請求項４】前記ＮチャネルＭＯＳトランジスタのＬＤ
Ｄ領域の長さが、ゲート電極側壁の第１、第２のスペー
サの幅の和で定まる、ことを特徴とする請求項１〜３の
いずれか一に記載の半導体装置。 - 【請求項５】前記ＰチャネルＭＯＳトランジスタのＬＤ
Ｄ領域の長さはゲート電極側壁の第１のスペーサの幅の
和で定まる、ようにしたことを特徴とする請求項４記載
の半導体装置。 - 【請求項６】ＮＭＯＳ、及びＰＭＯＳのソース・ドレイ
ン形成領域に低濃度拡散層を形成した後、 前記ＮＭＯＳ及びＰＭＯＳについてゲート電極側壁に第
１のスペーサ形成後それぞれソース・ドレイン形成領域
に不純物を注入して拡散層を形成し、 前記ＮＭＯＳについては、前記ゲート電極側壁の第１の
スペーサに加えて第２のスペーサ形成後に、ソース・ド
レイン形成領域に残りの注入を行って所望の高濃度拡散
層を形成し、 これにより、ＮＭＯＳトランジスタのＬＤＤ領域のチャ
ネル長方向に沿った寸法は、少なくとも前記ゲート電極
側壁の第１、第２スペーサの幅の和で定まり、ＰＭＯＳ
トランジスタのＬＤＤ領域のチャネル長方向に沿った寸
法は前記ゲート電極側壁の第１のスペーサの幅の和で定
まる、ようにしたことを特徴とする半導体装置の製造方
法。 - 【請求項７】前記第１のスペーサ及び第２のスペーサ
が、高温酸化膜（ＨＴＯ）をエッチバックして形成され
る、ことを特徴とする請求項６記載の半導体装置の製造
方法。
Priority Applications (2)
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP9082065A JPH10256549A (ja) | 1997-03-14 | 1997-03-14 | 半導体装置及びその製造方法 |
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Family Applications (1)
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