JPH08321557A - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
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- JPH08321557A JPH08321557A JP7124968A JP12496895A JPH08321557A JP H08321557 A JPH08321557 A JP H08321557A JP 7124968 A JP7124968 A JP 7124968A JP 12496895 A JP12496895 A JP 12496895A JP H08321557 A JPH08321557 A JP H08321557A
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Abstract
(57)【要約】
【目的】ＬＤＤ構造を有すＣＭＯＳ半導体装置のＰＭＯ
Ｓトラジスタ、ＮＭＯＳトランジスタの双方のホットキ
ャリア耐性及び電流駆動能力を満足できる製造方法。 【構成】ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ
のゲート電極に第１の絶縁性スペーサ９Ｂを形成した時
点で、Ｐ+ 型ソース・ドレイン領域１１−１Ａ，１１−
２Ａのみを形成し、次に、第２の絶縁性スペーサ２２を
形成してからＮ+型ソース・ドレイン領域１３−１Ｂ，
１３−２Ｂを形成する。
Ｓトラジスタ、ＮＭＯＳトランジスタの双方のホットキ
ャリア耐性及び電流駆動能力を満足できる製造方法。 【構成】ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ
のゲート電極に第１の絶縁性スペーサ９Ｂを形成した時
点で、Ｐ+ 型ソース・ドレイン領域１１−１Ａ，１１−
２Ａのみを形成し、次に、第２の絶縁性スペーサ２２を
形成してからＮ+型ソース・ドレイン領域１３−１Ｂ，
１３−２Ｂを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ半導体装置の
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】近年、相補型ＭＯＳトランジスタでは、
ホットキャリア対策として、ＬＤＤ（（ライトリィ・ド
ープト・ドレイン）Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造が用いられることが多い。
ホットキャリア対策として、ＬＤＤ（（ライトリィ・ド
ープト・ドレイン）Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造が用いられることが多い。
【０００３】まず、最も一般的なＬＤＤ構造ＣＭＯＳ半
導体装置の製造方法（第１の従来例）について説明す
る。まず、図３（ａ）に示すように、Ｐ型シリコン基板
１にＮウェル２を形成し、フィールド酸化膜３を形成し
てＮＭＯＳトランジスタ形成領域及びＰＭＯＳトランジ
スタ形成領域を区画し、ゲート酸化膜４、ゲート電極５
ｎ，５ｐを形成し、ＮＭＯＳトランジスタ形成領域及び
ＰＭＯＳトランジスタ形成領域にそれぞれ一対のＮ- 型
ソース・ドレイン領域６−１，６−２及びＰ- 型ソース
・ドレイン領域７−１，７−２を形成する。
導体装置の製造方法（第１の従来例）について説明す
る。まず、図３（ａ）に示すように、Ｐ型シリコン基板
１にＮウェル２を形成し、フィールド酸化膜３を形成し
てＮＭＯＳトランジスタ形成領域及びＰＭＯＳトランジ
スタ形成領域を区画し、ゲート酸化膜４、ゲート電極５
ｎ，５ｐを形成し、ＮＭＯＳトランジスタ形成領域及び
ＰＭＯＳトランジスタ形成領域にそれぞれ一対のＮ- 型
ソース・ドレイン領域６−１，６−２及びＰ- 型ソース
・ドレイン領域７−１，７−２を形成する。
【０００４】次に、図３（ｂ）に示すように、酸化シリ
コンなどの絶縁膜８を例えば、ＣＶＤ法等で堆積させた
のち、異方性のドライエッチングを行なって、図３
（ｃ）に示すように、ゲート電極５ｎ，５ｐの側面に絶
縁性スペーサ９を形成する。厳密にいえば、このとき、
ゲート電極と絶縁性スペーサとでそれぞれ覆われていな
い部分のゲート酸化膜も除去されるが、熱酸化などを行
なって薄い酸化シリコン膜の形成を行なう。煩わしいの
で図３（ｃ）には、ゲート酸化膜が除去されないものと
して図示してある。以下、絶縁性スペーサの形成工程で
は同様の簡略説明を行なう。次にＮＭＯＳトランジスタ
形成領域をレジスト膜１０で覆い、ボロンなどのＰ型不
純物を例えば、イオン注入技術によって導入し、アニー
ルによって、活性化させてＰ+ 型ソース・ドレイン領域
１１−１，１１−２を形成する。次に、図４（ａ）に示
すように、ＰＭＯＳトランジスタ形成領域をレジスト膜
１２で覆い、ヒ素などのＮ型不純物を例えば、イオン注
入技術によって導入し、アニールによって、活性化させ
てＮ+ 型ソース・ドレイン領域１３−１，１３−２を形
成する。次に、図４（ｂ）に示すように、層間絶縁膜１
４を例えば、ＣＶＤ法などで堆積し、コンタクトホール
１５を形成し電極配線１６を形成する。
コンなどの絶縁膜８を例えば、ＣＶＤ法等で堆積させた
のち、異方性のドライエッチングを行なって、図３
（ｃ）に示すように、ゲート電極５ｎ，５ｐの側面に絶
縁性スペーサ９を形成する。厳密にいえば、このとき、
ゲート電極と絶縁性スペーサとでそれぞれ覆われていな
い部分のゲート酸化膜も除去されるが、熱酸化などを行
なって薄い酸化シリコン膜の形成を行なう。煩わしいの
で図３（ｃ）には、ゲート酸化膜が除去されないものと
して図示してある。以下、絶縁性スペーサの形成工程で
は同様の簡略説明を行なう。次にＮＭＯＳトランジスタ
形成領域をレジスト膜１０で覆い、ボロンなどのＰ型不
純物を例えば、イオン注入技術によって導入し、アニー
ルによって、活性化させてＰ+ 型ソース・ドレイン領域
１１−１，１１−２を形成する。次に、図４（ａ）に示
すように、ＰＭＯＳトランジスタ形成領域をレジスト膜
１２で覆い、ヒ素などのＮ型不純物を例えば、イオン注
入技術によって導入し、アニールによって、活性化させ
てＮ+ 型ソース・ドレイン領域１３−１，１３−２を形
成する。次に、図４（ｂ）に示すように、層間絶縁膜１
４を例えば、ＣＶＤ法などで堆積し、コンタクトホール
１５を形成し電極配線１６を形成する。
【０００５】この製造方法では、絶縁性スペーサの幅は
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで同じ
にする。ホットエレクトロン耐性の厳しいＮＭＯＳトラ
ンジスタを基準にして絶縁性スペーサの幅を設定せざる
を得ないので、ＰＭＯＳトランジスタとして必要な値よ
り大きくなり、ＰＭＯＳトランジスタの寄生抵抗が大き
く駆動能力が低下する。すなわち、ＮＭＯＳトランジス
タ及びＰＭＯＳトランジスタにそれぞれ最適のＬＤＤ構
造をもたせることができないという欠点がある。この欠
点をなくすため、ＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタとで絶縁性スペーサの幅を独立に設定できるＣ
ＭＯＳ半導体装置の製造方法（第２の従来例）が特開昭
６３−２４６８６５号公報に提案されている。すなわ
ち、図５（ａ）に示すように、前述と同様にしてＰ型シ
リコン基板１にＮウェル２、フィールド酸化膜３、ゲー
ト絶縁膜４、ゲート電極５ｎ、５ｐ、Ｎ- 型ソースドレ
イン領域７−１，７−２を形成する。
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで同じ
にする。ホットエレクトロン耐性の厳しいＮＭＯＳトラ
ンジスタを基準にして絶縁性スペーサの幅を設定せざる
を得ないので、ＰＭＯＳトランジスタとして必要な値よ
り大きくなり、ＰＭＯＳトランジスタの寄生抵抗が大き
く駆動能力が低下する。すなわち、ＮＭＯＳトランジス
タ及びＰＭＯＳトランジスタにそれぞれ最適のＬＤＤ構
造をもたせることができないという欠点がある。この欠
点をなくすため、ＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタとで絶縁性スペーサの幅を独立に設定できるＣ
ＭＯＳ半導体装置の製造方法（第２の従来例）が特開昭
６３−２４６８６５号公報に提案されている。すなわ
ち、図５（ａ）に示すように、前述と同様にしてＰ型シ
リコン基板１にＮウェル２、フィールド酸化膜３、ゲー
ト絶縁膜４、ゲート電極５ｎ、５ｐ、Ｎ- 型ソースドレ
イン領域７−１，７−２を形成する。
【０００６】次に、図５（ｂ）に示すように、酸化シリ
コンなどの絶縁膜８Ａを例えば、ＣＶＤ法等で堆積させ
たのち、図５（ｃ）に示すように、ＰＭＯＳトランジス
タ形成領域をレジスト膜１７で覆い、異方性のドライエ
ッチングを行ない、ゲート電極５ｎの側面に絶縁性スペ
ーサ９Ａを形成し、ヒ素などのＮ型不純物を例えば、イ
オン注入技術によって、導入し、アニールによって、Ｎ
+ 型ソース・ドレイン領域１３−１Ａ，１３−２Ａを形
成する。
コンなどの絶縁膜８Ａを例えば、ＣＶＤ法等で堆積させ
たのち、図５（ｃ）に示すように、ＰＭＯＳトランジス
タ形成領域をレジスト膜１７で覆い、異方性のドライエ
ッチングを行ない、ゲート電極５ｎの側面に絶縁性スペ
ーサ９Ａを形成し、ヒ素などのＮ型不純物を例えば、イ
オン注入技術によって、導入し、アニールによって、Ｎ
+ 型ソース・ドレイン領域１３−１Ａ，１３−２Ａを形
成する。
【０００７】次に、図６（ａ）に示すように、ＮＭＯＳ
トランジスタ形成領域をレジスト膜１８で覆ったのち異
方性と等方性との両方の特性を有する複合エッチング処
理により、図６（ｂ）に示すように、絶縁性スペーサ９
Ａより幅の狭い絶縁性スペーサ１９をゲート電極５ｐの
側面に形成する。その後、図示しないが、ＰＭＯＳトラ
ンジスタのＰ+ 型ソース・ドレイン領域を形成し、層間
絶縁膜を形成し、コンタクトホールを形成し、電極配線
を形成する。
トランジスタ形成領域をレジスト膜１８で覆ったのち異
方性と等方性との両方の特性を有する複合エッチング処
理により、図６（ｂ）に示すように、絶縁性スペーサ９
Ａより幅の狭い絶縁性スペーサ１９をゲート電極５ｐの
側面に形成する。その後、図示しないが、ＰＭＯＳトラ
ンジスタのＰ+ 型ソース・ドレイン領域を形成し、層間
絶縁膜を形成し、コンタクトホールを形成し、電極配線
を形成する。
【０００８】
【発明が解決しようとする課題】上述した第２の従来例
によれば、ＰＭＯＳトランジスタにＮＭＯＳトランジス
タより幅の狭い絶縁性スペーサを形成することができる
ので、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ
にそれぞれ最適なＬＤＤ構造をもたせることができ、Ｐ
ＭＯＳトランジスタの特性が犠牲になるという第１の従
来例の欠点はなくなるが、新たに次のような問題点が生
じる。
によれば、ＰＭＯＳトランジスタにＮＭＯＳトランジス
タより幅の狭い絶縁性スペーサを形成することができる
ので、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ
にそれぞれ最適なＬＤＤ構造をもたせることができ、Ｐ
ＭＯＳトランジスタの特性が犠牲になるという第１の従
来例の欠点はなくなるが、新たに次のような問題点が生
じる。
【０００９】ＰＭＯＳトランジスタのゲート電極５ｐの
側面に絶縁性スペーサを形成するとき、ＮＭＯＳトラン
ジスタ形成領域をレジスト膜で覆うが、目合せ誤差のた
め、例えば図６（ａ）に示すように、絶縁膜８Ａａとレ
ジスト膜１８との間にすき間が出来る。絶縁膜８Ａａと
しては、通常２酸化シリコンが用いられるので、エッチ
ン時にフィールド酸化膜３も部分的にエッチングされ、
図６（ｂ）に示すように、スリット２０が形成されてし
まい、素子分離が不十分になってしまう。逆に、図７
（ａ）に示すように、絶縁膜８Ａａとオーバーラップし
てレジスト膜が形成される場合は、フィールド酸化膜３
上に、図７（ｂ）に示すように、絶縁膜８Ａｂが残って
しまい、平坦性が悪くなり、電極配線の短絡が生じる原
因となる。
側面に絶縁性スペーサを形成するとき、ＮＭＯＳトラン
ジスタ形成領域をレジスト膜で覆うが、目合せ誤差のた
め、例えば図６（ａ）に示すように、絶縁膜８Ａａとレ
ジスト膜１８との間にすき間が出来る。絶縁膜８Ａａと
しては、通常２酸化シリコンが用いられるので、エッチ
ン時にフィールド酸化膜３も部分的にエッチングされ、
図６（ｂ）に示すように、スリット２０が形成されてし
まい、素子分離が不十分になってしまう。逆に、図７
（ａ）に示すように、絶縁膜８Ａａとオーバーラップし
てレジスト膜が形成される場合は、フィールド酸化膜３
上に、図７（ｂ）に示すように、絶縁膜８Ａｂが残って
しまい、平坦性が悪くなり、電極配線の短絡が生じる原
因となる。
【００１０】本発明の目的は、このような新たな問題点
を伴なうことなく、ＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタにそれぞれ最適のＬＤＤ構造をもたせるこ
とができるＣＭＯＳ半導体装置の製造方法を提供するこ
とにある。
を伴なうことなく、ＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタにそれぞれ最適のＬＤＤ構造をもたせるこ
とができるＣＭＯＳ半導体装置の製造方法を提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明のＣＭＯＳ半導体
装置の製造方法は、表面部にＰ型領域及びＮ型領域を有
する半導体基板を準備する工程と、前記Ｐ型領域及びＮ
型領域の表面部にそれぞれ素子分離領域を形成してＮＭ
ＯＳトランジスタ形成領域及びＰＭＯＳトランジスタ形
成領域を区画する工程と、前記ＮＭＯＳトランジスタ形
成領域及びＰＭＯＳトランジスタ形成領域の表面をそれ
ぞれゲート絶縁膜を介して横断する第１のゲート電極及
び第２のゲート電極を形成し、前記Ｐ型領域及びＮ型領
域の表面部に前記第１のゲート電極及び前記第２のゲー
ト電極とそれぞれ自己整合して各一対のＮ- 型ソース・
ドレイン領域及びＰ- 型ソース・ドレイン領域を工程
と、全面に第１の絶縁膜を堆積したのち第１の異方性エ
ッチングを行なって前記第１のゲート電極及び前記第２
のゲート電極側面にそれぞれ第１の絶縁性スペーサを形
成する工程と、前記ＰＭＯＳトランジスタ形成領域の表
面部に前記第１の絶縁性スペーサ付きの第２のゲート電
極と自己整合して一対のＰ+ 型ソース・ドレイン領域を
形成する工程と、全面に第２の絶縁膜を堆積してから第
２の異方性エッチングを行なって前記第１のゲート電極
及び第２のゲート電極にそれぞれ設けられた第１の絶縁
性スペーサに連結する第２の絶縁性スペーサを形成する
工程と、前記ＮＭＯＳトランジスタ形成領域の表面部に
前記第１の絶縁性スペーサ及び第２の絶縁性スペーサを
有する第１のゲート電極と自己整合して一対のＮ+ 型ソ
ース・ドレイン領域を形成する工程とを含むというもの
である。
装置の製造方法は、表面部にＰ型領域及びＮ型領域を有
する半導体基板を準備する工程と、前記Ｐ型領域及びＮ
型領域の表面部にそれぞれ素子分離領域を形成してＮＭ
ＯＳトランジスタ形成領域及びＰＭＯＳトランジスタ形
成領域を区画する工程と、前記ＮＭＯＳトランジスタ形
成領域及びＰＭＯＳトランジスタ形成領域の表面をそれ
ぞれゲート絶縁膜を介して横断する第１のゲート電極及
び第２のゲート電極を形成し、前記Ｐ型領域及びＮ型領
域の表面部に前記第１のゲート電極及び前記第２のゲー
ト電極とそれぞれ自己整合して各一対のＮ- 型ソース・
ドレイン領域及びＰ- 型ソース・ドレイン領域を工程
と、全面に第１の絶縁膜を堆積したのち第１の異方性エ
ッチングを行なって前記第１のゲート電極及び前記第２
のゲート電極側面にそれぞれ第１の絶縁性スペーサを形
成する工程と、前記ＰＭＯＳトランジスタ形成領域の表
面部に前記第１の絶縁性スペーサ付きの第２のゲート電
極と自己整合して一対のＰ+ 型ソース・ドレイン領域を
形成する工程と、全面に第２の絶縁膜を堆積してから第
２の異方性エッチングを行なって前記第１のゲート電極
及び第２のゲート電極にそれぞれ設けられた第１の絶縁
性スペーサに連結する第２の絶縁性スペーサを形成する
工程と、前記ＮＭＯＳトランジスタ形成領域の表面部に
前記第１の絶縁性スペーサ及び第２の絶縁性スペーサを
有する第１のゲート電極と自己整合して一対のＮ+ 型ソ
ース・ドレイン領域を形成する工程とを含むというもの
である。
【００１２】ここで、第１の絶縁膜及び第２の絶縁膜は
いずれも酸化シリコン膜とすることができる。
いずれも酸化シリコン膜とすることができる。
【００１３】また、ＮＭＯＳトランジスタ形成領域を被
覆する第１のイオン注入用マスクを設けた後第１のイオ
ン注入を利用して一対のＰ+ 型ソース・ドレイン領域を
形成し、ＰＭＯＳトランジスタ形成領域を被覆する第２
のイオン注入用マスクを設けた後第２のイオン注入を利
用して一対のＮ+ 型ソース・ドレイン領域を形成するよ
うにしてもよい。
覆する第１のイオン注入用マスクを設けた後第１のイオ
ン注入を利用して一対のＰ+ 型ソース・ドレイン領域を
形成し、ＰＭＯＳトランジスタ形成領域を被覆する第２
のイオン注入用マスクを設けた後第２のイオン注入を利
用して一対のＮ+ 型ソース・ドレイン領域を形成するよ
うにしてもよい。
【００１４】
【作用】ＰＭＯＳトランジスタのＰ+ 型ソース・ドレイ
ン領域は第１の絶縁性スペーサを利用して形成し、ＮＭ
ＯＳトランジスタのＮ+ ソース・ドレイン領域は第１，
第２の絶縁性スペーサ（複合スペーサ）を利用して形成
するので、ＰＭＯＳトランジスタのＰ- 型ソース・ドレ
イン領域の最終寸法をＮＭＯＳトランジスタのＮ- 型ソ
ース・ドレイン領域の最終寸法より小さくできる。
ン領域は第１の絶縁性スペーサを利用して形成し、ＮＭ
ＯＳトランジスタのＮ+ ソース・ドレイン領域は第１，
第２の絶縁性スペーサ（複合スペーサ）を利用して形成
するので、ＰＭＯＳトランジスタのＰ- 型ソース・ドレ
イン領域の最終寸法をＮＭＯＳトランジスタのＮ- 型ソ
ース・ドレイン領域の最終寸法より小さくできる。
【００１５】また、第１，第２の絶縁性スペーサはレジ
スト膜などのマスクを使用しないで形成される。
スト膜などのマスクを使用しないで形成される。
【００１６】
【実施例】次に本発明の一実施例について説明する。
【００１７】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１にＮウェル２を形成し、フィールド酸化膜３
（素子分離領域）を形成することによりＮＭＯＳトラン
ジスタ形成領域Ｉ及びＰＭＯＳトランジスタ形成領域Ｉ
Ｉを区画し、各領域Ｉ，ＩＩ表面にゲート酸化膜４を形
成し、各領域Ｉ，ＩＩをそれぞれ横断するゲート電極５
ｎ，５ｐを形成する。次に、ＮＭＯＳトランジスタ形成
領域Ｉを図示しないレジスト膜で覆った後イオン注入を
行ない、アニールを行なってＰ- 型ソース・ドレイン領
域７−１，７−２を形成する。同様にして、Ｎ- 型ソー
ス・ドレイン領域６−１，６−２を形成する。
コン基板１にＮウェル２を形成し、フィールド酸化膜３
（素子分離領域）を形成することによりＮＭＯＳトラン
ジスタ形成領域Ｉ及びＰＭＯＳトランジスタ形成領域Ｉ
Ｉを区画し、各領域Ｉ，ＩＩ表面にゲート酸化膜４を形
成し、各領域Ｉ，ＩＩをそれぞれ横断するゲート電極５
ｎ，５ｐを形成する。次に、ＮＭＯＳトランジスタ形成
領域Ｉを図示しないレジスト膜で覆った後イオン注入を
行ない、アニールを行なってＰ- 型ソース・ドレイン領
域７−１，７−２を形成する。同様にして、Ｎ- 型ソー
ス・ドレイン領域６−１，６−２を形成する。
【００１８】次に、図１（ｂ）に示すように、全面に厚
さ２００ｎｍの２酸化シリコン膜を絶縁膜８ＢとしてＣ
ＶＤ法により堆積する。
さ２００ｎｍの２酸化シリコン膜を絶縁膜８ＢとしてＣ
ＶＤ法により堆積する。
【００１９】次に、ＣＦ4 ガスを利用した反応性イオン
エッチングなどの異方性エッチングを行ない、図１
（ｃ）に示すように、ゲート電極５ｎ，５ｐの側面にそ
れぞれ絶縁性スペーサ９Ｂを形成する。次に、ＮＭＯＳ
トランジスタ形成領域Ｉをレジスト膜１０で覆い、ボロ
ンイオンを注入し、アニールを行ない、Ｐ+ 型ソース・
ドレイン領域１１−１Ａ，１１−２Ａを形成する。
エッチングなどの異方性エッチングを行ない、図１
（ｃ）に示すように、ゲート電極５ｎ，５ｐの側面にそ
れぞれ絶縁性スペーサ９Ｂを形成する。次に、ＮＭＯＳ
トランジスタ形成領域Ｉをレジスト膜１０で覆い、ボロ
ンイオンを注入し、アニールを行ない、Ｐ+ 型ソース・
ドレイン領域１１−１Ａ，１１−２Ａを形成する。
【００２０】次に、図２（ａ）に示すように、全面に厚
さ５０ｎｍの２酸化シリコン膜を絶縁膜２１としてＣＶ
Ｄ法により堆積する。
さ５０ｎｍの２酸化シリコン膜を絶縁膜２１としてＣＶ
Ｄ法により堆積する。
【００２１】次に、反応性イオンエッチングなどの異方
性エッチングにより、図２（ｂ）に示すように、絶縁性
スペーサ９Ｂの側面に絶縁性スペーサ２２を形成する。
次に、ＰＭＯＳトランジスタ形成領域ＩＩをレジスト膜
１２Ａで覆い、ヒ素イオン注入し、アニールを行ないＮ
+ 型ソース・ドレイン領域１３−１Ｂ，１３−２Ｂを形
成する。
性エッチングにより、図２（ｂ）に示すように、絶縁性
スペーサ９Ｂの側面に絶縁性スペーサ２２を形成する。
次に、ＰＭＯＳトランジスタ形成領域ＩＩをレジスト膜
１２Ａで覆い、ヒ素イオン注入し、アニールを行ないＮ
+ 型ソース・ドレイン領域１３−１Ｂ，１３−２Ｂを形
成する。
【００２２】次に、図２（ｃ）に示すように、層間絶縁
膜１４を堆積し、コンタクトホール１５を形成し、電極
配線１６を形成する。
膜１４を堆積し、コンタクトホール１５を形成し、電極
配線１６を形成する。
【００２３】ＮＭＯＳトランジスタ及びＰＭＯＳトラン
ジスタの低濃度ソース・ドレイン領域はそれぞれのゲー
ト電極５ｎ，５ｐと自己整合して形成され、ＰＭＯＳト
ランジスタの高濃度ソース・ドレイン領域は絶縁性スペ
ーサ９Ｂ付きのゲート電極５ｐと自己整合して形成さ
れ、ＮＭＯＳトランジスタの高濃度ソース・ドレイン領
域は複合スペーサ（９Ｂ，２２）付きのゲート電極５ｎ
と自己整合して形成される。従って、各トランジスタに
つき最適のＬＤＤ構造を実現でき、ホットキャリア耐性
と駆動能力の双方ともに優れたＣＭＯＳ半導体装置が得
られる。しかも、絶縁性スペーサ９Ｂ，２２の形成はレ
ジスト膜などのマスクを使用しないので第２の従来例で
述べた問題は発生しない。
ジスタの低濃度ソース・ドレイン領域はそれぞれのゲー
ト電極５ｎ，５ｐと自己整合して形成され、ＰＭＯＳト
ランジスタの高濃度ソース・ドレイン領域は絶縁性スペ
ーサ９Ｂ付きのゲート電極５ｐと自己整合して形成さ
れ、ＮＭＯＳトランジスタの高濃度ソース・ドレイン領
域は複合スペーサ（９Ｂ，２２）付きのゲート電極５ｎ
と自己整合して形成される。従って、各トランジスタに
つき最適のＬＤＤ構造を実現でき、ホットキャリア耐性
と駆動能力の双方ともに優れたＣＭＯＳ半導体装置が得
られる。しかも、絶縁性スペーサ９Ｂ，２２の形成はレ
ジスト膜などのマスクを使用しないので第２の従来例で
述べた問題は発生しない。
【００２４】以上、Ｎウェル方式のＣＭＯＳ半導体装置
について説明したがＰウェル方式やツインウェル方式に
も本発明を適用しうることは明らかである。
について説明したがＰウェル方式やツインウェル方式に
も本発明を適用しうることは明らかである。
【００２５】
【発明の効果】以上説明したように本発明は、ＮＭＯＳ
トランジスタ及びＰＭＯＳトランジスタのそれぞれのゲ
ート電極（第１のゲート電極、第２のゲート電極）と自
己整合して低濃度ソース・ドレイン領域を形成し、第
１，第２のゲート電極の側面に第１の絶縁性スペーサを
形成してからＰＭＯＳトランジスタのＰ+ 型ソース・ド
レイン領域を形成し、しかるのち第２の絶縁性スペーサ
を形成してからＮＭＯＳトランジスタのＮ+ 型ソース・
ドレイン領域を形成するので、ＮＭＯＳトランジスタと
ＰＭＯＳトランジスタのそれぞれに最適のＬＤＤ構造を
もたせることが可能となり、ホットエレクトロン耐性及
び電流駆動能力の双方とも優れたＣＭＯＳ半導体装置を
実現できる効果がある。しかも、第１，第２の絶縁性ス
ペーサを形成するのにレジスト膜などのマスクを使用し
ないので、目合せ誤差に基づく不具合を伴なうことがな
い。
トランジスタ及びＰＭＯＳトランジスタのそれぞれのゲ
ート電極（第１のゲート電極、第２のゲート電極）と自
己整合して低濃度ソース・ドレイン領域を形成し、第
１，第２のゲート電極の側面に第１の絶縁性スペーサを
形成してからＰＭＯＳトランジスタのＰ+ 型ソース・ド
レイン領域を形成し、しかるのち第２の絶縁性スペーサ
を形成してからＮＭＯＳトランジスタのＮ+ 型ソース・
ドレイン領域を形成するので、ＮＭＯＳトランジスタと
ＰＭＯＳトランジスタのそれぞれに最適のＬＤＤ構造を
もたせることが可能となり、ホットエレクトロン耐性及
び電流駆動能力の双方とも優れたＣＭＯＳ半導体装置を
実現できる効果がある。しかも、第１，第２の絶縁性ス
ペーサを形成するのにレジスト膜などのマスクを使用し
ないので、目合せ誤差に基づく不具合を伴なうことがな
い。
【図１】本発明の一実施例の説明のための（ａ）〜
（ｃ）に分図して示す工程順断面図である。
（ｃ）に分図して示す工程順断面図である。
【図２】図１に続いて（ａ）〜（ｃ）に分図して示す工
程順断面図である。
程順断面図である。
【図３】第１の従来例の説明のための（ａ）〜（ｃ）に
分図して示す工程順断面図である。
分図して示す工程順断面図である。
【図４】図３に続いて（ａ），（ｂ）に分図して示す工
程順断面図である。
程順断面図である。
【図５】第２の従来例の説明のための（ａ）〜（ｃ）に
分図して工程順断面図である。
分図して工程順断面図である。
【図６】図５に続いて（ａ），（ｂ）に分図して示す工
程順断面図である。
程順断面図である。
【図７】第２の従来例の問題点の説明のための（ａ），
（ｂ）に分図して示す工程順断面図である。
（ｂ）に分図して示す工程順断面図である。
１ Ｐ型シリコン基板 ２ Ｎウェル ３ フィールド酸化膜 ４ ゲート酸化膜 ５ｎ （第１の）ゲート電極 ５ｐ （第２の）ゲート電極 ６−１，６−２ Ｎ- 型ソース・ドレイン領域 ７−１，７−２ Ｐ- 型ソース・ドレイン領域 ８，８Ａ，８Ａａ，８Ａｂ，８Ｂ （第１の）絶縁膜 ９，９Ａ，９Ｂ （第１の）絶縁性スペーサ １０ レジスト膜 １１−１，１１−１Ａ，１１−２，１１−２Ａ Ｐ+
型ソース・ドレイン領域 １２，１２Ａ レジスト膜 １３−１，１３−１Ａ，１３−１Ｂ，１３−２，１３−
２Ａ，１３−２ＢＮ+ 型ソース・ドレイン領域 １４ 層間絶縁膜 １５ コンタクトホール １６ 電極配線 １７ レジスト膜 １８ レジスト膜 １９ 絶縁性スペーサ ２０ スリット ２１ （第２の）絶縁膜 ２２ （第２の）絶縁性スペーサ
型ソース・ドレイン領域 １２，１２Ａ レジスト膜 １３−１，１３−１Ａ，１３−１Ｂ，１３−２，１３−
２Ａ，１３−２ＢＮ+ 型ソース・ドレイン領域 １４ 層間絶縁膜 １５ コンタクトホール １６ 電極配線 １７ レジスト膜 １８ レジスト膜 １９ 絶縁性スペーサ ２０ スリット ２１ （第２の）絶縁膜 ２２ （第２の）絶縁性スペーサ
Claims (3)
- 【請求項１】 表面部にＰ型領域及びＮ型領域を有する
半導体基板を準備する工程と、前記Ｐ型領域及びＮ型領
域の表面部にそれぞれ素子分離領域を形成してＮＭＯＳ
トランジスタ形成領域及びＰＭＯＳトランジスタ形成領
域を区画する工程と、前記ＮＭＯＳトランジスタ形成領
域及びＰＭＯＳトランジスタ形成領域の表面をそれぞれ
ゲート絶縁膜を介して横断する第１のゲート電極及び第
２のゲート電極を形成し、前記Ｐ型領域及びＮ型領域の
表面部に前記第１のゲート電極及び前記第２のゲート電
極とそれぞれ自己整合して各一対のＮ- 型ソース・ドレ
イン領域及びＰ- 型ソース・ドレイン領域を工程と、全
面に第１の絶縁膜を堆積したのち第１の異方性エッチン
グを行なって前記第１のゲート電極及び前記第２のゲー
ト電極側面にそれぞれ第１の絶縁性スペーサを形成する
工程と、前記ＰＭＯＳトランジスタ形成領域の表面部に
前記第１の絶縁性スペーサ付きの第２のゲート電極と自
己整合して一対のＰ+ 型ソース・ドレイン領域を形成す
る工程と、全面に第２の絶縁膜を堆積してから第２の異
方性エッチングを行なって前記第１のゲート電極及び第
２のゲート電極にそれぞれ設けられた第１の絶縁性スペ
ーサに連結する第２の絶縁性スペーサを形成する工程
と、前記ＮＭＯＳトランジスタ形成領域の表面部に前記
第１の絶縁性スペーサ及び第２の絶縁性スペーサを有す
る第１のゲート電極と自己整合して一対のＮ+ 型ソース
・ドレイン領域を形成する工程とを含むことを特徴とす
るＣＭＯＳ半導体装置の製造方法。 - 【請求項２】 第１の絶縁膜及び第２の絶縁膜がいずれ
も酸化シリコン膜である請求項１記載のＣＭＯＳ半導体
装置の製造方法。 - 【請求項３】 ＮＭＯＳトランジスタ形成領域を被覆す
る第１のイオン注入用マスクを設けた後第１のイオン注
入を利用して一対のＰ+ 型ソース・ドレイン領域を形成
し、ＰＭＯＳトランジスタ形成領域を被覆する第２のイ
オン注入用マスクを設けた後第２のイオン注入を利用し
て一対のＮ+ 型ソース・ドレイン領域を形成する請求項
１又は２記載のＣＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124968A JPH08321557A (ja) | 1995-05-24 | 1995-05-24 | Ｃｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124968A JPH08321557A (ja) | 1995-05-24 | 1995-05-24 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321557A true JPH08321557A (ja) | 1996-12-03 |
Family
ID=14898682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7124968A Pending JPH08321557A (ja) | 1995-05-24 | 1995-05-24 | Ｃｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321557A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175136B1 (en) | 1997-03-14 | 2001-01-16 | Nec Corporation | Method of forming CMOS device with improved lightly doped drain structure |
| KR100336768B1 (ko) * | 1999-11-03 | 2002-05-16 | 박종섭 | 반도체 장치 제조방법 |
| US6667206B2 (en) | 2000-09-01 | 2003-12-23 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318662A (ja) * | 1986-07-11 | 1988-01-26 | Yamaha Corp | 集積回路装置 |
| JPH01283956A (ja) * | 1988-05-11 | 1989-11-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH04218925A (ja) * | 1990-04-03 | 1992-08-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0669439A (ja) * | 1992-08-22 | 1994-03-11 | Nec Corp | Ｃｍｏｓ半導体装置の製造方法 |
| JPH06216151A (ja) * | 1993-01-14 | 1994-08-05 | Sony Corp | 半導体装置及びその製造方法 |
-
1995
- 1995-05-24 JP JP7124968A patent/JPH08321557A/ja active Pending
Patent Citations (5)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980728 |