KR20010093055A - 반도체장치의 제조방법 및 반도체장치 - Google Patents

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KR20010093055A
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요시노카즈히코
시모무라나라카즈
히키다사토시
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마찌다 가쯔히꼬
샤프 가부시키가이샤
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Abstract

본 발명은 (a) CMOS 회로 형성용 반도체 기판상의 N 채널 및 P 채널 트랜지스터 형성 영역에 게이트 전극을 형성하며, (b) 게이트 전극 측벽에 사이드 월 스페이서를 형성하며, (c) 상기 P 채널 트랜지스터 형성 영역을 레지스트로 피복하여, 상기 레지스트, 게이트 전극 및 사이드 월 스페이서를 마스크로서 사용하여 상기 N 채널 트랜지스터 형성 영역에 이온 주입에 의해 소스 / 드레인 영역을 형성하며, (d) 상기 N 채널 트랜지스터 형성 영역에서의 게이트 전극의 사이드 월 스페이서의 일부를 제거하며, (e) 상기 레지스트, 게이트 전극 및 얻어진 사이드 월 스페이서를 마스크로서 사용하여 N 채널 트랜지스터 형성 영역에 이온주입에 의해 LDD 영역을 형성하며, (f) 상기 레지스트를 제거하며, (g) 상기 N 채널 트랜지스터 형성 영역을 레지스트로 피복하여, 상기 레지스트, 게이트전극 및 사이드 월 스페이서를 마스크로서 사용하여 상기 P 채널 트랜지스터 형성 영역에 이온 주입에 의해 소스 / 드레인 영역을 형성하며, (h) 상기 P 채널 트랜지스터 형성 영역에서의 게이트 전극의 사이드 월 스페이서의 일부를 제거하며, (i) 상기 레지스트, 게이트 전극 및 얻어진 사이드 월 스페이서를 마스크로서 사용하여 P 채널 트랜지스터 형성 영역에 이온주입에 의해 LDD 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법 및 이에 의해 제조된 반도체장치에 관한 것이다.

Description

반도체장치의 제조방법 및 반도체장치{PROCESS FOR PRODUCING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치의 제조방법 및 반도체장치에 관한 것으로, 보다 상세하게는, 핫 캐리어 내성이 뛰어 나며, 단채널 효과가 억제된 반도체장치의 제조방법 및 반도체장치에 관한 것이다.
종래의 M0S형 트랜지스터는, 일반적으로, 핫 캐리어 내성을 향상시키기 위하여 LDD (Lightly Doped Drain)영역을 가지며, LDD 영역과 채널영역과의 사이에 소스/드레인 영역과는 다른 도전형의 불순물층(이하, '포켓층'이라 한다)을 갖는 구조를 이용하고 있다.
이하에서, LDD 영역과 포켓층을 갖는 CMOS 트랜지스터의 제조방법을 설명한다.
도4(a)에 도시한 바와 같이, 소자 분리 영역(22)을 갖는 반도체 기판(21)상에 Vth 조정을 위한 도전성 이온 주입을 한 후, RCA 세정 등의 전처리를 한다. 그 다음, 열산화에 의해 형성된 게이트 절연막(23)을 형성하며, 그 위에 폴리실리콘막을 퇴적한다. 폴리 실리콘막은 바람직한 형상으로 패턴화되어 게이트 전극(24) 및 배선부(도시하지 않음)를 형성한다.
도4(b)에 나타낸 바와 같이, P 채널 트랜지스터 형성 영역을 레지스트(25)에 의해 피복하고, N 채널 트랜지스터 형성 영역에, 기판표면에 대하여 법선방향에서(이하, 0°라 한다) N 형 불순물의 이온주입을 하여, LDD 영역(26)을 형성한다.또한, 법선방향에서 30∼40°의 주입각도(이하, 30∼40°라 한다)로 P형 불순물을 이온주입하여, 포켓층(27)을 형성한다.
도4(c)에 도시한 바와 같이, 레지스트(25)를 제거한 후, N 채널 트랜지스터 형성 영역을 레지스트(28)에 의해 피복한 뒤, P 채널 트랜지스터 형성 영역에, 상기와 같은 LDD 영역(29) 및 포켓층(30)을 형성한다.
도4(d)에 도시한 바와 같이, 얻어진 반도체 기판(21)상에 HTO (High Temperature Oxide)막을 퇴적하여, 전면 에치백하는 것에 의해, 게이트전극(24)의 측벽에 사이드 월 스페이서(31)를 형성한다.
도4(e)에 도시한 바와 같이, P 채널 트랜지스터 형성 영역을 레지스트(32)에 의해 피복한 후, N 채널 트랜지스터 형성 영역에, 7°의 주입각도로 N형 불순물의 이온주입을 하여, 고농도의 소스/드레인 영역(33)을 형성한다.
도4(f)에 도시한 바와 같이, N 채널 트랜지스터 형성 영역을 레지스트(34)에 의해 피복한 후, 상기와 같이 고농도의 소스/드레인 영역(34)을 형성한다.
그 후, 공지의 방법에 의해 열처리를 하여 N형 및 P형 불순물을 활성화하며, 층간 절연막, 콘택트 홀, 배선패턴을 형성하여 반도체장치를 완성한다.
이하에서, LDD 영역과 포켓층을 갖는 CMOS 트랜지스터를 제조하는 다른 방법에 대하여 설명한다.
도5(a)에 도시한 바와 같이, 반도체 기판(40)상에 게이트 전극(41)을 형성한 뒤, P 채널 트랜지스터 형성 영역을 레지스트(도시하지 않음)로 피복하며, N 채널 트랜지스터 형성 영역에서는, 게이트 전극(41) 주변에만 개구를 갖는 레지스트(42)를 형성한다. 이 레지스트(42)와 게이트전극(41)을 마스크로서 사용하여, P 형 불순물의 경사 이온 주입을 하여, 게이트 전극(41) 단부 바로 아래로부터 주변에 걸쳐서 포켓층(43)을 형성한다.
레지스트(42)를 제거하여, P 채널 트랜지스터 형성 영역을 피복하는 레지스트(도시하지 않음)를 형성한 후, 도5(b)에 도시한 바와 같이, 0°로 N형 불순물을 이온 주입하여 고농도 소스/드레인 영역(44)을 형성한다. 이때, N형 불순물이, 포켓층(43)의 일부에도 주입되지만, N형 불순물이 주입된 영역은, N형 및 P형의 불순물이 보상하여 있어, 저농도의 N형 영역, 즉 LDD 영역(45)으로 된다.
또한, P 채널 트랜지스터 형성 영역에도, 상기와 같이 레지스트를 사용하여, 포켓층, 고농도 소스/드레인 영역 및 LDD 영역을 형성한다.
상술한 종래의 반도체장치의 제조방법에 의하면, 어느 제조방법에 있어서도, 게이트 전극을 형성한 후, LDD영역, 포켓층 및 고농도 소스/드레인 영역을 형성하기 위하여, N 채널 트랜지스터 형성 영역과 P 채널 트랜지스터 형성 영역을, 각각 2회씩 레지스트로 피복해야 하며, 따라서 모두 4회의 포토 마스크 공정이 필요하게 되어, 제조 공정이 번잡하게 된다.
또한, 특히 후자의 경우에는, N 형 불순물과 P 형 불순물을 보상시키는 것에 의해 LDD 영역을 형성하기 때문에, 미리 설정된 도즈로 이온 주입하는 것에 의해 LDD 영역을 형성하는 방법에 비하여, LDD 영역의 불순물 농도를 제어하기가 곤란한 문제도 있다.
본 발명은 상기 과제에 비추어, LDD영역, 포켓층 및 고농도 소스/드레인 영역을, 최소한의 제조 공정수로 제조할 수 있는 반도체 장치의 제조방법, 및 이러한 방법에 의해 형성되는 반도체장치를 제공하는 것을 목적으로 한다.
도1(a) 내지 도1(e) 및 도2(f) 내지 도2(i)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 제조공정을 나타내는 개략 단면도이다.
도3(a) 내지 도3(c)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 다른 제조공정을 나타내는 개략 단면도이다.
도4(a) 내지 도4(f)는 종래의 반도체 장치의 제조방법을 나타내는 제조 공정도이다.
도5(a) 및 도5(b)는 종래의 다른 반도체장치의 제조방법을 나타내는 제조 공정도이다.
도면 부호의 설명
1 반도체 기판 2 소자분리영역
3 게이트 절연막 4 게이트전극
5 사이드 월 하층막 6 사이드 월 상층막
7 사이드 월 스페이서 8, 12 레지스트
9, 13 소스/드레인 영역 10, 14 LDD 영역
11, 15 포켓층
본 발명에 의하면,
(a) CMOS 회로 형성용 반도체 기판상의 N 채널 및 P 채널 트랜지스터 형성 영역에 게이트 전극을 형성하며,
(b) 게이트 전극 측벽에 사이드 월 스페이서를 형성하며,
(c) 상기 P 채널 트랜지스터 형성 영역을 레지스트로 피복하고, 상기 레지스트, 게이트 전극 및 사이드 월 스페이서를 마스크로서 사용하여 상기 N 채널 트랜지스터 형성 영역에 이온주입에 의해 소스/드레인 영역을 형성하며,
(d) 상기 N 채널 트랜지스터 형성 영역에서의 게이트 전극의 사이드 월 스페이서의 일부를 제거하며,
(e) 상기 레지스트, 게이트 전극 및 얻어진 사이드 월 스페이서를 마스크로서 사용하여 N 채널 트랜지스터 형성 영역에 이온주입에 의해 LDD 영역을 형성하며,
(f) 상기 레지스트를 제거하여,
(g) 상기 N 채널 트랜지스터 형성 영역을 레지스트로 피복하고, 상기 레지스트, 게이트 전극 및 사이드 월 스페이서를 마스크로서 사용하여 상기 P 채널 트랜지스터 형성 영역에 이온주입에 의해 소스/드레인 영역을 형성하며,
(h) 상기 P 채널 트랜지스터 형성 영역에서의 게이트 전극의 사이드 월 스페이서의 일부를 제거하고,
(i) 상기 레지스트, 게이트 전극 및 얻어진 사이드 월 스페이서를 마스크로서 사용하여 P 채널 트랜지스터 형성 영역에 이온주입에 의해 LDD 영역을 형성하는 반도체 장치의 제조방법이 제공된다.
또한, 본 발명에 의해, 상기의 방법에 의해 형성된 반도체 장치가 제공된다.
발명의 실시의 형태
본 발명의 반도체 장치의 제조 방법에 의하면, 우선, 공정(a)에 있어서, CMOS 회로 형성용 반도체 기판상의 N 채널 및 P 채널 트랜지스터 형성 영역에 게이트 전극을 형성한다.
본 발명에 있어서 사용될 수 있는 CMOS 회로 형성용 반도체 기판으로는, 통상, 반도체장치를 제조할 수 있는 반도체 기판으로서, 특별히 한정되는 것은 아니고, 실리콘, 게르마늄 등의 원소 반도체, GaAs, InGaAs 등의 화합물 반도체 등에 의한 기판을 들 수 있다. 그 중에서도 특히 실리콘 기판이 바람직하다. 반도체 기판은, 적당한 저항을 주기 위해서 P형 또는 N형의 불순물이 도핑되어 있을 수 있고, 형성하고자 하는 반도체 장치의 특성 등을 고려하여, 역치조정을 위한 불순물이 도핑되어 있을 수 있다. 또한, N 형 또는 P 형의 불순물 확산층(웰)이 1개 또는 복수개 형성되어 있을 수 있다. 또한, 반도체 기판에는, LOCOS막, 트렌치 소자 분리막 등에 의해 소자 분리 영역; 트랜지스터, 커패시터, 저항 등의 다른 소자 및 이들에 의한 회로; 층간절연막, 게이트 절연막 등의 절연막; 배선층 등이 형성되어있을 수 있다.
게이트 전극은, 통상의 전극재료에 의해 형성된 것으로서, 그 재료는 특히 한정된 것이 아니며, 예컨대, 폴리실리콘; 금속(알루미늄, 금, 동, 은, 텅스텐, 탄탈, 티탄, 및 코발트등); 실리사이드(텅스텐 실리사이드 등) 또는 그것들의 적층막(예컨대, 폴리실리콘과 텅스텐 실리사이드등) 등을 들 수 있다. 게이트 전극의 막두께는, 예컨대, 100∼500 nm 정도를 들 수 있다. 게이트 전극은, 반도체 기판상의 전면에 상기 전극 재료를, 스퍼터링법, 진공증착법, CVD법, EB 법등에 의해 형성한 뒤, 포토 리소그래피 및 에칭공정에 의해서 소망의 형상으로 패턴화함으로써 형성할 수 있다.
공정(b)에 있어서, 게이트 전극 측벽에 사이드 월 스페이서를 형성한다. 사이드 월 스페이서는, 게이트 전극을 포함하는 반도체 기판상의 전면에 절연막을 형성한 후, 에치 백하는 것에 의해 형성할 수 있다.
사이드 월 스페이서를 형성하기 위한 절연막은, 실리콘 산화막 [예컨대, 고온 산화막(HTO막), 열 산화막, 저온 산화막(LTO막)], 및 실리콘 질화막 등의 단층막으로 형성해도 좋지만, 이것들의 적층막으로 형성하는 것이 바람직하다. 그 중에서도 특히, 재료 또는 재질이 다른 2종의 적층막으로 형성되는 것이 바람직하다. 예컨대, 실리콘 산화막(고온 산화막 또는 열산화막) 또는 실리콘 질화막으로 이루어지는 하층막과, 실리콘 산화막(고온산화막 또는 저온산화막)으로 부터의 상층막의 적층막을 들 수 있으며, 특히, 하층막이 고온 산화막으로 형성되는 것이 보다 바람직하다. 이들의 결합으로서, 소망의 에칭법, 예컨대, RIE, 등방성 플라즈마 에칭 등의 드라이 에칭, 산, 알칼리 또는 이들의 혼합물을 사용하는 웨트 에칭에 의해서, 상층막의 에칭속도가 하층막 보다 커지는 것과 같은 결합, 예컨대, 상층막/하층막의 선택비가 약 5이상, 보다 바람직하게는 5∼15 정도의 범위가 되는 결합이 바람직하다. 구체적으로는, LTO막/HTO막, HTO막/열산화막, HTO막/실리콘 질화막 등을 들 수 있다. 또한, 절연막의 막두께는, 예컨대, 50∼400 nm 정도가 될 수 있다.
HTO 막은, 예컨대, 감압 CVD 법에 의해 성장온도 800∼850℃ 정도의 온도범위, 원료가스로서 SiH4, N2O 등을 사용하여 형성할 수 있다. 또한, LTO 막은, 성장온도 350∼450℃ 정도의 온도범위, 원료가스로서 TEOS (테트라에틸오르토실리케이트)를 사용하여, 압력을 수십 Torr 정도로서 형성할 수 있다. 또한, 열산화막은, 700∼850℃ 정도의 온도범위, 원료가스로서 NH3, SiH4Cl2등을 사용하여, 압력을 감압 상태로 형성할 수 있다.
공정(c)에 있어서, P 채널 트랜지스터 형성 영역을 레지스트로 피복하여, 상기 레지스트, 게이트 전극 및 사이드 월 스페이서를 마스크로서 사용하여 N 채널 트랜지스터 형성 영역에 이온주입에 의해 소스/드레인 영역을 형성한다. P 채널 트랜지스터 형성 영역을 레지스트로 피복하는 것은, 공지의 방법, 포토리소그래피 및 에칭공정에 의해 할 수 있다.
이온주입은, 예컨대, 비소, 인등의 N형 불순물을, 2.0×1015∼4.0×1015이온/cm2정도의 도즈, 40∼50 keV 정도의 주입에너지로 할 수 있다. 이온주입은, 기판표면에 대하여 법선 방향에서 하는 것이 바람직하다.
이러한 과정에 의해, N채널 트랜지스터 형성 영역에만, 불순물농도 2.0× 1020∼4.0× 1020이온/cm3정도의 고농도의 소스/드레인 영역을 형성할 수 있다.
공정(d)에 있어서, N 채널 트랜지스터 형성 영역에서의 게이트 전극의 사이드 월 스페이서의 일부를 제거한다. 또, 사이드 월 스페이서의 일부 제거는, 상기의 공정(c)에 있어서 형성한 P 채널 트랜지스터 형성 영역을 피복한 레지스트가 존재하는 상태로 되게 한다.
여기서의 일부 제거란, 사이드 월 스페이서를 완전히 제거하지 않고서, 게이트 전극 측벽상의 사이드 월 스페이서의 막 두께를 박막으로 하는 것을 의미한다. 이러한 박막화는, 채널영역과 고농도 소스/드레인 영역과의 사이에 형성되는 LDD 영역이 그 기능을 충분히 다할 수 있도록 하는 정도의 막두께를 제거하도록 하는 것이 바람직하다. 구체적으로는, 등방성 플라즈마 에칭 등의 드라이 에칭 또는 웨트 에칭 등에 의해 할 수 있다. 그 중에서도 특히, 사이드 월 스페이서를 구성하는 막의 종류에 의존적이나, 웨트 에칭법이 바람직하다.
또한, 상기한 바와 같이, 사이드 월 스페이서가 다른 재료 또는 재질의 2층 구조의 적층막에 의해 형성되어 있는 경우에는, 상층막을 거의 완전히 제거하여, 하층막 중, 게이트 전극의 측벽상에 배치되어 있는 부분만을 남기도록 제거하는 것이 바람직하다. 예컨대, 상기의 절연막의 조합의 경우에는, 버퍼화된 HF(불화수소와 불화 암모늄과의 혼합액)에 의한 웨트 에칭이 바람직하다. 이러한 방법에 의하면, 사이드 월 스페이서의 일부 제거시 게이트 절연막의 에칭 데미지를 방지할 수 있다.
공정(e)에 있어서, P채널 트랜지스터 형성 영역을 피복한 레지스트, 게이트 전극 및 공정(d)에 있어서 일부 제거하여 잔존한 사이드 월 스페이서를 마스크로서 사용하여, N 채널 트랜지스터 형성 영역에 이온주입에 의해 LDD 영역을 형성한다.
이온주입은, 예컨대, 비소, 인등의 N형 불순물을, 2.0×1013∼ 6.0×1013이온/cm2정도의 도즈, 30∼35 keV 정도의 주입 에너지로 할 수 있으며, 주입방향은, 기판 표면에 대한 법선 방향으로 하는 것이 바람직하다.
이것에 의해, N 채널 트랜지스터 형성 영역에만, 고농도 소스/드레인 영역과 채널 영역과의 사이에, 불순물 농도 2.0×1018∼6.0×1018이온/cm3정도의 LDD 영역을 형성할 수 있다.
공정(f)에 있어서, P 채널 트랜지스터 형성 영역을 피복하는 레지스트를 제거한다. 레지스트는, 공지의 방법, 예컨대, 소망의 용액을 사용한 웨트 에칭에 의해 제거할 수 있다.
공정(g)∼공정(i)은, P 채널 트랜지스터의 소스/드레인 영역을 위한 이온주입이, 예컨대, 붕소 또는49BF2+을 이용하고, 도즈 1.0×1015∼3.0×1015이온/cm2정도, 주입 에너지30∼40 keV정도, LDD 영역을 위한 이온주입이, 예컨대, 붕소 또는49BF2+을 이용하고, 도즈 1.0×1013∼3.0×1013이온/cm2정도, 30∼35 keV 정도로 하는 이외는, 실질적으로 공정(c)∼(e)와 동일하게 할 수 있다.
또, 공정(g)∼공정(i) 또는 공정(c)∼(e) 중 어느 공정을 먼저 행하더라도 좋다. 또한, 공정(i)를 수행한 후에, 공정(f)와 같이, 레지스트를 제거하는 것이 바람직하다.
본 발명에 있어서는, 상기 공정(e)에 있어서, P 형의 불순물을 이온주입하여 LDD 영역과 채널 영역 사이에 포켓층을 형성하여도 좋다.
예컨대, LDD 영역을 위한 이온주입을 하기 전 또는 뒤(후)에, 붕소 또는49BF2+을 이용하고, 도즈 6.0×1012∼8.0×1012이온/cm2정도, 주입 에너지 50∼60 keV 정도, 기판 표면에 대하여 법선방향에서 30∼40°의 주입 각도로 포켓층을 위한 이온주입을 행한다. 이러한 과정에 의해, LDD영역과 채널 영역 사이에, 불순물 농도 6.0×1017∼8.0×1017이온/cm3정도의 포켓층을 형성할 수 있다.
또한, 공정(i)에 있어서도, 비소 또는 인을 이용하고, 도즈 1.0×1012∼2.0×1012이온/cm2정도, 주입 에너지 150∼160 keV 정도로 이온 주입하는 것을 제외하고는, 실질적으로 공정(e)과 같이 포켓층을 형성할 수 있다.
또한, 본 발명에 있어서는, 상기 각 공정의 전, 중, 후에, 열처리에 의해서 N형 및 P형 불순물영역의 활성화를 행할 수 있고, 층간 절연막의 형성, 리플로우 공정이나 CMP (Chemical Mechanical Polishing)법에 의한 절연막의 평탄화, 콘택트 홀의 형성, 배선의 형성 등, 통상의 반도체 장치를 완성시키는 공정을 임의로 할 수 있다.
이하에서, 본 발명에 따른 반도체 장치의 제조방법을 도면에 따라 설명한다.
실시예 1
도1(a)에 도시한 바와 같이, 소자 분리 영역(2)을 갖는 반도체 기판상의 활성 영역에, Vth(역치)의 조정을 위한 이온주입(예컨대, 이온종은11B+, 주입에너지는 20keV, 도즈는 10× 1012이온/cm2, 주입각도 7°)한 후, 1∼20 nm 정도의 게이트 절연막(3)을 형성한다. 이 위에, 폴리실리콘막을 100∼200nm 정도 퇴적하여, 포토 마스크 공정을 행하여 게이트 전극(4)을 형성한다.
다음에, 도1(b)에 도시한 바와 같이, 후술하는 사이드 월 스페이서 제거 공정에서 에칭 스토퍼로 되는 사이드 월 하층막(5)을 10∼20 nm 정도 퇴적하고, 그 위에 사이드 월 상층막(6)을 50∼150 nm 정도 퇴적시킨다.
여기서, 사이드 월 상층막/사이드 월 하층막으로서는, LTO 막(저온 산화막) / HTO 막(고온 산화막)을 들 수 있다. LTO막(저온 산화막)은 성장온도 350∼400℃, 원료가스로서 TEOS (테트라에틸올소실리케이트)를 사용하며, 압력은 수십 Torr에서 형성한다. 또한, HTO 막은, 감압 CVD 법에 의해, 성장온도 800∼850℃, 원료가스로서 SiH4, N2O를 사용하여 형성한다.
계속해서, 도1(c)에 도시한 바와같이, 사이드 월 상층막/사이드 월 하층막을 에치 백하여, 게이트 전극(4)의 측벽에 사이드 월 스페이서(7)를 형성한다.
이어서, 도1(d)에 도시한 바와 같이, P 채널 트랜지스터 형성 영역을 레지스트(8)에 의해서 선택적으로 피복하고, N 채널 트랜지스터 형성 영역에 N형 불순물의 이온주입(예컨대 이온종은75As+, 주입에너지 40∼50 keV, 도즈는 2.0×1015∼4.0×1015이온/cm2, 주입각도는 7°)을 하여, 고농도의 소스/드레인(9)을 형성한다.
그 후, 도1(e)에 도시한 바와 같이, 레지스트(8)가 존재하는 상태로, 예컨대, 버퍼화된 HF(불산과 불화암모늄의 혼합액)에 의한 웨트 에칭에 의해서, 게이트 전극(4)의 측벽상의 사이드 월 스페이서(7)에 있어서의 사이드 월 하층막(5)의 일부만을 남겨, 사이드 월 스페이서(7)를 제거한다. 여기서, 사이드 월 스페이서(7)의 제거에 있어서 웨트 에칭을 사용하는 것은, 게이트 절연막의 에칭 데미지를 방지하기 위한 것으로서, 이는 사이드 월 하층막(5)을 에칭 스토퍼로서 기능시키기 때문이다.
계속해서, 도2(f)에 도시한 바와 같이, 레지스트(8), 게이트전극(4) 및 사이드 월 스페이서(7)를 마스크로서 이용하고, N형 불순물의 이온주입(예컨대, 이온종은31P+, 주입 에너지 30∼35 keV, 도즈는 2.0×1013∼6.0×1013이온/cm2, 주입각도는 수직방향)을 하여, LDD 영역(10)을 형성한다.
또한, P형 불순물의 이온주입(예컨대, 이온종은11B+, 주입 에너지 50∼60 keV, 도즈는 6.0×1012∼8.0×1012이온/cm2, 주입각도는 30∼40°)을 하여, 포켓층(11)을 형성한다.
그 후, 도2(g)에 도시한 바와 같이, 레지스트(8)를 제거한 후, N 채널 트랜지스터 형성 영역을 레지스트(12)에 의해서 선택적으로 피복하고, P 채널 트랜지스터 형성 영역에 P형 불순물의 이온주입(예컨대, 이온종은49BF2+, 주입에너지30∼40 keV, 도즈는 1.0x 1015∼3.0 x 1015이온/cm2, 주입각도는 7°)을 하여, 고농도의 소스/드레인 영역(13)을 형성한다.
계속하여, 도2(h)에 도시한 바와 같이, 상기와 같은 방법에 의해 게이트 전극(4)의 측벽상의 사이드 월 스페이서(7)에 있어서의 사이드 월 하층막(5)의 일부만을 남겨, 사이드 월 스페이서(7)를 제거하고, P형 불순물의 이온주입(예컨대, 이온종은49BF2+, 주입에너지 30∼35 keV, 도즈는 1.0×1013∼4.0×1013이온/cm2, 주입각도는 0°)을 하여, LDD 영역(14)을 형성한다.
또한, P형 불순물을 이온주입(예컨대, 이온종은31P+, 주입에너지 150∼155 keV, 도즈는 1.0×1013∼2.0×1013이온/cm2, 주입각도는 30∼40°)을 하여, 포켓층(15)을 형성한다.
다음에, 도2(i)에 도시한 바와 같이, 레지스트(12)를 제거하여, 열처리에 의해서 N 형 및 P 형 불순물 주입 영역의 활성화를 한다.
또한, 공지의 방법에 의해, 층간 절연막으로서, 붕소와 인을 포함한 SiO2막을, 막두께 600∼900 nm정도, CVD 법에 의해서 퇴적하고, CMP 법에 의해 평탄화하며, 콘택트 홀 및 배선패턴을 형성하여, 반도체 장치를 완성한다.
상기 실시예에 의하면, 트랜지스터의 소스/드레인 영역, LDD 영역 및 포켓층을 형성하기 위해서, P 및 N 채널 트랜지스터 형성 영역을 피복하기 위한 포토 공정을 각각 1회씩 필요로 할 뿐이다. 따라서, 프로세스의 공정수를 감소시켜, 제조비용을 절감할 수가 있음과 동시에, 턴 어라운드 타임(TAT)을 단축할 수 있다. 또한, 포토공정의 삭감에 의해, 포토공정으로 인한 제품 비율의 저하나 소자특성의 열등화를 방지할 수 있다.
실시예 2
도1(a)∼도1(e)에 도시한 바와 같이, 반도체 기판(1) 상에 게이트전극(4)을 형성하여, N 채널 트랜지스터 형성 영역에, 사이드 월 하층막(5)에 의한 사이드 월 스페이서 및 고농도의 소스/드레인 영역(9)을 형성한다.
그 후, 도3(a)에 도시한 바와 같이, N형 불순물의 이온주입(예컨대, 이온종은31P+, 주입에너지 30∼35 keV, 도즈는 2.0×1013∼6.0×1013이온/cm2, 주입각도는 0°)을 하여, LDD 영역(10)을 형성한다.
계속해서, 도3(b)에 도시한 바와 같이, 레지스트(8)를 제거한 후, N 채널 트랜지스터 형성 영역을 레지스트(12)로 피복하여, P 채널 트랜지스터 형성 영역과 같이 고농도의 소스/드레인영역(13) 및 LDD 영역(14)을 형성한다.
다음에, 도3(c)에 도시한 바와 같이, 레지스트(12)를 제거하여, 열처리에 의해서 N형 및 P 형 불순물 주입 영역을 활성화한다.
그 후, 상기와 같이 층간 절연막, 콘택트 홀 및 배선 패턴을 형성하여, 반도체 장치를 완성한다.
상기 실시예에 의하면, 트랜지스터의 소스/드레인 영역, LDD 영역을 형성하기 위해서, P 및 N 채널 트랜지스터 형성 영역을 피복하기 위한 포토 공정을 각각 1회씩 필요로 할 뿐이다. 따라서, 프로세스의 공정수의 삭감하여, 제조 비용을 절감할 수가 있음과 동시에, 턴 어라운드 타임(TAT)을 단축할 수 있다. 더구나, 포토공정의 삭감에 의해, 포토공정에서 기인하는 제품 비율의 저하나 소자특성의 열등화를 방지할 수 있다.
본 발명에 의하면, P 및 N 채널 트랜지스터 형성 영역을 피복하기 위한 포토 공정을 각각 1회씩 행함으로써, P 및 N 채널 트랜지스터의 소스/드레인 영역 및 LDD 영역을 형성할 수 있다. 따라서, 프로세스의 공정수를 감소시켜, 제조비용을 절감할 수가 있음과 동시에, 턴 어라운드 타임(TAT)을 단축할 수 있다. 또한, 포토공정의 삭감에 의해, 포토공정에 기인하는 제품 비율의 저하나 소자특성의 열등화를 방지할 수 있다.
공정(e)에 있어서, P 형의 불순물을 이온 주입하여 LDD 영역과 채널영역과의 사이에 포켓층을 형성하며, 공정(i)에 있어서, N 형의 불순물을 이온주입하여 LDD 영역과 채널영역 사이에 포켓층을 형성하는 경우에는, P 및 N 채널 트랜지스터 형성 영역을 피복하기 위한 포토공정을 각각 1회씩 행함으로써, LDD 영역과, 고농도 소스/드레인 영역과, 포켓영역을 형성할 수 있어, 상기와 같이, 제조 비용의 절감 및 TAT의 단축을 꾀할 수 있다.
또한, 공정(b)에 있어서, 사이드 월 스페이서를, 고온산화막, 열산화막 또는 실리콘 질화막으로 이루어지는 하층막과, 고온 산화막 또는 저온 산화막으로 이루어지는 상층막과의 적층막으로 형성되는 경우, 특히, 공정(d) 및 (h)에 있어서, 상층막/하층막의 선택비가 5∼15가 되는 웨트 에칭법에 의해서 상층막을 거의 완전히 제거하는 것 보다 사이드 월 스페이서의 일부를 제거하는 경우에, 게이트 절연막의 데미지를 최소한으로 낮출 수 있어, 제품 비율의 저하나 소자특성의 열등화를 보다 방지할 수가 있다.
또한, 본 발명에 의하면, 신뢰성이 높고, 적은 비용으로 반도체장치를 제공할 수 있다.

Claims (6)

  1. (a) CMOS 회로 형성용 반도체 기판상의 N 채널 및 P 채널 트랜지스터 형성 영역에 게이트 전극을 형성하며,
    (b) 게이트 전극 측벽에 사이드 월 스페이서를 형성하며,
    (c) 상기 P 채널 트랜지스터 형성 영역을 레지스트로 피복하여, 상기 레지스트, 게이트 전극 및 사이드 월 스페이서를 마스크로서 사용하여 상기 N 채널 트랜지스터 형성 영역에 이온 주입에 의해 소스 / 드레인 영역을 형성하며,
    (d) 상기 N 채널 트랜지스터 형성 영역에서의 게이트 전극의 사이드 월 스페이서의 일부를 제거하며,
    (e) 상기 레지스트, 게이트 전극 및 얻어진 사이드 월 스페이서를 마스크로서 사용하여 N 채널 트랜지스터 형성 영역에 이온주입에 의해 LDD 영역을 형성하며,
    (f) 상기 레지스트를 제거하며,
    (g) 상기 N 채널 트랜지스터 형성 영역을 레지스트로 피복하여, 상기 레지스트, 게이트전극 및 사이드 월 스페이서를 마스크로서 사용하여 상기 P 채널 트랜지스터 형성 영역에 이온 주입에 의해 소스 / 드레인 영역을 형성하며,
    (h) 상기 P 채널 트랜지스터 형성 영역에서의 게이트 전극의 사이드 월 스페이서의 일부를 제거하며,
    (i) 상기 레지스트, 게이트 전극 및 얻어진 사이드 월 스페이서를 마스크로서 사용하여 P 채널 트랜지스터 형성 영역에 이온주입에 의해 LDD 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서, 공정(e)에서, P 형의 불순물을 이온주입하여 LDD 영역과 채널 영역과의 사이에 포켓층을 형성하며, 공정(i)에 있어서, N 형의 불순물을 이온주입하여 LDD 영역과 채널 영역과의 사이에 포켓층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1 항 또는 제 2 항에서, 공정(b)에 있어서, 사이드 월 스페이서를 재료 또는 재질이 다른 하층막과 상층막의 적층막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서, 하층막이, 고온 산화막, 열 산화막 또는 실리콘 산화막으로부터인 고온 산화막으로 이루어지고, 상층막이, 고온 산화막 또는 저온 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 3 항 또는 제 4항에 있어서, 공정(d) 및 (h)에서, 하층막에 대한 상층막의 선택비가 5 내지 15인 웨트 에칭법에 의해 상층막을 실질적으로 완전히 제거함으로써 사이드 월 스페이서의 일부를 제거하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 1 항 내지 제 5 항 중 어느 하나에 의해 형성되는 반도체장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026313A (ja) * 2000-07-06 2002-01-25 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2004014941A (ja) * 2002-06-10 2004-01-15 Nec Corp 半導体装置、これを用いた回路、および半導体装置の製造方法
JP4188637B2 (ja) * 2002-08-05 2008-11-26 独立行政法人産業技術総合研究所 半導体装置
KR100528465B1 (ko) 2003-02-11 2005-11-15 삼성전자주식회사 모오스 전계 효과 트랜지스터의 제조 방법
KR100510525B1 (ko) 2003-04-08 2005-08-26 삼성전자주식회사 얕은 소오스/드레인 영역을 갖는 반도체 소자의 제조방법
WO2005057662A2 (en) * 2003-12-10 2005-06-23 Koninklijke Philips Electronics N.V. Method and apparatus for fabricating ultra-shallow junction metal-oxide semiconductor integrated circuit devices.
US7015108B2 (en) * 2004-02-26 2006-03-21 Intel Corporation Implanting carbon to form P-type drain extensions
US7468305B2 (en) * 2006-05-01 2008-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Forming pocket and LDD regions using separate masks
US8541269B2 (en) * 2010-04-29 2013-09-24 Qualcomm Incorporated Native devices having improved device characteristics and methods for fabrication
US20180226292A1 (en) * 2017-02-06 2018-08-09 Globalfoundries Inc. Trench isolation formation from the substrate back side using layer transfer

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62188277A (ja) * 1985-09-25 1987-08-17 Yokogawa Hewlett Packard Ltd 低濃度ド−プド構造形成方法
JPS62190862A (ja) * 1986-02-18 1987-08-21 Matsushita Electronics Corp 相補型ｍｏｓ集積回路の製造方法
US4843023A (en) * 1985-09-25 1989-06-27 Hewlett-Packard Company Process for forming lightly-doped-drain (LDD) without extra masking steps
US5024959A (en) * 1989-09-25 1991-06-18 Motorola, Inc. CMOS process using doped glass layer
JPH053297A (ja) * 1991-06-25 1993-01-08 Nec Corp Ｃｍｏｓトランジスタの製造方法
JPH05315558A (ja) * 1992-05-07 1993-11-26 Mitsubishi Electric Corp 半導体装置の製造方法
US5610088A (en) * 1995-03-16 1997-03-11 Advanced Micro Devices, Inc. Method of fabricating field effect transistors having lightly doped drain regions
US5766991A (en) * 1990-05-11 1998-06-16 U.S. Philips Corporation CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62188277A (ja) * 1985-09-25 1987-08-17 Yokogawa Hewlett Packard Ltd 低濃度ド−プド構造形成方法
US4843023A (en) * 1985-09-25 1989-06-27 Hewlett-Packard Company Process for forming lightly-doped-drain (LDD) without extra masking steps
JPS62190862A (ja) * 1986-02-18 1987-08-21 Matsushita Electronics Corp 相補型ｍｏｓ集積回路の製造方法
US5024959A (en) * 1989-09-25 1991-06-18 Motorola, Inc. CMOS process using doped glass layer
US5766991A (en) * 1990-05-11 1998-06-16 U.S. Philips Corporation CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain
JPH053297A (ja) * 1991-06-25 1993-01-08 Nec Corp Ｃｍｏｓトランジスタの製造方法
JPH05315558A (ja) * 1992-05-07 1993-11-26 Mitsubishi Electric Corp 半導体装置の製造方法
US5610088A (en) * 1995-03-16 1997-03-11 Advanced Micro Devices, Inc. Method of fabricating field effect transistors having lightly doped drain regions

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