JPH09223793A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09223793A JPH09223793A JP5412596A JP5412596A JPH09223793A JP H09223793 A JPH09223793 A JP H09223793A JP 5412596 A JP5412596 A JP 5412596A JP 5412596 A JP5412596 A JP 5412596A JP H09223793 A JPH09223793 A JP H09223793A
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Abstract
(57)【要約】
【課題】 高耐圧トランジスタのドレイン耐圧が高くて
信頼性が高く且つ電流駆動能力も高い半導体装置を提供
する。 【解決手段】 チャネル領域２３における不純物領域２
６の不純物で、オフセットドレイン領域である不純物領
域２５の不純物を補償して、不純物領域２５のうちでチ
ャネル領域２３側の部分の不純物濃度を低くする。この
ため、不純物領域２５のうちで不純物濃度が低い部分で
空乏層を伸ばし且つ不純物濃度が高い部分で寄生抵抗を
低減させることができる。また、ドレイン領域と同一導
電型の不純物をチャネル領域２３の表面に導入して、閾
値電圧を所望の値に調整する。
信頼性が高く且つ電流駆動能力も高い半導体装置を提供
する。 【解決手段】 チャネル領域２３における不純物領域２
６の不純物で、オフセットドレイン領域である不純物領
域２５の不純物を補償して、不純物領域２５のうちでチ
ャネル領域２３側の部分の不純物濃度を低くする。この
ため、不純物領域２５のうちで不純物濃度が低い部分で
空乏層を伸ばし且つ不純物濃度が高い部分で寄生抵抗を
低減させることができる。また、ドレイン領域と同一導
電型の不純物をチャネル領域２３の表面に導入して、閾
値電圧を所望の値に調整する。
Description
【０００１】
【発明の属する技術分野】本願の発明は、オフセットド
レイン構造の高耐圧トランジスタを含む半導体装置及び
その製造方法に関するものである。
レイン構造の高耐圧トランジスタを含む半導体装置及び
その製造方法に関するものである。
【０００２】
【従来の技術】図６は、ＬＯＣＯＳオフセット法によっ
て高耐圧ＭＯＳトランジスタを製作する本願の発明の第
１従来例を示している。この第１従来例では、図６
（ａ）に示す様に、Ｐ型のＳｉ基板１１またはＰウェル
が形成されているＳｉ基板１１の表面にＳｉＯ2 膜１２
を熱酸化で形成し、ＳｉＯ2 膜１２上にＳｉＮ膜１３を
ＣＶＤ法で堆積させる。
て高耐圧ＭＯＳトランジスタを製作する本願の発明の第
１従来例を示している。この第１従来例では、図６
（ａ）に示す様に、Ｐ型のＳｉ基板１１またはＰウェル
が形成されているＳｉ基板１１の表面にＳｉＯ2 膜１２
を熱酸化で形成し、ＳｉＯ2 膜１２上にＳｉＮ膜１３を
ＣＶＤ法で堆積させる。
【０００３】次に、図６（ｂ）に示す様に、素子分離領
域にすべき部分及びオフセットドレイン領域を形成すべ
き部分のＳｉＮ膜１３を、フォトリソグラフィ及びエッ
チングで除去する。そして、オフセットドレイン領域を
形成すべき部分以外の部分を覆うフォトレジスト（図示
せず）をフォトリソグラフィで形成し、このフォトレジ
スト及びＳｉＮ膜１３をマスクにした不純物のイオン注
入で、比較的低濃度のＮ型の不純物領域１４をオフセッ
トドレイン領域として形成する。
域にすべき部分及びオフセットドレイン領域を形成すべ
き部分のＳｉＮ膜１３を、フォトリソグラフィ及びエッ
チングで除去する。そして、オフセットドレイン領域を
形成すべき部分以外の部分を覆うフォトレジスト（図示
せず）をフォトリソグラフィで形成し、このフォトレジ
スト及びＳｉＮ膜１３をマスクにした不純物のイオン注
入で、比較的低濃度のＮ型の不純物領域１４をオフセッ
トドレイン領域として形成する。
【０００４】次に、図６（ｃ）に示す様に、ＳｉＮ膜１
３を耐酸化マスクとする熱酸化及び熱拡散を行って、膜
厚が５００ｎｍ程度である素子分離用のＳｉＯ2 膜１５
をＳｉ基板１１の表面に形成し、且つ不純物領域１４を
拡散させる。その後、エッチングによってＳｉＮ膜１３
を除去する。
３を耐酸化マスクとする熱酸化及び熱拡散を行って、膜
厚が５００ｎｍ程度である素子分離用のＳｉＯ2 膜１５
をＳｉ基板１１の表面に形成し、且つ不純物領域１４を
拡散させる。その後、エッチングによってＳｉＮ膜１３
を除去する。
【０００５】次に、図６（ｄ）に示す様に、ＳｉＯ2 膜
１５をマスクにして閾値電圧調整用のＰ型の不純物１６
をＳｉ基板１１にイオン注入し、ゲート酸化膜としての
ＳｉＯ2 膜１７をＳｉ基板１１の表面に形成する。そし
て、多結晶Ｓｉ膜２１をＣＶＤ法で堆積させ、フォトリ
ソグラフィ及びエッチングによって多結晶Ｓｉ膜２１を
ゲート電極のパターンに加工する。
１５をマスクにして閾値電圧調整用のＰ型の不純物１６
をＳｉ基板１１にイオン注入し、ゲート酸化膜としての
ＳｉＯ2 膜１７をＳｉ基板１１の表面に形成する。そし
て、多結晶Ｓｉ膜２１をＣＶＤ法で堆積させ、フォトリ
ソグラフィ及びエッチングによって多結晶Ｓｉ膜２１を
ゲート電極のパターンに加工する。
【０００６】次に、図６（ｅ）に示す様に、多結晶Ｓｉ
膜２１やＳｉＯ2 膜１５等をマスクにした不純物のイオ
ン注入で、高濃度のＮ型の不純物領域２２をソース／ド
レイン領域として形成する。この結果、不純物領域１
４、２２間の領域をチャネル領域２３とする高耐圧ＭＯ
Ｓトランジスタ２４が製作される。
膜２１やＳｉＯ2 膜１５等をマスクにした不純物のイオ
ン注入で、高濃度のＮ型の不純物領域２２をソース／ド
レイン領域として形成する。この結果、不純物領域１
４、２２間の領域をチャネル領域２３とする高耐圧ＭＯ
Ｓトランジスタ２４が製作される。
【０００７】図７〜９は、ＬＯＣＯＳオフセット法によ
る高耐圧ＭＯＳトランジスタと５Ｖ程度の通常電圧で動
作するＣＭＯＳトランジスタとを混載させる本願の発明
の第２従来例を示している。この第２従来例では、図７
（ａ）に示す様に、Ｐ型のＳｉ基板３１の表面にＳｉＯ
2 膜３２を熱酸化で形成し、ＳｉＯ2 膜３２上にＳｉＮ
膜３３をＣＶＤ法で堆積させる。
る高耐圧ＭＯＳトランジスタと５Ｖ程度の通常電圧で動
作するＣＭＯＳトランジスタとを混載させる本願の発明
の第２従来例を示している。この第２従来例では、図７
（ａ）に示す様に、Ｐ型のＳｉ基板３１の表面にＳｉＯ
2 膜３２を熱酸化で形成し、ＳｉＯ2 膜３２上にＳｉＮ
膜３３をＣＶＤ法で堆積させる。
【０００８】次に、図７（ｂ）に示す様に、高耐圧ＭＯ
Ｓトランジスタの素子分離領域にすべき部分、オフセッ
トドレイン領域を形成すべき部分及びＰＭＯＳトランジ
スタ用のＮウェルを形成すべき部分のＳｉＮ膜３３を、
フォトリソグラフィ及びエッチングで除去する。
Ｓトランジスタの素子分離領域にすべき部分、オフセッ
トドレイン領域を形成すべき部分及びＰＭＯＳトランジ
スタ用のＮウェルを形成すべき部分のＳｉＮ膜３３を、
フォトリソグラフィ及びエッチングで除去する。
【０００９】そして、オフセットドレイン領域を形成す
べき部分以外の部分を覆うフォトレジスト（図示せず）
をフォトリソグラフィで形成し、このフォトレジスト及
びＳｉＮ膜３３をマスクにした不純物のイオン注入で、
比較的低濃度のＮ型の不純物領域３４をオフセットドレ
イン領域として形成する。
べき部分以外の部分を覆うフォトレジスト（図示せず）
をフォトリソグラフィで形成し、このフォトレジスト及
びＳｉＮ膜３３をマスクにした不純物のイオン注入で、
比較的低濃度のＮ型の不純物領域３４をオフセットドレ
イン領域として形成する。
【００１０】また、ＰＭＯＳトランジスタ用のＮウェル
を形成すべき部分以外の部分を覆うフォトレジスト（図
示せず）をフォトリソグラフィで形成し、このフォトレ
ジスト及びＳｉＮ膜３３をマスクにした不純物のイオン
注入で、Ｎウェルを形成するためのＮ型の不純物領域３
５を形成する。
を形成すべき部分以外の部分を覆うフォトレジスト（図
示せず）をフォトリソグラフィで形成し、このフォトレ
ジスト及びＳｉＮ膜３３をマスクにした不純物のイオン
注入で、Ｎウェルを形成するためのＮ型の不純物領域３
５を形成する。
【００１１】次に、図８（ａ）に示す様に、ＳｉＮ膜３
３を耐酸化マスクとする熱酸化及び熱拡散を行って、膜
厚が５００ｎｍ程度である素子分離用のＳｉＯ2 膜３６
をＳｉ基板３１の表面に形成し、且つ不純物領域３４、
３５を拡散させて、不純物領域３５からＮウェル３７を
形成する。この時、１１００℃、１０時間程度の熱処理
が必要である。その後、エッチングによってＳｉＮ膜３
３を除去する。
３を耐酸化マスクとする熱酸化及び熱拡散を行って、膜
厚が５００ｎｍ程度である素子分離用のＳｉＯ2 膜３６
をＳｉ基板３１の表面に形成し、且つ不純物領域３４、
３５を拡散させて、不純物領域３５からＮウェル３７を
形成する。この時、１１００℃、１０時間程度の熱処理
が必要である。その後、エッチングによってＳｉＮ膜３
３を除去する。
【００１２】次に、図８（ｂ）に示す様に、高耐圧ＭＯ
Ｓトランジスタを形成すべき部分を覆うフォトレジスト
３８をフォトリソグラフィでパターニングし、このフォ
トレジスト３８をマスクにしたエッチングで、Ｎウェル
３７上のＳｉＯ2 膜３６を除去する。
Ｓトランジスタを形成すべき部分を覆うフォトレジスト
３８をフォトリソグラフィでパターニングし、このフォ
トレジスト３８をマスクにしたエッチングで、Ｎウェル
３７上のＳｉＯ2 膜３６を除去する。
【００１３】次に、図９に示す様に、ＣＭＯＳトランジ
スタを形成すべき部分に通常の工程によって素子分離用
のＳｉＯ2 膜４１を形成し、ゲート酸化膜としてのＳｉ
Ｏ2膜４２をＳｉ基板３１の表面に形成する。そして、
多結晶Ｓｉ膜４３をＣＶＤ法で堆積させ、フォトリソグ
ラフィ及びエッチングによって多結晶Ｓｉ膜４３をゲー
ト電極のパターンに加工する。
スタを形成すべき部分に通常の工程によって素子分離用
のＳｉＯ2 膜４１を形成し、ゲート酸化膜としてのＳｉ
Ｏ2膜４２をＳｉ基板３１の表面に形成する。そして、
多結晶Ｓｉ膜４３をＣＶＤ法で堆積させ、フォトリソグ
ラフィ及びエッチングによって多結晶Ｓｉ膜４３をゲー
ト電極のパターンに加工する。
【００１４】その後、多結晶Ｓｉ膜４３やＳｉＯ2 膜３
６、４１等をマスクにした不純物のイオン注入で、高濃
度のＮ型の不純物領域４４及び高濃度のＰ型の不純物領
域４５をソース／ドレイン領域として形成する。この結
果、不純物領域３４、４４の間の領域をチャネル領域４
６とする高耐圧ＭＯＳトランジスタ４７が製作される。
６、４１等をマスクにした不純物のイオン注入で、高濃
度のＮ型の不純物領域４４及び高濃度のＰ型の不純物領
域４５をソース／ドレイン領域として形成する。この結
果、不純物領域３４、４４の間の領域をチャネル領域４
６とする高耐圧ＭＯＳトランジスタ４７が製作される。
【００１５】また、不純物領域４４同士の間の領域をチ
ャネル領域５１とするＮＭＯＳトランジスタ５２と、不
純物領域４５同士の間の領域をチャネル領域５３とする
ＰＭＯＳトランジスタ５４とが製作され、ＮＭＯＳトラ
ンジスタ５２とＰＭＯＳトランジスタ５４とでＣＭＯＳ
トランジスタ５５が製作される。
ャネル領域５１とするＮＭＯＳトランジスタ５２と、不
純物領域４５同士の間の領域をチャネル領域５３とする
ＰＭＯＳトランジスタ５４とが製作され、ＮＭＯＳトラ
ンジスタ５２とＰＭＯＳトランジスタ５４とでＣＭＯＳ
トランジスタ５５が製作される。
【００１６】
【発明が解決しようとする課題】ところで、図６に示し
た第１従来例の高耐圧ＭＯＳトランジスタ２４におい
て、チャネル領域２３のドレイン領域側端部における電
界強度を緩和しドレイン耐圧を高めて信頼性を高めるた
めには、オフセットドレイン領域である不純物領域１４
の不純物濃度を低くして空乏層を伸ばす必要がある。
た第１従来例の高耐圧ＭＯＳトランジスタ２４におい
て、チャネル領域２３のドレイン領域側端部における電
界強度を緩和しドレイン耐圧を高めて信頼性を高めるた
めには、オフセットドレイン領域である不純物領域１４
の不純物濃度を低くして空乏層を伸ばす必要がある。
【００１７】一方、高耐圧ＭＯＳトランジスタ２４の電
流駆動能力を高めるためには、オフセットドレイン領域
である不純物領域１４の不純物濃度を高くしてその寄生
抵抗を低減させる必要がある。つまり、図６に示した第
１従来例の高耐圧ＭＯＳトランジスタ２４では、高い信
頼性と高い電流駆動能力との両方を同時に得ることが困
難であった。
流駆動能力を高めるためには、オフセットドレイン領域
である不純物領域１４の不純物濃度を高くしてその寄生
抵抗を低減させる必要がある。つまり、図６に示した第
１従来例の高耐圧ＭＯＳトランジスタ２４では、高い信
頼性と高い電流駆動能力との両方を同時に得ることが困
難であった。
【００１８】これに対して、図７〜９に示した第２従来
例の高耐圧ＭＯＳトランジスタ４７では、オフセットド
レイン領域である不純物領域３４を１１００℃、１０時
間程度の熱処理で拡散させているので、オフセットドレ
イン領域である不純物領域３４の不純物濃度がその周辺
に向かって低くなっておりチャネル領域４６に向かって
も低くなっている。
例の高耐圧ＭＯＳトランジスタ４７では、オフセットド
レイン領域である不純物領域３４を１１００℃、１０時
間程度の熱処理で拡散させているので、オフセットドレ
イン領域である不純物領域３４の不純物濃度がその周辺
に向かって低くなっておりチャネル領域４６に向かって
も低くなっている。
【００１９】このため、不純物領域３４のうちでチャネ
ル領域４６から遠くて不純物濃度が高い部分は寄生抵抗
が低いので、高い電流駆動能を得ることができ、また、
不純物領域３４のうちでチャネル領域４６に近くて不純
物濃度が低い部分では空乏層が伸び易いので、高い信頼
性を得ることができる。
ル領域４６から遠くて不純物濃度が高い部分は寄生抵抗
が低いので、高い電流駆動能を得ることができ、また、
不純物領域３４のうちでチャネル領域４６に近くて不純
物濃度が低い部分では空乏層が伸び易いので、高い信頼
性を得ることができる。
【００２０】しかしながら、図７〜９に示した第２従来
例では、不純物領域３４を拡散させるために高温、長時
間の熱処理を行っているので、図７（ｂ）と図８（ａ）
との比較からも明らかな様に、Ｎウェル３７の横方向へ
の拡散が大きい。例えば、Ｎウェル３７を形成するため
の不純物としてリンを用い、上述の様に１１００℃、１
０時間程度の熱処理を行うと、Ｎウェル３７の横方向へ
の拡散距離は４μｍ程度にもなる。
例では、不純物領域３４を拡散させるために高温、長時
間の熱処理を行っているので、図７（ｂ）と図８（ａ）
との比較からも明らかな様に、Ｎウェル３７の横方向へ
の拡散が大きい。例えば、Ｎウェル３７を形成するため
の不純物としてリンを用い、上述の様に１１００℃、１
０時間程度の熱処理を行うと、Ｎウェル３７の横方向へ
の拡散距離は４μｍ程度にもなる。
【００２１】このため、図９に示した様に、ＮＭＯＳト
ランジスタ５２とＰＭＯＳトランジスタ５４との素子分
離幅Ｄを拡散距離程度以下には狭くすることができなく
て、ＣＭＯＳトランジスタ５５の集積度ひいては半導体
装置全体の集積度を高めることが困難であった。
ランジスタ５２とＰＭＯＳトランジスタ５４との素子分
離幅Ｄを拡散距離程度以下には狭くすることができなく
て、ＣＭＯＳトランジスタ５５の集積度ひいては半導体
装置全体の集積度を高めることが困難であった。
【００２２】
【課題を解決するための手段】請求項１の半導体装置
は、ドレイン領域よりも不純物濃度が低いオフセットド
レイン領域が前記ドレイン領域とチャネル領域との間に
設けられている高耐圧トランジスタを含む半導体装置に
おいて、前記ドレイン領域とは反対導電型の不純物領域
が前記チャネル領域に設けられており、前記オフセット
ドレイン領域の不純物が前記不純物領域の不純物に補償
されて前記オフセットドレイン領域のうちで前記チャネ
ル領域側の部分の不純物濃度が前記チャネル領域に向か
って低くなっており、前記ドレイン領域と同一導電型の
不純物が前記チャネル領域の表面に導入されていること
を特徴としている。
は、ドレイン領域よりも不純物濃度が低いオフセットド
レイン領域が前記ドレイン領域とチャネル領域との間に
設けられている高耐圧トランジスタを含む半導体装置に
おいて、前記ドレイン領域とは反対導電型の不純物領域
が前記チャネル領域に設けられており、前記オフセット
ドレイン領域の不純物が前記不純物領域の不純物に補償
されて前記オフセットドレイン領域のうちで前記チャネ
ル領域側の部分の不純物濃度が前記チャネル領域に向か
って低くなっており、前記ドレイン領域と同一導電型の
不純物が前記チャネル領域の表面に導入されていること
を特徴としている。
【００２３】請求項２の半導体装置の製造方法は、ドレ
イン領域よりも不純物濃度が低いオフセットドレイン領
域が前記ドレイン領域とチャネル領域との間に設けられ
ている高耐圧トランジスタを含む半導体装置の製造方法
において、前記ドレイン領域とは反対導電型の不純物領
域を前記チャネル領域に形成する工程と、前記オフセッ
トドレイン領域の不純物を前記不純物領域の不純物で補
償することによって、前記オフセットドレイン領域のう
ちで前記チャネル領域側の部分の不純物濃度を前記チャ
ネル領域に向かって低くする工程と、前記ドレイン領域
と同一導電型の不純物を前記チャネル領域の表面に導入
する工程とを具備することを特徴としている。
イン領域よりも不純物濃度が低いオフセットドレイン領
域が前記ドレイン領域とチャネル領域との間に設けられ
ている高耐圧トランジスタを含む半導体装置の製造方法
において、前記ドレイン領域とは反対導電型の不純物領
域を前記チャネル領域に形成する工程と、前記オフセッ
トドレイン領域の不純物を前記不純物領域の不純物で補
償することによって、前記オフセットドレイン領域のう
ちで前記チャネル領域側の部分の不純物濃度を前記チャ
ネル領域に向かって低くする工程と、前記ドレイン領域
と同一導電型の不純物を前記チャネル領域の表面に導入
する工程とを具備することを特徴としている。
【００２４】請求項３の半導体装置の製造方法は、ドレ
イン領域よりも不純物濃度が低いオフセットドレイン領
域が前記ドレイン領域とチャネル領域との間に設けられ
ている高耐圧トランジスタと、相補型トランジスタとを
含む半導体装置の製造方法において、前記オフセットド
レイン領域を形成するための不純物を半導体基板に導入
する工程と、前記不純物を熱拡散させて前記オフセット
ドレイン領域の不純物濃度をこのオフセットドレイン領
域の周辺に向かって低くする工程と、前記熱拡散の後
に、前記相補型トランジスタ同士を分離するためのウェ
ルを形成する工程とを具備することを特徴としている。
イン領域よりも不純物濃度が低いオフセットドレイン領
域が前記ドレイン領域とチャネル領域との間に設けられ
ている高耐圧トランジスタと、相補型トランジスタとを
含む半導体装置の製造方法において、前記オフセットド
レイン領域を形成するための不純物を半導体基板に導入
する工程と、前記不純物を熱拡散させて前記オフセット
ドレイン領域の不純物濃度をこのオフセットドレイン領
域の周辺に向かって低くする工程と、前記熱拡散の後
に、前記相補型トランジスタ同士を分離するためのウェ
ルを形成する工程とを具備することを特徴としている。
【００２５】請求項４の半導体装置の製造方法は、請求
項３の半導体装置の製造方法において、前記半導体基板
の表面を選択的に熱酸化して素子分離用の酸化膜を形成
した後に、前記酸化膜を貫通する不純物のイオン注入に
よって前記ウェルを形成することを特徴としている。
項３の半導体装置の製造方法において、前記半導体基板
の表面を選択的に熱酸化して素子分離用の酸化膜を形成
した後に、前記酸化膜を貫通する不純物のイオン注入に
よって前記ウェルを形成することを特徴としている。
【００２６】請求項１、２の半導体装置及びその製造方
法では、チャネル領域における不純物領域の不純物でオ
フセットドレイン領域の不純物を補償することによっ
て、オフセットドレイン領域のうちでチャネル領域側の
部分の不純物濃度をチャネル領域に向かって低くしてい
るので、オフセットドレイン領域のうちで不純物濃度が
相対的に低い部分で空乏層を伸ばすことができ、且つ不
純物濃度が相対的に高い部分で寄生抵抗を低減させるこ
とができる。
法では、チャネル領域における不純物領域の不純物でオ
フセットドレイン領域の不純物を補償することによっ
て、オフセットドレイン領域のうちでチャネル領域側の
部分の不純物濃度をチャネル領域に向かって低くしてい
るので、オフセットドレイン領域のうちで不純物濃度が
相対的に低い部分で空乏層を伸ばすことができ、且つ不
純物濃度が相対的に高い部分で寄生抵抗を低減させるこ
とができる。
【００２７】しかも、ドレイン領域と同一導電型の不純
物をチャネル領域の表面に導入しているので、ドレイン
領域とは反対導電型の不純物領域をチャネル領域に設け
ていても、閾値電圧を所望の値に調整することができ
る。
物をチャネル領域の表面に導入しているので、ドレイン
領域とは反対導電型の不純物領域をチャネル領域に設け
ていても、閾値電圧を所望の値に調整することができ
る。
【００２８】請求項３の半導体装置の製造方法では、オ
フセットドレイン領域の不純物を熱拡散させて、このオ
フセットドレイン領域の不純物濃度をその周辺に向かっ
て低くした後に、相補型トランジスタ同士を分離するた
めのウェルを形成しているので、寄生抵抗が低く且つ空
乏層を伸ばし易いオフセットドレイン領域を高耐圧トラ
ンジスタに形成することができるにも拘らず相補型トラ
ンジスタのウェルの拡散が少ない。
フセットドレイン領域の不純物を熱拡散させて、このオ
フセットドレイン領域の不純物濃度をその周辺に向かっ
て低くした後に、相補型トランジスタ同士を分離するた
めのウェルを形成しているので、寄生抵抗が低く且つ空
乏層を伸ばし易いオフセットドレイン領域を高耐圧トラ
ンジスタに形成することができるにも拘らず相補型トラ
ンジスタのウェルの拡散が少ない。
【００２９】請求項４の半導体装置の製造方法では、素
子分離用の酸化膜を半導体基板の表面に熱酸化で形成し
た後に、酸化膜を貫通する不純物のイオン注入によっ
て、相補型トランジスタ同士を分離するためのウェルを
形成しているので、素子分離用の酸化膜を形成するため
の熱酸化の影響をウェルが受けなくてウェルの拡散が更
に少ない。
子分離用の酸化膜を半導体基板の表面に熱酸化で形成し
た後に、酸化膜を貫通する不純物のイオン注入によっ
て、相補型トランジスタ同士を分離するためのウェルを
形成しているので、素子分離用の酸化膜を形成するため
の熱酸化の影響をウェルが受けなくてウェルの拡散が更
に少ない。
【００３０】
【発明の実施の形態】以下、本願の発明の第１及び第２
実施形態を、図１〜５を参照しながら説明する。図１、
２が、ＬＯＣＯＳオフセット法によって高耐圧ＭＯＳト
ランジスタを製作する第１実施形態を示している。この
第１実施形態でも、図１（ａ）（ｂ）に示す様に、素子
分離領域にすべき部分及びオフセットドレイン領域を形
成すべき部分のＳｉＮ膜１３をフォトリソグラフィ及び
エッチングで除去するまでは、図６に示した第１従来例
と実質的に同様の工程を実行する。
実施形態を、図１〜５を参照しながら説明する。図１、
２が、ＬＯＣＯＳオフセット法によって高耐圧ＭＯＳト
ランジスタを製作する第１実施形態を示している。この
第１実施形態でも、図１（ａ）（ｂ）に示す様に、素子
分離領域にすべき部分及びオフセットドレイン領域を形
成すべき部分のＳｉＮ膜１３をフォトリソグラフィ及び
エッチングで除去するまでは、図６に示した第１従来例
と実質的に同様の工程を実行する。
【００３１】しかし、この第１実施形態では、その後、
図１（ｃ）に示す様に、オフセットドレイン領域を形成
すべき部分以外の部分を覆うフォトレジスト（図示せ
ず）をフォトリソグラフィで形成し、このフォトレジス
ト及びＳｉＮ膜１３をマスクにした不純物のイオン注入
で、比較的高濃度のＮ型の不純物領域２５をオフセット
ドレイン領域として形成する。
図１（ｃ）に示す様に、オフセットドレイン領域を形成
すべき部分以外の部分を覆うフォトレジスト（図示せ
ず）をフォトリソグラフィで形成し、このフォトレジス
ト及びＳｉＮ膜１３をマスクにした不純物のイオン注入
で、比較的高濃度のＮ型の不純物領域２５をオフセット
ドレイン領域として形成する。
【００３２】次に、再び、上述の第１従来例と実質的に
同様の工程によって、図１（ｄ）に示す様に、素子分離
用のＳｉＯ2 膜１５の形成とＳｉＮ膜１３の除去とを行
う。そして、ソース領域及びチャネル領域を形成すべき
部分以外の部分を覆うフォトレジスト（図示せず）をフ
ォトリソグラフィで形成し、このフォトレジスト及びＳ
ｉＯ2 膜１５をマスクにした不純物のイオン注入で、図
２（ａ）に示す様に、基板不純物濃度調整用のＰ型の不
純物領域２６を形成する。
同様の工程によって、図１（ｄ）に示す様に、素子分離
用のＳｉＯ2 膜１５の形成とＳｉＮ膜１３の除去とを行
う。そして、ソース領域及びチャネル領域を形成すべき
部分以外の部分を覆うフォトレジスト（図示せず）をフ
ォトリソグラフィで形成し、このフォトレジスト及びＳ
ｉＯ2 膜１５をマスクにした不純物のイオン注入で、図
２（ａ）に示す様に、基板不純物濃度調整用のＰ型の不
純物領域２６を形成する。
【００３３】この時のイオン注入のエネルギーは、Ｓｉ
Ｏ2 膜１５がマスクになる様に、例えばボロンをイオン
注入する場合は、１００ｋｅＶ程度にする。また、ドー
ズ量は、不純物領域２５の不純物濃度と不純物領域２６
の不純物濃度とが同程度になる様に調節する。
Ｏ2 膜１５がマスクになる様に、例えばボロンをイオン
注入する場合は、１００ｋｅＶ程度にする。また、ドー
ズ量は、不純物領域２５の不純物濃度と不純物領域２６
の不純物濃度とが同程度になる様に調節する。
【００３４】次に、図２（ｂ）に示す様に、熱処理によ
って不純物領域２５、２６を拡散させる。この結果、不
純物領域２５のＮ型不純物が不純物領域２６のＰ型不純
物に補償されて、不純物領域２５のうちで不純物領域２
６側の部分の不純物濃度が、不純物領域２６に向かって
低い傾斜型になる。
って不純物領域２５、２６を拡散させる。この結果、不
純物領域２５のＮ型不純物が不純物領域２６のＰ型不純
物に補償されて、不純物領域２５のうちで不純物領域２
６側の部分の不純物濃度が、不純物領域２６に向かって
低い傾斜型になる。
【００３５】その後、ＳｉＯ2 膜１５をマスクにして閾
値電圧調整用のＮ型の不純物（図示せず）をＳｉ基板１
１にイオン注入する。そして、再び、上述の第１従来例
と実質的に同様の工程を実行して、図２（ｃ）に示す様
に、不純物領域２２、２５間の領域をチャネル領域２３
とする高耐圧ＭＯＳトランジスタ２４を製作する。
値電圧調整用のＮ型の不純物（図示せず）をＳｉ基板１
１にイオン注入する。そして、再び、上述の第１従来例
と実質的に同様の工程を実行して、図２（ｃ）に示す様
に、不純物領域２２、２５間の領域をチャネル領域２３
とする高耐圧ＭＯＳトランジスタ２４を製作する。
【００３６】図３〜５は、ＬＯＣＯＳオフセット法によ
る高耐圧ＭＯＳトランジスタと５Ｖ程度の通常電圧で動
作するＣＭＯＳトランジスタとを混載させる本願の発明
の第２実施形態を示している。この第２実施形態でも、
図３（ａ）に示す様に、Ｓｉ基板３１上にＳｉＮ膜３３
を堆積させるまでは、図７〜９に示した第２従来例と実
質的に同様の工程を実行する。
る高耐圧ＭＯＳトランジスタと５Ｖ程度の通常電圧で動
作するＣＭＯＳトランジスタとを混載させる本願の発明
の第２実施形態を示している。この第２実施形態でも、
図３（ａ）に示す様に、Ｓｉ基板３１上にＳｉＮ膜３３
を堆積させるまでは、図７〜９に示した第２従来例と実
質的に同様の工程を実行する。
【００３７】しかし、この第２実施形態では、その後、
図３（ｂ）に示す様に、素子分離領域にすべき部分及び
高耐圧ＭＯＳトランジスタのオフセットドレイン領域を
形成すべき部分のＳｉＮ膜３３を、フォトリソグラフィ
及びエッチングで除去する。
図３（ｂ）に示す様に、素子分離領域にすべき部分及び
高耐圧ＭＯＳトランジスタのオフセットドレイン領域を
形成すべき部分のＳｉＮ膜３３を、フォトリソグラフィ
及びエッチングで除去する。
【００３８】そして、オフセットドレイン領域を形成す
べき部分以外の部分を覆うフォトレジスト（図示せず）
をフォトリソグラフィで形成し、このフォトレジスト及
びＳｉＯ2 膜３６をマスクにした不純物のイオン注入
で、比較的低濃度のＮ型の不純物領域３４をオフセット
ドレイン領域として形成する。
べき部分以外の部分を覆うフォトレジスト（図示せず）
をフォトリソグラフィで形成し、このフォトレジスト及
びＳｉＯ2 膜３６をマスクにした不純物のイオン注入
で、比較的低濃度のＮ型の不純物領域３４をオフセット
ドレイン領域として形成する。
【００３９】次に、図４（ａ）に示す様に、不純物領域
３４を熱拡散させる。そして、図４（ｂ）に示す様に、
ＳｉＮ膜３３を耐酸化マスクとする熱酸化を行って、膜
厚が５００ｎｍ程度である素子分離用のＳｉＯ2 膜３６
をＳｉ基板３１の表面に形成する。
３４を熱拡散させる。そして、図４（ｂ）に示す様に、
ＳｉＮ膜３３を耐酸化マスクとする熱酸化を行って、膜
厚が５００ｎｍ程度である素子分離用のＳｉＯ2 膜３６
をＳｉ基板３１の表面に形成する。
【００４０】次に、図５（ａ）に示す様に、ＰＭＯＳト
ランジスタ用のＮウェルを形成すべき部分に開口５６ａ
を有するフォトレジスト５６をフォトリソグラフィでパ
ターニングし、このフォトレジスト５６をマスクにした
不純物のイオン注入でＮウェル５７を形成する。
ランジスタ用のＮウェルを形成すべき部分に開口５６ａ
を有するフォトレジスト５６をフォトリソグラフィでパ
ターニングし、このフォトレジスト５６をマスクにした
不純物のイオン注入でＮウェル５７を形成する。
【００４１】この時、ＳｉＯ2 膜３６下にも十分な不純
物濃度のＮウェル５７を形成するために、イオン注入エ
ネルギーを大きくして不純物イオンの到達飛程を大きく
する必要がある。例えば、上述の様にＳｉＯ2 膜３６の
膜厚が５００ｎｍ程度であり、イオン注入する不純物と
してリンを用いると、５００ｋｅＶ程度のエネルギーが
必要である。
物濃度のＮウェル５７を形成するために、イオン注入エ
ネルギーを大きくして不純物イオンの到達飛程を大きく
する必要がある。例えば、上述の様にＳｉＯ2 膜３６の
膜厚が５００ｎｍ程度であり、イオン注入する不純物と
してリンを用いると、５００ｋｅＶ程度のエネルギーが
必要である。
【００４２】次に、図５（ｂ）に示す様に、通常の工程
によって、ゲート酸化膜としてのＳｉＯ2 膜４２をＳｉ
基板３１の表面に形成し、多結晶Ｓｉ膜４３をＣＶＤ法
で堆積させた後、フォトリソグラフィ及びエッチングに
よって多結晶Ｓｉ膜４３をゲート電極のパターンに加工
する。
によって、ゲート酸化膜としてのＳｉＯ2 膜４２をＳｉ
基板３１の表面に形成し、多結晶Ｓｉ膜４３をＣＶＤ法
で堆積させた後、フォトリソグラフィ及びエッチングに
よって多結晶Ｓｉ膜４３をゲート電極のパターンに加工
する。
【００４３】その後、多結晶Ｓｉ膜４３やＳｉＯ2 膜３
６等をマスクにした不純物のイオン注入で、高濃度のＮ
型の不純物領域４４及び高濃度のＰ型の不純物領域４５
をソース／ドレイン領域として形成する。この結果、不
純物領域３４、４４の間の領域をチャネル領域４６とす
る高耐圧ＭＯＳトランジスタ４７が製作される。
６等をマスクにした不純物のイオン注入で、高濃度のＮ
型の不純物領域４４及び高濃度のＰ型の不純物領域４５
をソース／ドレイン領域として形成する。この結果、不
純物領域３４、４４の間の領域をチャネル領域４６とす
る高耐圧ＭＯＳトランジスタ４７が製作される。
【００４４】また、不純物領域４４同士の間の領域をチ
ャネル領域５１とするＮＭＯＳトランジスタ５２と、不
純物領域４５同士の間の領域をチャネル領域５３とする
ＰＭＯＳトランジスタ５４とが製作され、ＮＭＯＳトラ
ンジスタ５２とＰＭＯＳトランジスタ５４とでＣＭＯＳ
トランジスタ５５が製作される。
ャネル領域５１とするＮＭＯＳトランジスタ５２と、不
純物領域４５同士の間の領域をチャネル領域５３とする
ＰＭＯＳトランジスタ５４とが製作され、ＮＭＯＳトラ
ンジスタ５２とＰＭＯＳトランジスタ５４とでＣＭＯＳ
トランジスタ５５が製作される。
【００４５】以上の様な第２実施形態で製造した半導体
装置では、図５（ａ）に示したフォトレジスト５６の開
口５６ａの端部から横方向へのＮウェル５７の拡散は
０．２μｍ程度以下であるので、図５（ｂ）に示した様
に、ＮＭＯＳトランジスタ５２とＰＭＯＳトランジスタ
５４との素子分離幅ｄを十分に狭くすることができて、
ＣＭＯＳトランジスタ５５の集積度ひいては半導体装置
全体の集積度を高めることができる。
装置では、図５（ａ）に示したフォトレジスト５６の開
口５６ａの端部から横方向へのＮウェル５７の拡散は
０．２μｍ程度以下であるので、図５（ｂ）に示した様
に、ＮＭＯＳトランジスタ５２とＰＭＯＳトランジスタ
５４との素子分離幅ｄを十分に狭くすることができて、
ＣＭＯＳトランジスタ５５の集積度ひいては半導体装置
全体の集積度を高めることができる。
【００４６】なお、以上の第２実施形態では、ＰＭＯＳ
トランジスタ５４用にＮウェル５７を形成しているが、
ＮＭＯＳトランジスタ５２用にＰウェルを形成する半導
体装置の製造にも本願の発明を適用することができる。
トランジスタ５４用にＮウェル５７を形成しているが、
ＮＭＯＳトランジスタ５２用にＰウェルを形成する半導
体装置の製造にも本願の発明を適用することができる。
【００４７】
【発明の効果】請求項１、２の半導体装置及びその製造
方法では、オフセットドレイン領域のうちで不純物濃度
が相対的に低い部分で空乏層を伸ばすことができ、且つ
不純物濃度が相対的に高い部分で寄生抵抗を低減させる
ことができるので、高耐圧トランジスタのドレイン耐圧
が高くて信頼性が高く且つ電流駆動能力も高い半導体装
置を提供することができる。
方法では、オフセットドレイン領域のうちで不純物濃度
が相対的に低い部分で空乏層を伸ばすことができ、且つ
不純物濃度が相対的に高い部分で寄生抵抗を低減させる
ことができるので、高耐圧トランジスタのドレイン耐圧
が高くて信頼性が高く且つ電流駆動能力も高い半導体装
置を提供することができる。
【００４８】請求項３の半導体装置の製造方法では、寄
生抵抗が低く且つ空乏層を伸ばし易いオフセットドレイ
ン領域を高耐圧トランジスタに形成することができるに
も拘らず相補型トランジスタのウェルの拡散が少ないの
で、高耐圧トランジスタのドレイン耐圧が高くて信頼性
が高く且つ電流駆動能力も高いにも拘らず相補型トラン
ジスタの素子分離幅が狭くて集積度が高い半導体装置を
提供することができる。
生抵抗が低く且つ空乏層を伸ばし易いオフセットドレイ
ン領域を高耐圧トランジスタに形成することができるに
も拘らず相補型トランジスタのウェルの拡散が少ないの
で、高耐圧トランジスタのドレイン耐圧が高くて信頼性
が高く且つ電流駆動能力も高いにも拘らず相補型トラン
ジスタの素子分離幅が狭くて集積度が高い半導体装置を
提供することができる。
【００４９】請求項４の半導体装置の製造方法では、素
子分離用の酸化膜を形成するための熱酸化の影響を相補
型トランジスタのウェルが受けなくてウェルの拡散が更
に少ないので、相補型トランジスタの素子分離幅が更に
狭くて集積度が更に高い半導体装置を提供することがで
きる。
子分離用の酸化膜を形成するための熱酸化の影響を相補
型トランジスタのウェルが受けなくてウェルの拡散が更
に少ないので、相補型トランジスタの素子分離幅が更に
狭くて集積度が更に高い半導体装置を提供することがで
きる。
【図１】本願の発明の第１実施形態の前半の工程を順次
に示す側断面図である。
に示す側断面図である。
【図２】第１実施形態の後半の工程を順次に示す側断面
図である。
図である。
【図３】本願の発明の第２実施形態の初期の工程を順次
に示す側断面図である。
に示す側断面図である。
【図４】第２実施形態の中期の工程を順次に示す側断面
図である。
図である。
【図５】第２実施形態の終期の工程を順次に示す側断面
図である。
図である。
【図６】本願の発明の第１従来例の工程を順次に示す側
断面図である。
断面図である。
【図７】本願の発明の第２従来例の初期の工程を順次に
示す側断面図である。
示す側断面図である。
【図８】第２従来例の中期の工程を順次に示す側断面図
である。
である。
【図９】第２従来例の終期の工程を示す側断面図であ
る。
る。
２２ 不純物領域 ２３ チャネル領域 ２４ 高耐圧ＭＯＳトランジスタ ２５ 不純物領域 ２６ 不純物領域 ３１ Ｓｉ基板 ３４ 不純物領域 ３６ ＳｉＯ2 膜 ４４ 不純物領域 ４６ チャネル領域 ４７ 高耐圧ＭＯＳトランジスタ ５２ ＮＭＯＳトランジスタ ５４ ＰＭＯＳトランジスタ ５５ ＣＭＯＳトランジスタ ５７ Ｎウェル
Claims (4)
- 【請求項１】 ドレイン領域よりも不純物濃度が低いオ
フセットドレイン領域が前記ドレイン領域とチャネル領
域との間に設けられている高耐圧トランジスタを含む半
導体装置において、 前記ドレイン領域とは反対導電型の不純物領域が前記チ
ャネル領域に設けられており、 前記オフセットドレイン領域の不純物が前記不純物領域
の不純物に補償されて前記オフセットドレイン領域のう
ちで前記チャネル領域側の部分の不純物濃度が前記チャ
ネル領域に向かって低くなっており、 前記ドレイン領域と同一導電型の不純物が前記チャネル
領域の表面に導入されていることを特徴とする半導体装
置。 - 【請求項２】 ドレイン領域よりも不純物濃度が低いオ
フセットドレイン領域が前記ドレイン領域とチャネル領
域との間に設けられている高耐圧トランジスタを含む半
導体装置の製造方法において、 前記ドレイン領域とは反対導電型の不純物領域を前記チ
ャネル領域に形成する工程と、 前記オフセットドレイン領域の不純物を前記不純物領域
の不純物で補償することによって、前記オフセットドレ
イン領域のうちで前記チャネル領域側の部分の不純物濃
度を前記チャネル領域に向かって低くする工程と、 前記ドレイン領域と同一導電型の不純物を前記チャネル
領域の表面に導入する工程とを具備することを特徴とす
る半導体装置の製造方法。 - 【請求項３】 ドレイン領域よりも不純物濃度が低いオ
フセットドレイン領域が前記ドレイン領域とチャネル領
域との間に設けられている高耐圧トランジスタと、相補
型トランジスタとを含む半導体装置の製造方法におい
て、 前記オフセットドレイン領域を形成するための不純物を
半導体基板に導入する工程と、 前記不純物を熱拡散させて前記オフセットドレイン領域
の不純物濃度をこのオフセットドレイン領域の周辺に向
かって低くする工程と、 前記熱拡散の後に、前記相補型トランジスタ同士を分離
するためのウェルを形成する工程とを具備することを特
徴とする半導体装置の製造方法。 - 【請求項４】 前記半導体基板の表面を選択的に熱酸化
して素子分離用の酸化膜を形成した後に、前記酸化膜を
貫通する不純物のイオン注入によって前記ウェルを形成
することを特徴とする請求項３記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5412596A JPH09223793A (ja) | 1996-02-16 | 1996-02-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5412596A JPH09223793A (ja) | 1996-02-16 | 1996-02-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09223793A true JPH09223793A (ja) | 1997-08-26 |
Family
ID=12961883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5412596A Pending JPH09223793A (ja) | 1996-02-16 | 1996-02-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09223793A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260055A (ja) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2007324225A (ja) * | 2006-05-30 | 2007-12-13 | Mitsumi Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2011100911A (ja) * | 2009-11-09 | 2011-05-19 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
| US8410557B2 (en) | 2008-06-27 | 2013-04-02 | Semiconductor Components Industries, Llc | Semiconductor device and method of manufacturing the same |
| US8698236B2 (en) | 2010-11-24 | 2014-04-15 | Semiconductor Components Industries, Llc | Semiconductor device and method of manufacturing the same |
| US8981472B2 (en) | 2011-01-27 | 2015-03-17 | Fujitsu Semiconductor Limited | MOS transistor and fabrication method of semiconductor integrated circuit device |
-
1996
- 1996-02-16 JP JP5412596A patent/JPH09223793A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260055A (ja) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US7196393B2 (en) | 2004-03-12 | 2007-03-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device including a high voltage transistor |
| JP4711636B2 (ja) * | 2004-03-12 | 2011-06-29 | パナソニック株式会社 | 半導体装置の製造方法 |
| JP2007324225A (ja) * | 2006-05-30 | 2007-12-13 | Mitsumi Electric Co Ltd | 半導体装置及びその製造方法 |
| US8410557B2 (en) | 2008-06-27 | 2013-04-02 | Semiconductor Components Industries, Llc | Semiconductor device and method of manufacturing the same |
| JP2011100911A (ja) * | 2009-11-09 | 2011-05-19 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
| US8633075B2 (en) | 2009-11-09 | 2014-01-21 | Fujitsu Semiconductor Limited | Semiconductor device with high voltage transistor |
| US8686501B2 (en) | 2009-11-09 | 2014-04-01 | Fujitsu Semiconductor Limited | Semiconductor device with high voltage transistor |
| US8698236B2 (en) | 2010-11-24 | 2014-04-15 | Semiconductor Components Industries, Llc | Semiconductor device and method of manufacturing the same |
| US9099552B2 (en) | 2010-11-24 | 2015-08-04 | Semiconductor Components Industries, Llc | Semiconductor device and method of manufacturing the same |
| US8981472B2 (en) | 2011-01-27 | 2015-03-17 | Fujitsu Semiconductor Limited | MOS transistor and fabrication method of semiconductor integrated circuit device |
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