JPH07273212A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH07273212A JPH07273212A JP6063145A JP6314594A JPH07273212A JP H07273212 A JPH07273212 A JP H07273212A JP 6063145 A JP6063145 A JP 6063145A JP 6314594 A JP6314594 A JP 6314594A JP H07273212 A JPH07273212 A JP H07273212A
- Authority
- JP
- Japan
- Prior art keywords
- type
- channel
- polycrystalline silicon
- channel mosfet
- buried layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 短チャネル効果を抑制し、製造プロセスのバ
ラツキに対する耐性の高い半導体装置及びその製造方法
を提供することである。 【構成】 半導体基板上に形成されたｎチャネルＭＯＳ
ＦＥＴ及びｐチャネルＭＯＳＦＥＴを有する半導体装置
において、ｐ型多結晶シリコン膜からなる前記ｎチャネ
ルＭＯＳＦＥＴのゲート電極１７と、ｎ型多結晶シリコ
ン膜からなる前記ｐチャネルＭＯＳＦＥＴのゲート電極
１９と、前記ｎチャネルＭＯＳＦＥＴ及び前記ｐチャネ
ルＭＯＳＦＥＴのチャネル領域に形成された、各々のソ
ース・ドレイン領域と同一導電型の埋め込み層７及び９
とを備える。
ラツキに対する耐性の高い半導体装置及びその製造方法
を提供することである。 【構成】 半導体基板上に形成されたｎチャネルＭＯＳ
ＦＥＴ及びｐチャネルＭＯＳＦＥＴを有する半導体装置
において、ｐ型多結晶シリコン膜からなる前記ｎチャネ
ルＭＯＳＦＥＴのゲート電極１７と、ｎ型多結晶シリコ
ン膜からなる前記ｐチャネルＭＯＳＦＥＴのゲート電極
１９と、前記ｎチャネルＭＯＳＦＥＴ及び前記ｐチャネ
ルＭＯＳＦＥＴのチャネル領域に形成された、各々のソ
ース・ドレイン領域と同一導電型の埋め込み層７及び９
とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型の半導体装置
に関し、特に、短チャネル効果を抑制したチャネル埋め
込み型のＣＭＯＳ（Complementary Metal Oxide Semico
nductor)型半導体装置とその製造方法に関する。
に関し、特に、短チャネル効果を抑制したチャネル埋め
込み型のＣＭＯＳ（Complementary Metal Oxide Semico
nductor)型半導体装置とその製造方法に関する。
【０００２】
【従来の技術】ＶＬＳＩの消費電力を低減するために、
低電力型のデバイスであるＣＭＯＳが用いられている。
ＣＭＯＳとはｎチャネルＭＯＳＦＥＴとｐチャネルＭＯ
ＳＦＥＴとを一つの基板内に作って、前記各々のＭＯＳ
ＦＥＴを相補動作させるようにしたデバイスである。前
記ＣＭＯＳデバイスは極めて低電力であるが、その製造
プロセスは他のＭＯＳデバイスに比べ複雑であるため、
これらのデバイスをどのようにして同一基板上に作り上
げるかがプロセスデバイス設計上の大きな課題の一つと
なっている。
低電力型のデバイスであるＣＭＯＳが用いられている。
ＣＭＯＳとはｎチャネルＭＯＳＦＥＴとｐチャネルＭＯ
ＳＦＥＴとを一つの基板内に作って、前記各々のＭＯＳ
ＦＥＴを相補動作させるようにしたデバイスである。前
記ＣＭＯＳデバイスは極めて低電力であるが、その製造
プロセスは他のＭＯＳデバイスに比べ複雑であるため、
これらのデバイスをどのようにして同一基板上に作り上
げるかがプロセスデバイス設計上の大きな課題の一つと
なっている。
【０００３】通常のＣＭＯＳは、ｎチャネルとｐチャネ
ルのゲート電極として共にｎ型多結晶シリコンを用いて
いる。これは、同一のゲート電極を用いることにより、
製造コストを低減することができるためである。この場
合、ｐチャネル側のしきい値が高くなりすぎてしまう。
このため、ｐチャネル側は埋め込み層を設けることで、
ｎチャネル側及びｐチャネル側のしきい値の絶対値をほ
ぼ等しくしている。この結果、ｎチャネルは表面型ＭＯ
ＳＦＥＴ、ｐチャネルは埋め込み型ＭＯＳＦＥＴとな
る。
ルのゲート電極として共にｎ型多結晶シリコンを用いて
いる。これは、同一のゲート電極を用いることにより、
製造コストを低減することができるためである。この場
合、ｐチャネル側のしきい値が高くなりすぎてしまう。
このため、ｐチャネル側は埋め込み層を設けることで、
ｎチャネル側及びｐチャネル側のしきい値の絶対値をほ
ぼ等しくしている。この結果、ｎチャネルは表面型ＭＯ
ＳＦＥＴ、ｐチャネルは埋め込み型ＭＯＳＦＥＴとな
る。
【０００４】しかしながら、ＶＬＳＩに用いられるＭＯ
ＳＦＥＴのチャネル長の微細化に伴い，しきい電圧の絶
対値が低下する短チャネル効果の問題が顕在化してい
る。埋め込み型ＭＯＳＦＥＴでは表面型ＭＯＳＦＥＴに
比べて、短チャネル効果が顕著となり、サブスレッショ
ルド電流のカットオフ特性が劣化すると考えられていた
（文献：小柳，“サブミクロンデバイスＩ，”丸善，
ｐ．１５５，１９８７）。
ＳＦＥＴのチャネル長の微細化に伴い，しきい電圧の絶
対値が低下する短チャネル効果の問題が顕在化してい
る。埋め込み型ＭＯＳＦＥＴでは表面型ＭＯＳＦＥＴに
比べて、短チャネル効果が顕著となり、サブスレッショ
ルド電流のカットオフ特性が劣化すると考えられていた
（文献：小柳，“サブミクロンデバイスＩ，”丸善，
ｐ．１５５，１９８７）。
【０００５】そこで、最近ではｎチャネルとｐチャネル
を表面型にしたＣＭＯＳデバイスが用いられている。図
４は、従来のＣＭＯＳデバイスの断面図を示したもので
ある。前記ＣＭＯＳデバイスは、シリコン基板１内にｐ
型ウェル領域３、及びｐ型シリコン・ソース・ドレイン
領域２３が形成されており、更に、前記ｐ型ウェル領域
３内には、ｎ型シリコン・ソース・ドレイン領域２１が
形成されている。ここで、前記ｎ型シリコン・ソース・
ドレイン領域２１及びｐ型シリコン・ソース・ドレイン
領域２３の両者は素子分離酸化膜５によって分離され、
前記両者のソース及びドレイン領域は間隔をもって形成
されている。
を表面型にしたＣＭＯＳデバイスが用いられている。図
４は、従来のＣＭＯＳデバイスの断面図を示したもので
ある。前記ＣＭＯＳデバイスは、シリコン基板１内にｐ
型ウェル領域３、及びｐ型シリコン・ソース・ドレイン
領域２３が形成されており、更に、前記ｐ型ウェル領域
３内には、ｎ型シリコン・ソース・ドレイン領域２１が
形成されている。ここで、前記ｎ型シリコン・ソース・
ドレイン領域２１及びｐ型シリコン・ソース・ドレイン
領域２３の両者は素子分離酸化膜５によって分離され、
前記両者のソース及びドレイン領域は間隔をもって形成
されている。
【０００６】前記シリコン基板１の上にはｎ型シリコン
・ソース・ドレイン領域２１の一部表面まで延在するゲ
ート酸化膜２５と、これを介してｎ型ゲート電極２７が
形成されている。同様に、ｐ型ウェル領域３の上にはｎ
型シリコン・ソース・ドレイン領域２３の一部表面まで
延在するゲート酸化膜２５とこれを介してｐ型ゲート電
極２９が形成されている。
・ソース・ドレイン領域２１の一部表面まで延在するゲ
ート酸化膜２５と、これを介してｎ型ゲート電極２７が
形成されている。同様に、ｐ型ウェル領域３の上にはｎ
型シリコン・ソース・ドレイン領域２３の一部表面まで
延在するゲート酸化膜２５とこれを介してｐ型ゲート電
極２９が形成されている。
【０００７】
【発明が解決しようとする課題】しかしながら、ｎチャ
ネルとｐチャネルＭＯＳＦＥＴを共に表面型ＭＯＳＦＥ
ＴにしたＣＭＯＳは以下の問題点が挙げられる。
ネルとｐチャネルＭＯＳＦＥＴを共に表面型ＭＯＳＦＥ
ＴにしたＣＭＯＳは以下の問題点が挙げられる。
【０００８】前記ＣＭＯＳは、ゲート酸化膜厚形成など
の製造プロセスのバラツキによる特性の変動が顕著にな
るという問題がある。該特性の変動も顕著になれば生産
性の悪化をもたらす。殊に、しきい電圧の変動はゲート
長が短いほど顕著であるため、今後のＶＬＳＩの微細化
への対応に関しては深刻な問題である。
の製造プロセスのバラツキによる特性の変動が顕著にな
るという問題がある。該特性の変動も顕著になれば生産
性の悪化をもたらす。殊に、しきい電圧の変動はゲート
長が短いほど顕著であるため、今後のＶＬＳＩの微細化
への対応に関しては深刻な問題である。
【０００９】また、ＶＬＳＩの微細化が加速度的に進む
現在において前記ＣＭＯＳは、現段階では短チャネル効
果の影響が少ないものの、将来的には問題になる危惧が
ある。従って、更に短チャネル効果の影響が少ないデバ
イスの開発が望まれる。
現在において前記ＣＭＯＳは、現段階では短チャネル効
果の影響が少ないものの、将来的には問題になる危惧が
ある。従って、更に短チャネル効果の影響が少ないデバ
イスの開発が望まれる。
【００１０】本発明は、前記事情に鑑みてなされたもの
であり、その目的とするところは、短チャネル効果を抑
制し、製造プロセスのバラツキに対する耐性の高い半導
体装置及びその製造方法を提供することを目的とする。
であり、その目的とするところは、短チャネル効果を抑
制し、製造プロセスのバラツキに対する耐性の高い半導
体装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
第１の発明の第１の特徴は、半導体基板上に形成された
ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴを
有する半導体装置において、ｐ型多結晶シリコン膜から
なる前記ｎチャネルＭＯＳＦＥＴのゲート電極と、ｎ型
多結晶シリコン膜からなる前記ｐチャネルＭＯＳＦＥＴ
のゲート電極と、前記ｎチャネルＭＯＳＦＥＴ及び前記
ｐチャネルＭＯＳＦＥＴのチャネル領域に形成された、
各々のソース・ドレイン領域と同一導電型である埋め込
み層とを備えることである。
第１の発明の第１の特徴は、半導体基板上に形成された
ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴを
有する半導体装置において、ｐ型多結晶シリコン膜から
なる前記ｎチャネルＭＯＳＦＥＴのゲート電極と、ｎ型
多結晶シリコン膜からなる前記ｐチャネルＭＯＳＦＥＴ
のゲート電極と、前記ｎチャネルＭＯＳＦＥＴ及び前記
ｐチャネルＭＯＳＦＥＴのチャネル領域に形成された、
各々のソース・ドレイン領域と同一導電型である埋め込
み層とを備えることである。
【００１２】また、第１の発明の第２の特徴は、前記埋
め込み層はソース・ドレインの接合深さ以上の厚さにす
ることである。
め込み層はソース・ドレインの接合深さ以上の厚さにす
ることである。
【００１３】更に、第２の発明の特徴は、半導体基板上
に形成されたｎチャネルＭＯＳＦＥＴ及びｐチャネルＭ
ＯＳＦＥＴを有する半導体装置を製造する方法におい
て、ｎチャネルＭＯＳＦＥＴの形成領域上にｎ型多結晶
シリコン膜を形成する工程と、ｐチャネルＭＯＳＦＥＴ
の形成領域上にｐ型多結晶シリコン膜を形成する工程
と、前記ｎ型及びｐ型多結晶シリコン膜から不純物を拡
散して、ｎチャネルＭＯＳＦＥＴのチャネル領域にｎ型
埋め込み層を形成し、ｐチャネルＭＯＳＦＥＴのチャネ
ル領域にｐ型埋め込み層を形成する工程と、前記ｎ型及
びｐ型多結晶シリコン膜をパターニングしてｎ型及びｐ
型ソース・ドレイン領域を形成する工程と、前記埋め込
み層と、前記ｎ型及びｐ型ソース・ドレイン領域とを酸
化し、ゲート酸化膜を形成する工程と、該ゲート酸化膜
上に、ｎチャネルＭＯＳＦＥＴのゲート電極となるｐ型
多結晶シリコン膜と、ｐチャネルＭＯＳＦＥＴのゲート
電極となるｎ型多結晶シリコン膜とを形成する工程とを
含むことである。
に形成されたｎチャネルＭＯＳＦＥＴ及びｐチャネルＭ
ＯＳＦＥＴを有する半導体装置を製造する方法におい
て、ｎチャネルＭＯＳＦＥＴの形成領域上にｎ型多結晶
シリコン膜を形成する工程と、ｐチャネルＭＯＳＦＥＴ
の形成領域上にｐ型多結晶シリコン膜を形成する工程
と、前記ｎ型及びｐ型多結晶シリコン膜から不純物を拡
散して、ｎチャネルＭＯＳＦＥＴのチャネル領域にｎ型
埋め込み層を形成し、ｐチャネルＭＯＳＦＥＴのチャネ
ル領域にｐ型埋め込み層を形成する工程と、前記ｎ型及
びｐ型多結晶シリコン膜をパターニングしてｎ型及びｐ
型ソース・ドレイン領域を形成する工程と、前記埋め込
み層と、前記ｎ型及びｐ型ソース・ドレイン領域とを酸
化し、ゲート酸化膜を形成する工程と、該ゲート酸化膜
上に、ｎチャネルＭＯＳＦＥＴのゲート電極となるｐ型
多結晶シリコン膜と、ｐチャネルＭＯＳＦＥＴのゲート
電極となるｎ型多結晶シリコン膜とを形成する工程とを
含むことである。
【００１４】ここで、前記ｐチャネルＭＯＳＦＥＴのゲ
ート電極はＩＩＩ族系の元素を注入した多結晶シリコン
を用いるのが好ましく、前記ＩＩＩ族系の元素のなかで
も高濃度の拡散層を形成できるという点で、ボロンを用
いるのがよい。また、前記ｎチャネルＭＯＳＦＥＴのゲ
ート電極はＶ族系の元素を注入した多結晶シリコンを用
いるのが好ましく、前記Ｖ族系の元素のなかでも前記ボ
ロンの拡散係数の値との差が小さいという点で、燐を用
いるのがよい。
ート電極はＩＩＩ族系の元素を注入した多結晶シリコン
を用いるのが好ましく、前記ＩＩＩ族系の元素のなかで
も高濃度の拡散層を形成できるという点で、ボロンを用
いるのがよい。また、前記ｎチャネルＭＯＳＦＥＴのゲ
ート電極はＶ族系の元素を注入した多結晶シリコンを用
いるのが好ましく、前記Ｖ族系の元素のなかでも前記ボ
ロンの拡散係数の値との差が小さいという点で、燐を用
いるのがよい。
【００１５】また、前記ｎチャネルＭＯＳＦＥＴのゲー
ト電極側の埋め込み層にはｐ型のものが好ましく、更
に、ＩＩＩ族系の元素を拡散させて形成させるのが好ま
しく、なかでも高濃度の拡散層を形成できるという点で
ボロン用いることが好ましい。一方、前記ｐチャネルＭ
ＯＳＦＥＴのゲート電極側の埋め込み層にはｎ型のもの
が好ましく、更に、Ｖ族系の元素を拡散させて用いるの
が好ましく、なかでも前記ボロンの拡散係数の値との差
が小さいという点で、燐を用いることが望ましい。
ト電極側の埋め込み層にはｐ型のものが好ましく、更
に、ＩＩＩ族系の元素を拡散させて形成させるのが好ま
しく、なかでも高濃度の拡散層を形成できるという点で
ボロン用いることが好ましい。一方、前記ｐチャネルＭ
ＯＳＦＥＴのゲート電極側の埋め込み層にはｎ型のもの
が好ましく、更に、Ｖ族系の元素を拡散させて用いるの
が好ましく、なかでも前記ボロンの拡散係数の値との差
が小さいという点で、燐を用いることが望ましい。
【００１６】また、ｎチャネルＭＯＳＦＥＴの形成領域
上にｎ型多結晶シリコン膜を形成する工程においては、
パターニング技術により形成するのが好ましく、更には
Ｖ族系の元素を用いるのが好ましく、なかでも燐をイオ
ン注入することによりｎ型多結晶シリコン膜を形成する
のが好ましい。
上にｎ型多結晶シリコン膜を形成する工程においては、
パターニング技術により形成するのが好ましく、更には
Ｖ族系の元素を用いるのが好ましく、なかでも燐をイオ
ン注入することによりｎ型多結晶シリコン膜を形成する
のが好ましい。
【００１７】また、ｐチャネルＭＯＳＦＥＴの形成領域
上にｐ型多結晶シリコン膜を形成する工程においては、
ＩＩＩ族系の元素を用いるのが好ましく、なかでもボロ
ンをイオン注入することによりｐ型多結晶シリコン膜を
形成するのが好ましい。
上にｐ型多結晶シリコン膜を形成する工程においては、
ＩＩＩ族系の元素を用いるのが好ましく、なかでもボロ
ンをイオン注入することによりｐ型多結晶シリコン膜を
形成するのが好ましい。
【００１８】また、前記多結晶シリコン膜から不純物を
拡散する工程は、アニールによって不純物を拡散する工
程が好ましい。
拡散する工程は、アニールによって不純物を拡散する工
程が好ましい。
【００１９】
【作用】ＭＯＳＦＥＴ等のスイッチング素子は、チャネ
ルを流れる電流はゲートのみの制御を受けることが望ま
しいが、実際はドレインの影響、及び基板の影響も受け
てしまう。従って、これらの影響が最小であるのはゲー
トに最も近い場所、即ちチャネルの表面を電流が流れる
場合が最も短チャネル効果の影響が少ないと考えられて
いた。従って、従来から埋め込み型ＭＯＳＦＥＴは表面
型ＭＯＳＦＥＴに比べて短チャネル効果が顕著であると
考えられていた。
ルを流れる電流はゲートのみの制御を受けることが望ま
しいが、実際はドレインの影響、及び基板の影響も受け
てしまう。従って、これらの影響が最小であるのはゲー
トに最も近い場所、即ちチャネルの表面を電流が流れる
場合が最も短チャネル効果の影響が少ないと考えられて
いた。従って、従来から埋め込み型ＭＯＳＦＥＴは表面
型ＭＯＳＦＥＴに比べて短チャネル効果が顕著であると
考えられていた。
【００２０】しかしながら、埋め込み層のある特定の深
さを電流が流れる場合に短チャネル効果の影響が最小に
なることが報告されている（文献：特許出願番号PH0515
5413）。即ち、埋め込み層を設けることにより、空乏層
が広がるため基板の影響を小さくすることができる。従
って、埋め込み層を基板の影響が小さく、かつ、ゲート
による制御をすることができる最も適当な厚さで形成す
ることで、表面型ＭＯＳＦＥＴより短チャネル効果の影
響を少なくすることができるのである。なお、埋め込み
層の厚さはソース・ドレインの接合深さと同程度に、若
しくはそれより厚くすることにより、最もソース・ドレ
インによるチャージ・シェア（charge share）を減らす
ことができ、短チャネル効果を抑制することができる。
さを電流が流れる場合に短チャネル効果の影響が最小に
なることが報告されている（文献：特許出願番号PH0515
5413）。即ち、埋め込み層を設けることにより、空乏層
が広がるため基板の影響を小さくすることができる。従
って、埋め込み層を基板の影響が小さく、かつ、ゲート
による制御をすることができる最も適当な厚さで形成す
ることで、表面型ＭＯＳＦＥＴより短チャネル効果の影
響を少なくすることができるのである。なお、埋め込み
層の厚さはソース・ドレインの接合深さと同程度に、若
しくはそれより厚くすることにより、最もソース・ドレ
インによるチャージ・シェア（charge share）を減らす
ことができ、短チャネル効果を抑制することができる。
【００２１】また、埋め込み型ＭＯＳＦＥＴはゲート電
界が表面型ＭＯＳＦＥＴに比べて低下し、しきい電圧の
ゲート酸化膜厚依存性が弱まり、前記酸化膜厚のバラツ
キに対する耐性を強くすることができる。このため、チ
ャネル長のバラツキによるしきい電圧の変動も小さくな
るのである。
界が表面型ＭＯＳＦＥＴに比べて低下し、しきい電圧の
ゲート酸化膜厚依存性が弱まり、前記酸化膜厚のバラツ
キに対する耐性を強くすることができる。このため、チ
ャネル長のバラツキによるしきい電圧の変動も小さくな
るのである。
【００２２】
【実施例】以下、本発明に係る半導体装置の実施例を図
面に基づいて説明する。図１は前記半導体装置の断面図
を示したものである。前記半導体装置は、シリコン基板
１と、該シリコン基板１の内部であって、その表面に形
成されたｐ型ウェル領域３と、前記シリコン基板１及び
前記ｐ型ウェル領域３にその一部が埋め込まれるように
形成された素子分離酸化膜５と、前記ｐ型ウェル領域３
の表面部に形成された埋め込み層７と、前記シリコン基
板１の表面部に形成されたｐ型埋め込み層９と、前記ｎ
型埋め込み層７の表面上であって、一定の間隔をもって
形成されたｎ型多結晶シリコン・ソース・ドレイン領域
１１と、前記埋め込み層９の表面上であって、一定の間
隔をもって形成されたｐ型シリコン・ソース・ドレイン
領域１３と、前記ｎ型埋め込み層７の表面上であって、
その一部が前記ｎ型多結晶シリコン・ソース・ドレイン
領域１１まで延在したゲート酸化膜１５と、これを介し
て形成されたｐ型ゲート電極１７と、同様に、ｐ型埋め
込み層９の表面上であって、その一部が前記ｐ型多結晶
シリコン・ソース・ドレイン領域１３まで延在したゲー
ト酸化膜１５と、これを介して形成されたｎ型ゲート電
極１９とからなる。
面に基づいて説明する。図１は前記半導体装置の断面図
を示したものである。前記半導体装置は、シリコン基板
１と、該シリコン基板１の内部であって、その表面に形
成されたｐ型ウェル領域３と、前記シリコン基板１及び
前記ｐ型ウェル領域３にその一部が埋め込まれるように
形成された素子分離酸化膜５と、前記ｐ型ウェル領域３
の表面部に形成された埋め込み層７と、前記シリコン基
板１の表面部に形成されたｐ型埋め込み層９と、前記ｎ
型埋め込み層７の表面上であって、一定の間隔をもって
形成されたｎ型多結晶シリコン・ソース・ドレイン領域
１１と、前記埋め込み層９の表面上であって、一定の間
隔をもって形成されたｐ型シリコン・ソース・ドレイン
領域１３と、前記ｎ型埋め込み層７の表面上であって、
その一部が前記ｎ型多結晶シリコン・ソース・ドレイン
領域１１まで延在したゲート酸化膜１５と、これを介し
て形成されたｐ型ゲート電極１７と、同様に、ｐ型埋め
込み層９の表面上であって、その一部が前記ｐ型多結晶
シリコン・ソース・ドレイン領域１３まで延在したゲー
ト酸化膜１５と、これを介して形成されたｎ型ゲート電
極１９とからなる。
【００２３】次に、本発明に係る半導体装置の製造方法
を図面に基づいて説明する。図２及び図３は、本発明の
実施例に係る製造工程を示すＣＭＯＳデバイスの断面図
である。
を図面に基づいて説明する。図２及び図３は、本発明の
実施例に係る製造工程を示すＣＭＯＳデバイスの断面図
である。
【００２４】まず、図２（ａ）に示すように，ｎ型半導
体基板１に周知の技術でｐ型ウェル領域３を形成し、周
知のＬＯＣＯＳ法で素子分離領域に酸化膜５を形成した
後、例えば厚さ０．８μｍ（０．３μｍから１．０μｍ
でもよい）で不純物を添加していない多結晶シリコン膜
３１を全面に堆積する。次に、前記ｐ型ウェル領域３の
上の前記多結晶シリコン膜３１上にレジスト３３を残置
し、これをマスクとしてボロンを例えば加速電圧３０Ｋ
ｅＶ（１０ＫｅＶから５０ＫｅＶでもよい），注入ドー
ズ量５ｘ１０15ｃｍ-2（１０15ｃｍ-2から１０16ｃｍ-2
でもよい）でイオン注入し、ｐ型多結晶シリコン領域３
５を形成する。
体基板１に周知の技術でｐ型ウェル領域３を形成し、周
知のＬＯＣＯＳ法で素子分離領域に酸化膜５を形成した
後、例えば厚さ０．８μｍ（０．３μｍから１．０μｍ
でもよい）で不純物を添加していない多結晶シリコン膜
３１を全面に堆積する。次に、前記ｐ型ウェル領域３の
上の前記多結晶シリコン膜３１上にレジスト３３を残置
し、これをマスクとしてボロンを例えば加速電圧３０Ｋ
ｅＶ（１０ＫｅＶから５０ＫｅＶでもよい），注入ドー
ズ量５ｘ１０15ｃｍ-2（１０15ｃｍ-2から１０16ｃｍ-2
でもよい）でイオン注入し、ｐ型多結晶シリコン領域３
５を形成する。
【００２５】次に、図２（ｂ）に示すように、前記ｐ型
ウェル領域３以外の前記多結晶シリコン膜３１上にレジ
スト３９を残置し、これをマスクとして燐を例えば加速
電圧３０ＫｅＶ（１０ＫｅＶから５０ＫｅＶでもよ
い）、注入ドーズ量５ｘ１０15ｃｍ-2（１０15ｃｍ-2か
ら１０16ｃｍ-2でもよい）でイオン注入し、ｎ型多結晶
シリコン領域３７を形成する。次に、窒素雰囲気で例え
ば８００℃（６００℃から１０００℃でもよい）のアニ
ールを３０分間（１０秒間から１２０分間でもよい）行
い、ｎ型多結晶シリコン領域３７から前記ｐウェル領域
３へ燐を拡散し、図２（ｃ）に示すようなｎ型埋め込み
層７を形成すると同時に、ｐ型多結晶シリコン領域３５
から前記ｎ型基板１へボロンを拡散し、図２（ｃ）に示
すようなｐ型埋め込み層９を例えば３０ｎｍ（１０ｎｍ
から５０ｎｍでもよい）形成する。
ウェル領域３以外の前記多結晶シリコン膜３１上にレジ
スト３９を残置し、これをマスクとして燐を例えば加速
電圧３０ＫｅＶ（１０ＫｅＶから５０ＫｅＶでもよ
い）、注入ドーズ量５ｘ１０15ｃｍ-2（１０15ｃｍ-2か
ら１０16ｃｍ-2でもよい）でイオン注入し、ｎ型多結晶
シリコン領域３７を形成する。次に、窒素雰囲気で例え
ば８００℃（６００℃から１０００℃でもよい）のアニ
ールを３０分間（１０秒間から１２０分間でもよい）行
い、ｎ型多結晶シリコン領域３７から前記ｐウェル領域
３へ燐を拡散し、図２（ｃ）に示すようなｎ型埋め込み
層７を形成すると同時に、ｐ型多結晶シリコン領域３５
から前記ｎ型基板１へボロンを拡散し、図２（ｃ）に示
すようなｐ型埋め込み層９を例えば３０ｎｍ（１０ｎｍ
から５０ｎｍでもよい）形成する。
【００２６】次に、図２（ｃ）に示すように、周知のパ
ターニング技術によりｎチャネルＭＯＳＦＥＴのソース
・ドレインとなる領域にｎ型多結晶シリコン領域１１を
形成し、ｐチャネルＭＯＳＦＥＴのソース・ドレインと
なる領域にｐ型多結晶シリコン領域１３を形成する。
ターニング技術によりｎチャネルＭＯＳＦＥＴのソース
・ドレインとなる領域にｎ型多結晶シリコン領域１１を
形成し、ｐチャネルＭＯＳＦＥＴのソース・ドレインと
なる領域にｐ型多結晶シリコン領域１３を形成する。
【００２７】次に、図３（ｄ）に示すように、前記ｎ型
埋め込み層７、前記ｐ型埋め込み層９、前記ｎ型多結晶
シリコン・ソース・ドレイン領域１１、及び前記ｐ型多
結晶シリコン・ソース・ドレイン領域１３を酸化するこ
とにより、例えば１０ｎｍ（５ｎｍから２０ｎｍでもよ
い）の熱酸化膜１５を形成した後、例えば厚さ０．８μ
ｍ（０．３μｍから１．０μｍでもよい）で不純物を添
加していない多結晶シリコン膜を全面に堆積し、ボロン
を例えば加速電圧３０ＫｅＶ（１０ＫｅＶから５０Ｋｅ
Ｖでもよい）、注入ドーズ量５ｘ１０15ｃｍ-2（１０15
ｃｍ-2から１０16ｃｍ-2でもよい）でイオン注入し、ｐ
型ゲート多結晶シリコン領域４１を形成する。次に前記
ｐ型ウェル領域３上の該ｐ型ゲート多結晶シリコン膜４
１上にＣＶＤ膜４５を残置し、これをマスクとして燐を
拡散しｎ型ゲート多結晶シリコン膜４３を形成する。該
形成後ＣＶＤ膜４５を除去する。
埋め込み層７、前記ｐ型埋め込み層９、前記ｎ型多結晶
シリコン・ソース・ドレイン領域１１、及び前記ｐ型多
結晶シリコン・ソース・ドレイン領域１３を酸化するこ
とにより、例えば１０ｎｍ（５ｎｍから２０ｎｍでもよ
い）の熱酸化膜１５を形成した後、例えば厚さ０．８μ
ｍ（０．３μｍから１．０μｍでもよい）で不純物を添
加していない多結晶シリコン膜を全面に堆積し、ボロン
を例えば加速電圧３０ＫｅＶ（１０ＫｅＶから５０Ｋｅ
Ｖでもよい）、注入ドーズ量５ｘ１０15ｃｍ-2（１０15
ｃｍ-2から１０16ｃｍ-2でもよい）でイオン注入し、ｐ
型ゲート多結晶シリコン領域４１を形成する。次に前記
ｐ型ウェル領域３上の該ｐ型ゲート多結晶シリコン膜４
１上にＣＶＤ膜４５を残置し、これをマスクとして燐を
拡散しｎ型ゲート多結晶シリコン膜４３を形成する。該
形成後ＣＶＤ膜４５を除去する。
【００２８】次に、図３（ｅ）に示すように、周知のパ
ターニング技術によりｐ型ゲート電極１７とｎ型ゲート
電極１９を形成する。以下、通常の工程に従い全面にＣ
ＶＤ酸化膜を堆積して保護膜を形成した後、コンタクト
ホールを開孔してアルミ電極を形成し、ＣＭＯＳデバイ
スを形成する。
ターニング技術によりｐ型ゲート電極１７とｎ型ゲート
電極１９を形成する。以下、通常の工程に従い全面にＣ
ＶＤ酸化膜を堆積して保護膜を形成した後、コンタクト
ホールを開孔してアルミ電極を形成し、ＣＭＯＳデバイ
スを形成する。
【００２９】このようにして、製造されたＣＭＯＳデバ
イスは、ｎチャネルとｐチャネル共に埋め込み型ＭＯＳ
ＦＥＴで構成されていることにより、ゲート電界が表面
型ＭＯＳＦＥＴに比べて低下し、しきい電圧のゲート酸
化膜圧のバラツキに対する耐性が向上した。また、埋め
込み層の厚みをソース・ドレインの接合深さ以上にする
ことにより、ソース・ドレインによるチャージ・シェア
（charge share）が減り、短チャネル効果も抑制するこ
とができた。
イスは、ｎチャネルとｐチャネル共に埋め込み型ＭＯＳ
ＦＥＴで構成されていることにより、ゲート電界が表面
型ＭＯＳＦＥＴに比べて低下し、しきい電圧のゲート酸
化膜圧のバラツキに対する耐性が向上した。また、埋め
込み層の厚みをソース・ドレインの接合深さ以上にする
ことにより、ソース・ドレインによるチャージ・シェア
（charge share）が減り、短チャネル効果も抑制するこ
とができた。
【００３０】本発明は、上記実施例に何ら限定されるも
のではなく、発明の要旨を逸脱しない範囲で適宜変更し
てもよい。
のではなく、発明の要旨を逸脱しない範囲で適宜変更し
てもよい。
【００３１】
【発明の効果】以上説明したように、本発明によればｎ
チャネルとｐチャネル共に埋め込み型ＭＯＳＦＥＴで構
成されていることにより、製造プロセスのバラツキに対
する耐性が強く、また、短チャネル効果を抑制できる高
性能なＣＭＯＳデバイスを実現することができる。
チャネルとｐチャネル共に埋め込み型ＭＯＳＦＥＴで構
成されていることにより、製造プロセスのバラツキに対
する耐性が強く、また、短チャネル効果を抑制できる高
性能なＣＭＯＳデバイスを実現することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の構造断面図である。
【図２】本発明に係る実施例の製造工程を示す工程断面
図（前半部）である。
図（前半部）である。
【図３】本発明に係る実施例の製造工程を示す工程断面
図（後半部）である。
図（後半部）である。
【図４】従来の半導体装置の構造断面図である。
１ シリコン基板 ３ ｐ型ウェル領域 ５ 素子分離酸化膜 ７ ｎ型埋め込み層 ９ ｐ型埋め込み層 １１ ｎ型多結晶シリコン・ソース・ドレイン領域 １３ ｐ型多結晶シリコン・ソース・ドレイン領域 １５，２５ ゲート酸化膜 １７，２９ ｐ型ゲート電極 １９，２７ ｎ型ゲート電極 ２１ ｎ型シリコン・ソース・ドレイン領域 ２３ ｐ型シリコン・ソース・ドレイン領域 ３１ 多結晶シリコン膜 ３３，３９ レジスト膜 ３５，４１ ｐ型多結晶シリコン膜 ３７，４３ ｎ型多結晶シリコン膜 ４５ ＣＶＤ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 9274−4Ｍ Ｈ０１Ｌ 21/94 Ａ 27/08 ３２１ Ｄ
Claims (3)
- 【請求項１】 半導体基板上に形成されたｎチャネルＭ
ＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴを有する半導体
装置において、 ｐ型多結晶シリコン膜からなる前記ｎチャネルＭＯＳＦ
ＥＴのゲート電極と、 ｎ型多結晶シリコン膜からなる前記ｐチャネルＭＯＳＦ
ＥＴのゲート電極と、 前記ｎチャネルＭＯＳＦＥＴ及び前記ｐチャネルＭＯＳ
ＦＥＴのチャネル領域に形成された、各々のソース・ド
レイン領域と同一導電型の埋め込み層とを備えることを
特徴とする半導体装置。 - 【請求項２】 前記埋め込み層はソース・ドレインの接
合深さ以上の厚さにすることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 半導体基板上に形成されたｎチャネルＭ
ＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴを有する半導体
装置を製造する方法において、 ｎチャネルＭＯＳＦＥＴの形成領域上にｎ型多結晶シリ
コン膜を形成する工程と、 ｐチャネルＭＯＳＦＥＴの形成領域上にｐ型多結晶シリ
コン膜を形成する工程と、 前記ｎ型及びｐ型多結晶シリコン膜から不純物を拡散し
て、ｎチャネルＭＯＳＦＥＴのチャネル領域にｎ型埋め
込み層を形成し、ｐチャネルＭＯＳＦＥＴのチャネル領
域にｐ型埋め込み層を形成する工程と、 前記ｎ型及びｐ型多結晶シリコン膜をパターニングして
ｎ型及びｐ型ソース・ドレイン領域を形成する工程と、 前記埋め込み層と、前記ｎ型及びｐ型ソース・ドレイン
領域とを酸化し、ゲート酸化膜を形成する工程と、 該ゲート酸化膜上に、ｎチャネルＭＯＳＦＥＴのゲート
電極となるｐ型多結晶シリコン膜と、ｐチャネルＭＯＳ
ＦＥＴのゲート電極となるｎ型多結晶シリコン膜とを形
成する工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063145A JPH07273212A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063145A JPH07273212A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273212A true JPH07273212A (ja) | 1995-10-20 |
Family
ID=13220796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6063145A Pending JPH07273212A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273212A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066880A (en) * | 1997-08-26 | 2000-05-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| EP1102319A1 (en) * | 1999-11-19 | 2001-05-23 | STMicroelectronics S.r.l. | Process for manufacturing electronic devices comprising high voltage mos transistors, and electronic device thus obtained |
| US6747318B1 (en) * | 2001-12-13 | 2004-06-08 | Lsi Logic Corporation | Buried channel devices and a process for their fabrication simultaneously with surface channel devices to produce transistors and capacitors with multiple electrical gate oxides |
| US6770944B2 (en) | 1999-12-03 | 2004-08-03 | Kabushiki Kaisha Toshiba | Semiconductor device having counter and channel impurity regions |
-
1994
- 1994-03-31 JP JP6063145A patent/JPH07273212A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066880A (en) * | 1997-08-26 | 2000-05-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6492676B2 (en) | 1997-08-26 | 2002-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having gate electrode in which depletion layer can be generated |
| EP1102319A1 (en) * | 1999-11-19 | 2001-05-23 | STMicroelectronics S.r.l. | Process for manufacturing electronic devices comprising high voltage mos transistors, and electronic device thus obtained |
| US6501147B1 (en) | 1999-11-19 | 2002-12-31 | Stmicroelectronics S.R.L. | Process for manufacturing electronic devices comprising high voltage MOS transistors, and electronic device thus obtained |
| US6770944B2 (en) | 1999-12-03 | 2004-08-03 | Kabushiki Kaisha Toshiba | Semiconductor device having counter and channel impurity regions |
| US7078776B2 (en) | 1999-12-03 | 2006-07-18 | Kabushiki Kaisha Toshiba | Low threshold voltage semiconductor device |
| US6747318B1 (en) * | 2001-12-13 | 2004-06-08 | Lsi Logic Corporation | Buried channel devices and a process for their fabrication simultaneously with surface channel devices to produce transistors and capacitors with multiple electrical gate oxides |
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