JPH08186179A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
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- JPH08186179A JPH08186179A JP6338340A JP33834094A JPH08186179A JP H08186179 A JPH08186179 A JP H08186179A JP 6338340 A JP6338340 A JP 6338340A JP 33834094 A JP33834094 A JP 33834094A JP H08186179 A JPH08186179 A JP H08186179A
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Abstract
(57)【要約】
【目的】 ＰチャネルトランジスタとＮチャネルトラン
ジスタとで特性をバランスさせ、且つ製造を容易にす
る。 【構成】 Ｐチャネルトランジスタ及びＮチャネルトラ
ンジスタの何れのゲート電極の導電型もＰ型である。Ｐ
チャネルトランジスタが表面チャネル型であるので、低
い閾値電圧を得ることができて、埋め込みチャネル型と
略同等程度の電流駆動能力を得ることが可能である。一
方、Ｎチャネルトランジスタが埋め込みチャネル型であ
るが、閾値電圧がそれほどには大きくならず、表面チャ
ネル型に比べて電流駆動能力の低下が少ない。しかも、
ゲート電極の不純物が相互拡散せず、ゲート電極の不純
物濃度の低下による閾値電圧の変動がない。
ジスタとで特性をバランスさせ、且つ製造を容易にす
る。 【構成】 Ｐチャネルトランジスタ及びＮチャネルトラ
ンジスタの何れのゲート電極の導電型もＰ型である。Ｐ
チャネルトランジスタが表面チャネル型であるので、低
い閾値電圧を得ることができて、埋め込みチャネル型と
略同等程度の電流駆動能力を得ることが可能である。一
方、Ｎチャネルトランジスタが埋め込みチャネル型であ
るが、閾値電圧がそれほどには大きくならず、表面チャ
ネル型に比べて電流駆動能力の低下が少ない。しかも、
ゲート電極の不純物が相互拡散せず、ゲート電極の不純
物濃度の低下による閾値電圧の変動がない。
Description
【０００１】
【産業上の利用分野】本願の発明は、Ｐチャネルトラン
ジスタ及びＮチャネルトランジスタの双方を含む相補型
半導体装置に関するものである。
ジスタ及びＮチャネルトランジスタの双方を含む相補型
半導体装置に関するものである。
【０００２】
【従来の技術】図５は、ＣＭＯＳ半導体装置の一従来例
のうちでＰＭＯＳトランジスタの部分を示している。こ
の一従来例では、Ｓｉ基板１１の表面に素子分離用のＳ
ｉＯ2膜１２が形成されており、ＰＭＯＳトランジスタ
１３の形成領域にＮウェル１４が形成されている。
のうちでＰＭＯＳトランジスタの部分を示している。こ
の一従来例では、Ｓｉ基板１１の表面に素子分離用のＳ
ｉＯ2膜１２が形成されており、ＰＭＯＳトランジスタ
１３の形成領域にＮウェル１４が形成されている。
【０００３】ＳｉＯ2 膜１２に囲まれているＳｉ基板１
１の表面には、ゲート酸化膜としてのＳｉＯ2 膜１５が
形成されている。そして、Ｎ+ 型の多結晶Ｓｉ膜１６と
ＷＳｉx 膜１７等とから成るポリサイド層でゲート電極
１８が形成されており、このゲート電極１８にはＬＤＤ
構造用の側壁がＳｉＯ2 膜２１等で形成されている。
１の表面には、ゲート酸化膜としてのＳｉＯ2 膜１５が
形成されている。そして、Ｎ+ 型の多結晶Ｓｉ膜１６と
ＷＳｉx 膜１７等とから成るポリサイド層でゲート電極
１８が形成されており、このゲート電極１８にはＬＤＤ
構造用の側壁がＳｉＯ2 膜２１等で形成されている。
【０００４】Ｎウェル１４のうちで多結晶Ｓｉ膜１６下
には、Ｎ+ 型のゲート電極１８の仕事関数を補正するた
めの埋め込み層であるＰ--領域２２が形成されており、
ＳｉＯ2 膜２１下には、ＬＤＤ部としてのＰ- 領域２３
と所謂ポケット部としてのＮ- 領域２４とが形成されて
いる。また、Ｎウェル１４のうちで多結晶Ｓｉ膜１６及
びＳｉＯ2 膜２１下以外の部分には、ソース／ドレイン
部としてのＰ+ 領域２５が形成されている。
には、Ｎ+ 型のゲート電極１８の仕事関数を補正するた
めの埋め込み層であるＰ--領域２２が形成されており、
ＳｉＯ2 膜２１下には、ＬＤＤ部としてのＰ- 領域２３
と所謂ポケット部としてのＮ- 領域２４とが形成されて
いる。また、Ｎウェル１４のうちで多結晶Ｓｉ膜１６及
びＳｉＯ2 膜２１下以外の部分には、ソース／ドレイン
部としてのＰ+ 領域２５が形成されている。
【０００５】なお、この一従来例のうちでＮＭＯＳトラ
ンジスタ（図示せず）にも、Ｎ+ 型のゲート電極１８が
用いられている。従って、ＰＭＯＳトランジスタ１３は
埋め込みチャネル型であり、ＮＭＯＳトランジスタは表
面チャネル型である。
ンジスタ（図示せず）にも、Ｎ+ 型のゲート電極１８が
用いられている。従って、ＰＭＯＳトランジスタ１３は
埋め込みチャネル型であり、ＮＭＯＳトランジスタは表
面チャネル型である。
【０００６】
【発明が解決しようとする課題】ところが、埋め込み層
であるＰ--領域２２は拡散係数の大きいボロンで形成さ
れるのが一般的であるので、上述の一従来例では、ゲー
ト酸化やその後のアニールによる再拡散でＰ--領域２２
とＮウェル１４との接合が深くなりがちであり、サブス
レッショルド特性つまり電流の立ち上がり特性が劣化し
易い。
であるＰ--領域２２は拡散係数の大きいボロンで形成さ
れるのが一般的であるので、上述の一従来例では、ゲー
ト酸化やその後のアニールによる再拡散でＰ--領域２２
とＮウェル１４との接合が深くなりがちであり、サブス
レッショルド特性つまり電流の立ち上がり特性が劣化し
易い。
【０００７】このため、閾値電圧を０．５Ｖ以下にしよ
うとすると、オフ時のチャネルリーク電流が多くなり過
ぎて、ＣＭＯＳ回路の消費電流が多くなってしまう。従
って、上述の一従来例では、低い閾値電圧を得ることが
できなくて、高い電流駆動能力を得ることが困難であっ
た。
うとすると、オフ時のチャネルリーク電流が多くなり過
ぎて、ＣＭＯＳ回路の消費電流が多くなってしまう。従
って、上述の一従来例では、低い閾値電圧を得ることが
できなくて、高い電流駆動能力を得ることが困難であっ
た。
【０００８】一方、表面チャネル型の場合は、図６
（ａ）に示す様に、ポケット部の有無に拘らずゲート電
極下のポテンシャルバリアの高さが均一に近いので、Ｐ
- 領域２３やＰ+ 領域２５からの不純物の横方向拡散に
よって閾値電圧が影響を受けにくい。
（ａ）に示す様に、ポケット部の有無に拘らずゲート電
極下のポテンシャルバリアの高さが均一に近いので、Ｐ
- 領域２３やＰ+ 領域２５からの不純物の横方向拡散に
よって閾値電圧が影響を受けにくい。
【０００９】ところが、埋め込みチャネル型の場合は、
図６（ｂ）に示す様に、ポケット部がある場合の閾値電
圧がソース端におけるポテンシャルバリアのみで決定さ
れるので、Ｐ- 領域２３やＰ+ 領域２５からＮ- 領域２
４への不純物の横方向拡散によって閾値電圧が影響を受
け易い。
図６（ｂ）に示す様に、ポケット部がある場合の閾値電
圧がソース端におけるポテンシャルバリアのみで決定さ
れるので、Ｐ- 領域２３やＰ+ 領域２５からＮ- 領域２
４への不純物の横方向拡散によって閾値電圧が影響を受
け易い。
【００１０】しかも、Ｐ- 領域２３やＰ+ 領域２５は拡
散係数の大きいボロンで形成されるのが一般的であるの
で、閾値電圧の受ける影響が大きい。従って、上述の一
従来例では、ポケット部を形成したとしても、微細化に
伴う短チャネル効果を抑制しにくく、サブスレッショル
ド特性が更に劣化し易くて、高い電流駆動能力を得るこ
とが更に困難であった。
散係数の大きいボロンで形成されるのが一般的であるの
で、閾値電圧の受ける影響が大きい。従って、上述の一
従来例では、ポケット部を形成したとしても、微細化に
伴う短チャネル効果を抑制しにくく、サブスレッショル
ド特性が更に劣化し易くて、高い電流駆動能力を得るこ
とが更に困難であった。
【００１１】なお、ＮＭＯＳトランジスタにはＮ+ 型の
ゲート電極を用い、ＰＭＯＳトランジスタにはＰ+ 型の
ゲート電極を用いて、ＮＭＯＳトランジスタのみならず
ＰＭＯＳトランジスタをも表面チャネル型にするデュア
ルゲート構造が考えられている。表面チャネル型のＰＭ
ＯＳトランジスタでは、埋め込みチャネル型のＰＭＯＳ
トランジスタに比べて、短チャネル効果の抑制が容易で
あるので、サブスレッショルド特性が良好で低い閾値電
圧を得ることができる。
ゲート電極を用い、ＰＭＯＳトランジスタにはＰ+ 型の
ゲート電極を用いて、ＮＭＯＳトランジスタのみならず
ＰＭＯＳトランジスタをも表面チャネル型にするデュア
ルゲート構造が考えられている。表面チャネル型のＰＭ
ＯＳトランジスタでは、埋め込みチャネル型のＰＭＯＳ
トランジスタに比べて、短チャネル効果の抑制が容易で
あるので、サブスレッショルド特性が良好で低い閾値電
圧を得ることができる。
【００１２】しかし、デュアルゲート構造では、ゲート
電極の不純物が相互拡散し、Ｐチャネルトランジスタ及
びＮチャネルトランジスタの何れにおいてもゲート電極
の不純物濃度の低下による閾値電圧の変動が生じるで、
製造が容易でない。
電極の不純物が相互拡散し、Ｐチャネルトランジスタ及
びＮチャネルトランジスタの何れにおいてもゲート電極
の不純物濃度の低下による閾値電圧の変動が生じるで、
製造が容易でない。
【００１３】このため、従来のＣＭＯＳ半導体装置で
は、上述の様に、埋め込みチャネル型のＰＭＯＳトラン
ジスタと表面チャネル型のＮＭＯＳトランジスタとの組
み合わせを用いていた。この結果、図１からも明らかな
様に、ＰチャネルトランジスタとＮチャネルトランジス
タとで特性がバランスしておらず、このＣＭＯＳ半導体
装置を設計ルール的にバランスよく設計することができ
なかった。
は、上述の様に、埋め込みチャネル型のＰＭＯＳトラン
ジスタと表面チャネル型のＮＭＯＳトランジスタとの組
み合わせを用いていた。この結果、図１からも明らかな
様に、ＰチャネルトランジスタとＮチャネルトランジス
タとで特性がバランスしておらず、このＣＭＯＳ半導体
装置を設計ルール的にバランスよく設計することができ
なかった。
【００１４】
【課題を解決するための手段】請求項１の相補型半導体
装置は、Ｐチャネルトランジスタ２６及びＮチャネルト
ランジスタ２７の何れのゲート電極３４の導電型もＰ型
であることを特徴としている。
装置は、Ｐチャネルトランジスタ２６及びＮチャネルト
ランジスタ２７の何れのゲート電極３４の導電型もＰ型
であることを特徴としている。
【００１５】請求項２の相補型半導体装置は、請求項１
の相補型半導体装置において、Ｐ型の多結晶シリコン膜
で前記ゲート電極３４が形成されていることを特徴とし
ている。
の相補型半導体装置において、Ｐ型の多結晶シリコン膜
で前記ゲート電極３４が形成されていることを特徴とし
ている。
【００１６】請求項３の相補型半導体装置は、請求項１
の相補型半導体装置において、Ｐ型の多結晶シリコン膜
３３上にシリサイド膜１７が積層されているポリサイド
層で前記ゲート電極３４が形成されていることを特徴と
している。
の相補型半導体装置において、Ｐ型の多結晶シリコン膜
３３上にシリサイド膜１７が積層されているポリサイド
層で前記ゲート電極３４が形成されていることを特徴と
している。
【００１７】請求項４の相補型半導体装置は、請求項１
〜３の何れかの相補型半導体装置において、前記Ｎチャ
ネルトランジスタ２７のチャネル部に臨む接合をこのチ
ャネル部よりも高濃度の不純物領域３８が覆っているこ
とを特徴としている。
〜３の何れかの相補型半導体装置において、前記Ｎチャ
ネルトランジスタ２７のチャネル部に臨む接合をこのチ
ャネル部よりも高濃度の不純物領域３８が覆っているこ
とを特徴としている。
【００１８】
【作用】請求項１〜３の相補型半導体装置では、Ｐチャ
ネルトランジスタ２６が表面チャネル型であるので、短
チャネル効果が生じにくい。このため、埋め込みチャネ
ル型に比べて、サブスレッショルド特性が良好で低い閾
値電圧を得ることができるので、キャリアの移動度が若
干劣るにも拘らず、埋め込みチャネル型と略同等程度の
電流駆動能力を得ることが可能である。
ネルトランジスタ２６が表面チャネル型であるので、短
チャネル効果が生じにくい。このため、埋め込みチャネ
ル型に比べて、サブスレッショルド特性が良好で低い閾
値電圧を得ることができるので、キャリアの移動度が若
干劣るにも拘らず、埋め込みチャネル型と略同等程度の
電流駆動能力を得ることが可能である。
【００１９】一方、Ｎチャネルトランジスタ２７が埋め
込みチャネル型であるが、Ｎチャネルトランジスタ２７
の埋め込み層３２は拡散係数の小さい不純物で形成する
ことができるので、この埋め込み層３２の接合を浅くす
ることができる。このため、埋め込みチャネル型のＰチ
ャネルトランジスタ１３ほどにはサブスレッショルド特
性が劣化しなくて閾値電圧がそれほどには大きくなら
ず、その反面、キャリアの移動度が大きいので、表面チ
ャネル型に比べて電流駆動能力の低下が少ない。
込みチャネル型であるが、Ｎチャネルトランジスタ２７
の埋め込み層３２は拡散係数の小さい不純物で形成する
ことができるので、この埋め込み層３２の接合を浅くす
ることができる。このため、埋め込みチャネル型のＰチ
ャネルトランジスタ１３ほどにはサブスレッショルド特
性が劣化しなくて閾値電圧がそれほどには大きくなら
ず、その反面、キャリアの移動度が大きいので、表面チ
ャネル型に比べて電流駆動能力の低下が少ない。
【００２０】しかも、Ｐチャネルトランジスタ２６及び
Ｎチャネルトランジスタ２７の何れのゲート電極３４の
導電型もＰ型であるので、デュアルゲート構造の様にゲ
ート電極３４の不純物が相互拡散せず、Ｐチャネルトラ
ンジスタ２６及びＮチャネルトランジスタ２７の何れに
おいてもゲート電極３４の不純物濃度の低下による閾値
電圧の変動がない。
Ｎチャネルトランジスタ２７の何れのゲート電極３４の
導電型もＰ型であるので、デュアルゲート構造の様にゲ
ート電極３４の不純物が相互拡散せず、Ｐチャネルトラ
ンジスタ２６及びＮチャネルトランジスタ２７の何れに
おいてもゲート電極３４の不純物濃度の低下による閾値
電圧の変動がない。
【００２１】請求項４の相補型半導体装置では、Ｎチャ
ネルトランジスタ２７が所謂ポケット部３８を有してい
るが、Ｎチャネルトランジスタ２７のソース／ドレイン
部４１等は拡散係数の小さい不純物で形成することがで
きるので、ソース／ドレイン部４１等からポケット部３
８への不純物の横方向拡散が少なく、ポケット部３８に
よる短チャネル効果の抑制効果が大きい。このため、サ
ブスレッショルド特性が劣化しにくくて低い閾値電圧を
得ることができ、キャリアの移動度は大きいので、表面
チャネル型に比べて電流駆動能力の低下が更に少ない。
ネルトランジスタ２７が所謂ポケット部３８を有してい
るが、Ｎチャネルトランジスタ２７のソース／ドレイン
部４１等は拡散係数の小さい不純物で形成することがで
きるので、ソース／ドレイン部４１等からポケット部３
８への不純物の横方向拡散が少なく、ポケット部３８に
よる短チャネル効果の抑制効果が大きい。このため、サ
ブスレッショルド特性が劣化しにくくて低い閾値電圧を
得ることができ、キャリアの移動度は大きいので、表面
チャネル型に比べて電流駆動能力の低下が更に少ない。
【００２２】
【実施例】以下、ＣＭＯＳ半導体装置に適用した本願の
発明の一実施例を、図１〜４を参照しながら説明する。
なお、図２〜４に示す一実施例のうちで、図５に示した
一従来例と対応する構成部分には、図５と同一の符号を
付してある。
発明の一実施例を、図１〜４を参照しながら説明する。
なお、図２〜４に示す一実施例のうちで、図５に示した
一従来例と対応する構成部分には、図５と同一の符号を
付してある。
【００２３】本実施例を製造するためには、図２に示す
様に、Ｓｉ基板１１の表面に通常のＬＯＣＯＳ法で素子
分離用のＳｉＯ2 膜１２を形成した後、ＰＭＯＳトラン
ジスタ２６及びＮＭＯＳトランジスタ２７の夫々の形成
領域にＮウェル１４及びＰウェル３１を形成する。
様に、Ｓｉ基板１１の表面に通常のＬＯＣＯＳ法で素子
分離用のＳｉＯ2 膜１２を形成した後、ＰＭＯＳトラン
ジスタ２６及びＮＭＯＳトランジスタ２７の夫々の形成
領域にＮウェル１４及びＰウェル３１を形成する。
【００２４】そして、Ｎウェル１４及びＰウェル３１の
両方に対して、例えばヒ素を２０ｋｅＶの加速エネルギ
ー及び１〜４×１０12ｃｍ-2のドーズ量でイオン注入し
て、閾値電圧を調整するためのＮ- 領域３２を形成す
る。なお、ヒ素の代わりにリンを用いてもよく、また、
不純物のドーズ量はＮウェル１４及びＰウェル３１の不
純物濃度やゲート電極の仕事関数によって当然に微調整
する。
両方に対して、例えばヒ素を２０ｋｅＶの加速エネルギ
ー及び１〜４×１０12ｃｍ-2のドーズ量でイオン注入し
て、閾値電圧を調整するためのＮ- 領域３２を形成す
る。なお、ヒ素の代わりにリンを用いてもよく、また、
不純物のドーズ量はＮウェル１４及びＰウェル３１の不
純物濃度やゲート電極の仕事関数によって当然に微調整
する。
【００２５】次に、図３に示す様に、ＳｉＯ2 膜１２に
囲まれているＳｉ基板１１の表面に、ゲート酸化膜とし
てのＳｉＯ2 膜１５を形成する。そして、ＣＶＤ法で全
面に堆積させたＰ+ 型の多結晶Ｓｉ膜３３とＷＳｉx 膜
１７等の高融点金属シリサイド膜とから成るポリサイド
層をパターニングして、ゲート電極３４を形成する。多
結晶Ｓｉ膜３３に対する不純物の導入は、イオン注入で
も、ＣＶＤ時の添加でもよい。
囲まれているＳｉ基板１１の表面に、ゲート酸化膜とし
てのＳｉＯ2 膜１５を形成する。そして、ＣＶＤ法で全
面に堆積させたＰ+ 型の多結晶Ｓｉ膜３３とＷＳｉx 膜
１７等の高融点金属シリサイド膜とから成るポリサイド
層をパターニングして、ゲート電極３４を形成する。多
結晶Ｓｉ膜３３に対する不純物の導入は、イオン注入で
も、ＣＶＤ時の添加でもよい。
【００２６】次に、図４に示す様に、ゲート電極３４及
びＳｉＯ2 膜１２をマスクにした不純物のイオン注入
で、Ｎウェル１４及びＰウェル３１にＬＤＤ部としての
Ｐ領域３５及びＮ領域３６を形成する。また、ゲート電
極３４及びＳｉＯ2 膜１２をマスクにした不純物の斜め
回転イオン注入で、Ｎウェル１４及びＰウェル３１にポ
ケット部としてのＮ領域３７及びＰ領域３８を形成す
る。
びＳｉＯ2 膜１２をマスクにした不純物のイオン注入
で、Ｎウェル１４及びＰウェル３１にＬＤＤ部としての
Ｐ領域３５及びＮ領域３６を形成する。また、ゲート電
極３４及びＳｉＯ2 膜１２をマスクにした不純物の斜め
回転イオン注入で、Ｎウェル１４及びＰウェル３１にポ
ケット部としてのＮ領域３７及びＰ領域３８を形成す
る。
【００２７】その後、ＬＤＤ構造用の側壁をＳｉＯ2 膜
２１等でゲート電極３４に形成し、ゲート電極３４及び
ＳｉＯ2 膜１２、２１をマスクにした不純物のイオン注
入で、Ｎウェル１４及びＰウェル３１にソース／ドレイ
ン部としてのＰ+ 領域２５及びＮ+ 領域４１を形成す
る。
２１等でゲート電極３４に形成し、ゲート電極３４及び
ＳｉＯ2 膜１２、２１をマスクにした不純物のイオン注
入で、Ｎウェル１４及びＰウェル３１にソース／ドレイ
ン部としてのＰ+ 領域２５及びＮ+ 領域４１を形成す
る。
【００２８】そして、層間絶縁膜４２を全面に堆積さ
せ、Ｐ+ 領域２５及びＮ+ 領域４１に達するコンタクト
孔４３を層間絶縁膜４２に開孔し、Ａｌ配線等の金属配
線（図示せず）を形成して、本実施例を完成させる。以
上の様にして製造した本実施例では、ＰＭＯＳトランジ
スタ２６が表面チャネル型であり、ＮＭＯＳトランジス
タ２７が埋め込みチャネル型である。
せ、Ｐ+ 領域２５及びＮ+ 領域４１に達するコンタクト
孔４３を層間絶縁膜４２に開孔し、Ａｌ配線等の金属配
線（図示せず）を形成して、本実施例を完成させる。以
上の様にして製造した本実施例では、ＰＭＯＳトランジ
スタ２６が表面チャネル型であり、ＮＭＯＳトランジス
タ２７が埋め込みチャネル型である。
【００２９】しかし、ＮＭＯＳトランジスタ２７では、
埋め込み層であるＮ- 領域３２が拡散係数の小さいヒ素
で形成されているので、ゲート酸化やその後のアニール
による再拡散でも、Ｎ- 領域３２とＰウェル３１との接
合が、図５に示した一従来例のＰＭＯＳトランジスタ１
３におけるＰ--領域２２とＮウェル１４との接合ほどに
は深くならず、サブスレッショルド特性が劣化しにく
い。
埋め込み層であるＮ- 領域３２が拡散係数の小さいヒ素
で形成されているので、ゲート酸化やその後のアニール
による再拡散でも、Ｎ- 領域３２とＰウェル３１との接
合が、図５に示した一従来例のＰＭＯＳトランジスタ１
３におけるＰ--領域２２とＮウェル１４との接合ほどに
は深くならず、サブスレッショルド特性が劣化しにく
い。
【００３０】しかも、Ｎ領域３６やＮ+ 領域４１も拡散
係数の小さいヒ素で形成されているので、これらのＮ領
域３６やＮ+ 領域４１からＰ領域３８への不純物の横方
向拡散が少なくて閾値電圧が影響を受けにくい。従っ
て、本実施例では、ポケット部であるＰ領域３８による
短チャネル効果の抑制効果が一従来例のＰＭＯＳトラン
ジスタ１３よりも大きく、サブスレッショルド特性が更
に劣化しにくい。
係数の小さいヒ素で形成されているので、これらのＮ領
域３６やＮ+ 領域４１からＰ領域３８への不純物の横方
向拡散が少なくて閾値電圧が影響を受けにくい。従っ
て、本実施例では、ポケット部であるＰ領域３８による
短チャネル効果の抑制効果が一従来例のＰＭＯＳトラン
ジスタ１３よりも大きく、サブスレッショルド特性が更
に劣化しにくい。
【００３１】この結果、図１からも明らかな様に、ＰＭ
ＯＳトランジスタ２６とＮＭＯＳトランジスタ２７とで
特性がバランスしており、このＣＭＯＳ半導体装置を設
計ルール的にバランスよく設計することができる。な
お、以上の実施例ではゲート電極３４がポリサイド層で
形成されているが、多結晶Ｓｉ膜３３のみでゲート電極
が形成されていてもよい。
ＯＳトランジスタ２６とＮＭＯＳトランジスタ２７とで
特性がバランスしており、このＣＭＯＳ半導体装置を設
計ルール的にバランスよく設計することができる。な
お、以上の実施例ではゲート電極３４がポリサイド層で
形成されているが、多結晶Ｓｉ膜３３のみでゲート電極
が形成されていてもよい。
【００３２】
【発明の効果】請求項１〜３の相補型半導体装置では、
表面チャネル型のＰチャネルトランジスタで埋め込みチ
ャネル型と略同等程度の電流駆動能力を得ることが可能
であり、埋め込みチャネル型のＮチャネルトランジスタ
においても表面チャネル型に比べて電流駆動能力の低下
が少ないので、ＰチャネルトランジスタとＮチャネルト
ランジスタとで特性がバランスしており、設計ルール的
にバランスよく設計することができる。
表面チャネル型のＰチャネルトランジスタで埋め込みチ
ャネル型と略同等程度の電流駆動能力を得ることが可能
であり、埋め込みチャネル型のＮチャネルトランジスタ
においても表面チャネル型に比べて電流駆動能力の低下
が少ないので、ＰチャネルトランジスタとＮチャネルト
ランジスタとで特性がバランスしており、設計ルール的
にバランスよく設計することができる。
【００３３】しかも、Ｐチャネルトランジスタ及びＮチ
ャネルトランジスタの何れにおいてもゲート電極の不純
物濃度の低下による閾値電圧の変動がないので、製造が
容易である。
ャネルトランジスタの何れにおいてもゲート電極の不純
物濃度の低下による閾値電圧の変動がないので、製造が
容易である。
【００３４】請求項４の相補型半導体装置では、埋め込
みチャネル型のＮチャネルトランジスタにおいても表面
チャネル型に比べて電流駆動能力の低下が更に少ないの
で、更に高い電流駆動能力を得ることができる。
みチャネル型のＮチャネルトランジスタにおいても表面
チャネル型に比べて電流駆動能力の低下が更に少ないの
で、更に高い電流駆動能力を得ることができる。
【図１】表面チャネル型及び埋め込みチャネル型のＰＭ
ＯＳトランジスタ及びＮＭＯＳトランジスタにおける特
性の概念を示すグラフである。
ＯＳトランジスタ及びＮＭＯＳトランジスタにおける特
性の概念を示すグラフである。
【図２】本願の発明の一実施例を製造するための初期の
工程を示すＣＭＯＳ半導体装置の側断面図である。
工程を示すＣＭＯＳ半導体装置の側断面図である。
【図３】一実施例を製造するための中期の工程を示すＣ
ＭＯＳ半導体装置の側断面図である。
ＭＯＳ半導体装置の側断面図である。
【図４】一実施例を製造するための終期の工程を示すＣ
ＭＯＳ半導体装置の側断面図である。
ＭＯＳ半導体装置の側断面図である。
【図５】本願の発明の一従来例における要部の側断面図
である。
である。
【図６】ＭＯＳトランジスタにおけるポテンシャルを示
す概念図であり、（ａ）は表面チャネル型の場合、
（ｂ）は埋め込みチャネル型の場合である。
す概念図であり、（ａ）は表面チャネル型の場合、
（ｂ）は埋め込みチャネル型の場合である。
１７ ＷＳｉx 膜 ２６ ＰＭＯＳトランジスタ ２７ ＮＭＯＳトランジスタ ３３ 多結晶Ｓｉ膜 ３４ ゲート電極 ３８ Ｐ領域
Claims (4)
- 【請求項１】 Ｐチャネルトランジスタ及びＮチャネル
トランジスタの何れのゲート電極の導電型もＰ型である
ことを特徴とする相補型半導体装置。 - 【請求項２】 Ｐ型の多結晶シリコン膜で前記ゲート電
極が形成されていることを特徴とする請求項１記載の相
補型半導体装置。 - 【請求項３】 Ｐ型の多結晶シリコン膜上にシリサイド
膜が積層されているポリサイド層で前記ゲート電極が形
成されていることを特徴とする請求項１記載の相補型半
導体装置。 - 【請求項４】 前記Ｎチャネルトランジスタのチャネル
部に臨む接合をこのチャネル部よりも高濃度の不純物領
域が覆っていることを特徴とする請求項１〜３の何れか
１項に記載の相補型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6338340A JPH08186179A (ja) | 1994-12-28 | 1994-12-28 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6338340A JPH08186179A (ja) | 1994-12-28 | 1994-12-28 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186179A true JPH08186179A (ja) | 1996-07-16 |
Family
ID=18317239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6338340A Pending JPH08186179A (ja) | 1994-12-28 | 1994-12-28 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186179A (ja) |
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- 1994-12-28 JP JP6338340A patent/JPH08186179A/ja active Pending
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