JP2997123B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers
Description
【０００１】
【産業上の利用分野】本発明は、バイポ−ラトランジス
タとＭＯＳトランジスタを混載した半導体装置（以下、
ＢｉＭＯＳと称する。）の製造方法に関する。
タとＭＯＳトランジスタを混載した半導体装置（以下、
ＢｉＭＯＳと称する。）の製造方法に関する。
【０００２】
【従来の技術】ＢｉＭＯＳは、回路の高速動作を可能と
するバイポ−ラトランジスタと、素子の高集積化および
回路の低消費電力化を可能とするＭＯＳトランジスタを
組み合わせた論理ゲ−トを、同一チップ上に形成する技
術である。
するバイポ−ラトランジスタと、素子の高集積化および
回路の低消費電力化を可能とするＭＯＳトランジスタを
組み合わせた論理ゲ−トを、同一チップ上に形成する技
術である。
【０００３】従来のＢｉＭＯＳの製造工程では、ＭＯＳ
トランジスタのゲート電極とバイポーラトランジスタの
外部ベース電極を同一の膜から形成した場合、ＭＯＳト
ランジスタのゲート電極のエッジ部分の電界集中を緩和
するため、そのゲート電極の形成後に酸化工程（いわゆ
る後酸化工程）を行わなければならない。
トランジスタのゲート電極とバイポーラトランジスタの
外部ベース電極を同一の膜から形成した場合、ＭＯＳト
ランジスタのゲート電極のエッジ部分の電界集中を緩和
するため、そのゲート電極の形成後に酸化工程（いわゆ
る後酸化工程）を行わなければならない。
【０００４】しかしながら、この酸化工程では、バイポ
−ラトランジスタのエミッタの開口部が同時に酸化され
てしまうため、内部ベ−スのボロンが増速拡散を起して
ベ−スが深くなる欠点がある。その結果、バイポ−ラト
ランジスタの性能が著しく劣化してしまう。
−ラトランジスタのエミッタの開口部が同時に酸化され
てしまうため、内部ベ−スのボロンが増速拡散を起して
ベ−スが深くなる欠点がある。その結果、バイポ−ラト
ランジスタの性能が著しく劣化してしまう。
【０００５】
【発明が解決しようとする課題】このように、従来のＢ
ｉＭＯＳは、ＭＯＳトランジスタのゲ−ト電極、およ
び、バイポ−ラトランジスタの外部ベ−ス電極を形成し
た後の酸化工程のため、ベ−スの深さが増大し、バイポ
−ラトランジスタの性能が著しく劣化していた。
ｉＭＯＳは、ＭＯＳトランジスタのゲ−ト電極、およ
び、バイポ−ラトランジスタの外部ベ−ス電極を形成し
た後の酸化工程のため、ベ−スの深さが増大し、バイポ
−ラトランジスタの性能が著しく劣化していた。
【０００６】本発明は、上記欠点を解決すべくなされた
もので、その目的は、ＭＯＳトランジスタのゲ−ト電
極、および、バイポ−ラトランジスタの外部ベ−ス電極
をを形成した後に酸化工程を行っても、ベ−スの深さを
増大させないことで、前記バイポ−ラトランジスタの性
能を劣化させないことである。
もので、その目的は、ＭＯＳトランジスタのゲ−ト電
極、および、バイポ−ラトランジスタの外部ベ−ス電極
をを形成した後に酸化工程を行っても、ベ−スの深さを
増大させないことで、前記バイポ−ラトランジスタの性
能を劣化させないことである。
【０００７】
【０００８】
【０００９】
【００１０】
【課題を解決するための手段】 上記目的を達成するた
め、 本発明の半導体装置の製造方法は、まず、半導体基
板上に酸化膜を形成し、前記酸化膜上に窒化膜を形成す
る。次に、前記窒化膜および前記酸化膜をエッチング
し、その窒化膜および酸化膜をバイポ−ラトランジスタ
の形成領域のみに残存させる。次に、ＭＯＳトランジス
タの形成領域にゲ−ト酸化膜を形成した後、前記バイポ
−ラトランジスタの形成領域の前記半導体基板内に内部
ベ−ス領域を形成するための不純物を導入する。次に、
前記窒化膜および前記酸化膜をエッチングし、外部ベ−
ス電極の形成領域に開口部を形成する。次に、前記半導
体基板上の全面に導電膜を形成する。次に、前記導電膜
をエッチングし、ゲ−ト電極および外部ベ−ス電極をそ
れぞれ形成する。この後、熱酸化を行い、少なくとも前
記ゲ−ト電極および前記外部ベ−ス電極の側壁に酸化膜
を形成する、というものである。
め、 本発明の半導体装置の製造方法は、まず、半導体基
板上に酸化膜を形成し、前記酸化膜上に窒化膜を形成す
る。次に、前記窒化膜および前記酸化膜をエッチング
し、その窒化膜および酸化膜をバイポ−ラトランジスタ
の形成領域のみに残存させる。次に、ＭＯＳトランジス
タの形成領域にゲ−ト酸化膜を形成した後、前記バイポ
−ラトランジスタの形成領域の前記半導体基板内に内部
ベ−ス領域を形成するための不純物を導入する。次に、
前記窒化膜および前記酸化膜をエッチングし、外部ベ−
ス電極の形成領域に開口部を形成する。次に、前記半導
体基板上の全面に導電膜を形成する。次に、前記導電膜
をエッチングし、ゲ−ト電極および外部ベ−ス電極をそ
れぞれ形成する。この後、熱酸化を行い、少なくとも前
記ゲ−ト電極および前記外部ベ−ス電極の側壁に酸化膜
を形成する、というものである。
【００１１】本発明の半導体装置の製造方法は、まず、
半導体基板上に第１の酸化膜を形成し、前記第１の酸化
膜上に窒化膜を形成し、前記窒化膜上に第２の酸化膜を
形成する。次に、バイポ−ラトランジスタの形成領域の
前記半導体基板内に内部ベ−ス領域を形成するための不
純物を導入する。次に、前記第２の酸化膜および前記窒
化膜および前記第１の酸化膜をそれぞれエッチングし、
外部ベ−ス電極の形成領域に開口部を形成する。次に、
前記半導体基板上の全面に導電膜を形成する。次に、前
記導電膜をエッチングし、ゲ−ト電極および外部ベ−ス
電極をそれぞれ形成する。この後、熱酸化を行い、少な
くとも前記ゲ−ト電極および前記外部ベ−ス電極の側壁
に酸化膜を形成する。
半導体基板上に第１の酸化膜を形成し、前記第１の酸化
膜上に窒化膜を形成し、前記窒化膜上に第２の酸化膜を
形成する。次に、バイポ−ラトランジスタの形成領域の
前記半導体基板内に内部ベ−ス領域を形成するための不
純物を導入する。次に、前記第２の酸化膜および前記窒
化膜および前記第１の酸化膜をそれぞれエッチングし、
外部ベ−ス電極の形成領域に開口部を形成する。次に、
前記半導体基板上の全面に導電膜を形成する。次に、前
記導電膜をエッチングし、ゲ−ト電極および外部ベ−ス
電極をそれぞれ形成する。この後、熱酸化を行い、少な
くとも前記ゲ−ト電極および前記外部ベ−ス電極の側壁
に酸化膜を形成する。
【００１２】
【作用】上述のような半導体装置の製造方法によれば、
熱酸化により、ＭＯＳトランジスタのゲ−ト電極および
バイポ−ラトランジスタの外部ベ−ス電極のエッジ部分
を丸める際に、内部ベ−ス領域は窒化膜により覆われて
いる。このため、熱酸化時に、内部ベ−ス領域の表面が
酸化されることがなく、また、内部ベ−ス領域を構成す
る不純物も増速拡散を起こすことがない。従って、内部
ベ−ス領域の深さを増加させずに、ゲ−ト電極および外
部ベ−ス電極のエッジ部分を丸めることができるため、
高性能なバイポ−ラトランジスタと高性能なＭＯＳトラ
ンジスタを提供できる。
熱酸化により、ＭＯＳトランジスタのゲ−ト電極および
バイポ−ラトランジスタの外部ベ−ス電極のエッジ部分
を丸める際に、内部ベ−ス領域は窒化膜により覆われて
いる。このため、熱酸化時に、内部ベ−ス領域の表面が
酸化されることがなく、また、内部ベ−ス領域を構成す
る不純物も増速拡散を起こすことがない。従って、内部
ベ−ス領域の深さを増加させずに、ゲ−ト電極および外
部ベ−ス電極のエッジ部分を丸めることができるため、
高性能なバイポ−ラトランジスタと高性能なＭＯＳトラ
ンジスタを提供できる。
【００１３】また、ＰＭＯＳのゲ−ト電極にＮ型の不純
物を導入する場合には、いずれの方法によっても、効果
的である。また、ＰＭＯＳのゲ−ト電極にＰ型の不純物
を導入する場合には、最後の方法によれば、ゲ−ト絶縁
膜が酸化膜／窒化膜／酸化膜の積層構造となるため、熱
処理時にＭＯＳトランジスタの閾値を変動させるような
事態を防ぐことができる。
物を導入する場合には、いずれの方法によっても、効果
的である。また、ＰＭＯＳのゲ−ト電極にＰ型の不純物
を導入する場合には、最後の方法によれば、ゲ−ト絶縁
膜が酸化膜／窒化膜／酸化膜の積層構造となるため、熱
処理時にＭＯＳトランジスタの閾値を変動させるような
事態を防ぐことができる。
【００１４】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。
例について詳細に説明する。
【００１５】図１〜図５は、本発明の参考例に係わるＢ
ｉＭＯＳ素子としての半導体装置の製造方法を示してい
る。なお、この参考例は、Ｐチャネル型ＭＯＳトランジ
スタ（以下、ＰＭＯＳと称する。）のゲート電極にＮ型
不純物が導入される場合である。
ｉＭＯＳ素子としての半導体装置の製造方法を示してい
る。なお、この参考例は、Ｐチャネル型ＭＯＳトランジ
スタ（以下、ＰＭＯＳと称する。）のゲート電極にＮ型
不純物が導入される場合である。
【００１６】まず、図１に示すように、ＭＯＳトランジ
スタの閾値を制御するためのチャネルイオンを注入する
工程までを、通常の方法によって行う。なお、図１にお
いて、１１は、Ｐ型シリコン基板、１２は、埋め込みＮ
+ 領域、１３は、Ｎ型ウェル領域、１４は、フィ−ルド
酸化膜、１５は、コレクタ電極の取り出し領域、１６
は、０．００２〜０．０２［μｍ］のダミ−ゲ−ト酸化
膜、１７は、Ｎチャネル型ＭＯＳトランジスタ（以下、
ＮＭＯＳと称する。）のチャネルイオン注入領域、１８
は、ＰＭＯＳのチャネルイオン注入領域である。また、
１０１は、ＭＯＳトランジスタの形成領域（以下、ＭＯ
Ｓ領域）、１０２は、バイポ−ラトランジスタの形成領
域（以下、バイポ−ラ領域）である。
スタの閾値を制御するためのチャネルイオンを注入する
工程までを、通常の方法によって行う。なお、図１にお
いて、１１は、Ｐ型シリコン基板、１２は、埋め込みＮ
+ 領域、１３は、Ｎ型ウェル領域、１４は、フィ−ルド
酸化膜、１５は、コレクタ電極の取り出し領域、１６
は、０．００２〜０．０２［μｍ］のダミ−ゲ−ト酸化
膜、１７は、Ｎチャネル型ＭＯＳトランジスタ（以下、
ＮＭＯＳと称する。）のチャネルイオン注入領域、１８
は、ＰＭＯＳのチャネルイオン注入領域である。また、
１０１は、ＭＯＳトランジスタの形成領域（以下、ＭＯ
Ｓ領域）、１０２は、バイポ−ラトランジスタの形成領
域（以下、バイポ−ラ領域）である。
【００１７】次に、図２に示すように、ＬＰＣＶＤ法を
用いて、基板１１上の全面にシリコン窒化膜１９を０．
００１５〜０．０２［μｍ］堆積する。また、写真蝕刻
法および化学エッチング法を用いて、シリコン窒化膜１
９をエッチングし、バイポ−ラ領域１０２のみにシリコ
ン窒化膜１９を残存させる。さらに、バイポ−ラ領域１
０２において、内部ベ−スの形成領域にボロン（Ｂ）を
例えば５ＫｅＶで１〜８×１０13／ｃｍ2 注入する。こ
の後、化学エッチング法を用いて、基板１１上の全面を
エッチングし、ＭＯＳ領域１０１のダミ−ゲ−ト酸化膜
１６を除去する。なお、バイポ−ラ領域１０２の一部に
はシリコン窒化膜１９が存在するため、その部分のダミ
−ゲ−ト酸化膜１６は除去されない。この後、温度約８
００℃の熱酸化法を用いて、上面に剥き出された基板１
１上にシリコン酸化膜（ゲ−ト酸化膜）２０を０．００
５〜０．０１１［μｍ］形成する。
用いて、基板１１上の全面にシリコン窒化膜１９を０．
００１５〜０．０２［μｍ］堆積する。また、写真蝕刻
法および化学エッチング法を用いて、シリコン窒化膜１
９をエッチングし、バイポ−ラ領域１０２のみにシリコ
ン窒化膜１９を残存させる。さらに、バイポ−ラ領域１
０２において、内部ベ−スの形成領域にボロン（Ｂ）を
例えば５ＫｅＶで１〜８×１０13／ｃｍ2 注入する。こ
の後、化学エッチング法を用いて、基板１１上の全面を
エッチングし、ＭＯＳ領域１０１のダミ−ゲ−ト酸化膜
１６を除去する。なお、バイポ−ラ領域１０２の一部に
はシリコン窒化膜１９が存在するため、その部分のダミ
−ゲ−ト酸化膜１６は除去されない。この後、温度約８
００℃の熱酸化法を用いて、上面に剥き出された基板１
１上にシリコン酸化膜（ゲ−ト酸化膜）２０を０．００
５〜０．０１１［μｍ］形成する。
【００１８】次に、図３に示すように、ＬＰＣＶＤ法を
用いて、基板１１上の全面に多結晶シリコン膜２１を
０．０２〜０．１［μｍ］堆積する。また、写真蝕刻法
および化学エッチング法を用いて、外部ベ−ス電極の形
成領域に存在する多結晶シリコン膜２１およびシリコン
窒化膜１９およびダミ−ゲ−ト酸化膜１６をそれぞれエ
ッチングし、外部ベ−ス電極を形成するための開口部２
２を設ける。
用いて、基板１１上の全面に多結晶シリコン膜２１を
０．０２〜０．１［μｍ］堆積する。また、写真蝕刻法
および化学エッチング法を用いて、外部ベ−ス電極の形
成領域に存在する多結晶シリコン膜２１およびシリコン
窒化膜１９およびダミ−ゲ−ト酸化膜１６をそれぞれエ
ッチングし、外部ベ−ス電極を形成するための開口部２
２を設ける。
【００１９】次に、図４に示すように、ＬＰＣＶＤ法を
用いて、ＭＯＳトランジスタのゲ−ト電極、および、バ
イポ−ラトランジスタの外部ベ−ス電極を形成するため
の多結晶シリコン膜２４を０．１〜０．４［μｍ］堆積
する。また、ＭＯＳ領域１０１において、ゲ−ト電極の
形成領域（ＮＭＯＳおよびＰＭＯＳの両方を含む。）の
多結晶シリコン膜２４に、Ｎ型不純物、例えばヒ素（Ａ
ｓ）を４０ｋｅＶで２×１０15／ｃｍ2 程度イオン注入
する。また、バイポ−ラ領域１０２において、外部ベ−
ス電極の形成領域の多結晶シリコン膜２４に、Ｐ型不純
物、例えば弗化硼素（ＢＦ2 ）を３５ｋｅＶで２×１０
15／ｃｍ2 程度イオン注入する。
用いて、ＭＯＳトランジスタのゲ−ト電極、および、バ
イポ−ラトランジスタの外部ベ−ス電極を形成するため
の多結晶シリコン膜２４を０．１〜０．４［μｍ］堆積
する。また、ＭＯＳ領域１０１において、ゲ−ト電極の
形成領域（ＮＭＯＳおよびＰＭＯＳの両方を含む。）の
多結晶シリコン膜２４に、Ｎ型不純物、例えばヒ素（Ａ
ｓ）を４０ｋｅＶで２×１０15／ｃｍ2 程度イオン注入
する。また、バイポ−ラ領域１０２において、外部ベ−
ス電極の形成領域の多結晶シリコン膜２４に、Ｐ型不純
物、例えば弗化硼素（ＢＦ2 ）を３５ｋｅＶで２×１０
15／ｃｍ2 程度イオン注入する。
【００２０】また、ＣＶＤ法を用いて、多結晶シリコン
膜２４上にＣＶＤＳｉＯ2 膜２５を０．１〜０．２［μ
ｍ］堆積する。この後、写真蝕刻法および反応性イオン
エッチング法を用いて、ＣＶＤＳｉＯ2 膜２５および多
結晶シリコン膜２４をエッチングし、ゲ−ト電極２４
Ａ、および、外部ベ−ス電極２４Ｂを形成する。この
時、バイポ−ラ領域１０２において、内部ベ−ス領域上
には、シリコン窒化膜１９が存在するため、内部ベ−ス
領域が基板１１の上面に露出することがない。
膜２４上にＣＶＤＳｉＯ2 膜２５を０．１〜０．２［μ
ｍ］堆積する。この後、写真蝕刻法および反応性イオン
エッチング法を用いて、ＣＶＤＳｉＯ2 膜２５および多
結晶シリコン膜２４をエッチングし、ゲ−ト電極２４
Ａ、および、外部ベ−ス電極２４Ｂを形成する。この
時、バイポ−ラ領域１０２において、内部ベ−ス領域上
には、シリコン窒化膜１９が存在するため、内部ベ−ス
領域が基板１１の上面に露出することがない。
【００２１】また、ＭＯＳトランジスタのゲ−ト電極２
４Ａのエッジ部分の電気的特性を向上させるため、例え
ば８００〜９００℃の酸素雰囲気中で１０〜６０分程度
の熱酸化を行い、そのゲ−ト電極２４Ａのエッジ部分を
丸める。この時、内部ベ−ス領域上には、シリコン窒化
膜１９が存在するため、内部ベ−ス領域の表面は酸化さ
れることがなく、また、内部ベ−ス領域のボロン（Ｂ）
も増速拡散を起こすことがない。従って、ベ−ス拡散層
の基板表面から接合面までの深さＸｊが増大することが
ない。なお、この熱酸化工程により、ＭＯＳ領域１０１
において、基板１１上およびゲ−ト電極２４Ａの側壁上
には、ＳｉＯ2 膜２６が形成され、また、バイポ−ラ領
域１０２において、基板１１中には、内部ベ−ス拡散層
２７および外部ベ−ス拡散層２８が形成される。
４Ａのエッジ部分の電気的特性を向上させるため、例え
ば８００〜９００℃の酸素雰囲気中で１０〜６０分程度
の熱酸化を行い、そのゲ−ト電極２４Ａのエッジ部分を
丸める。この時、内部ベ−ス領域上には、シリコン窒化
膜１９が存在するため、内部ベ−ス領域の表面は酸化さ
れることがなく、また、内部ベ−ス領域のボロン（Ｂ）
も増速拡散を起こすことがない。従って、ベ−ス拡散層
の基板表面から接合面までの深さＸｊが増大することが
ない。なお、この熱酸化工程により、ＭＯＳ領域１０１
において、基板１１上およびゲ−ト電極２４Ａの側壁上
には、ＳｉＯ2 膜２６が形成され、また、バイポ−ラ領
域１０２において、基板１１中には、内部ベ−ス拡散層
２７および外部ベ−ス拡散層２８が形成される。
【００２２】また、ＮＭＯＳ領域の基板１１中には、Ｎ
型不純物、例えばヒ素（Ａｓ）を４０ｋｅＶで２×１０
15／ｃｍ2 程度イオン注入し、ＰＭＯＳ領域の基板１１
中には、Ｐ型不純物、例えば弗化硼素（ＢＦ2 ）を３５
ｋｅＶで２×１０15／ｃｍ2 程度イオン注入する。
型不純物、例えばヒ素（Ａｓ）を４０ｋｅＶで２×１０
15／ｃｍ2 程度イオン注入し、ＰＭＯＳ領域の基板１１
中には、Ｐ型不純物、例えば弗化硼素（ＢＦ2 ）を３５
ｋｅＶで２×１０15／ｃｍ2 程度イオン注入する。
【００２３】次に、図５に示すように、ＣＶＤ法を用い
て、基板１１上の全面にＣＶＤＳｉＯ2 膜２９を０．１
〜０．２［μｍ］堆積する。また、反応性イオンエッチ
ング法を用いて、エミッタ電極の形成領域のＣＶＤＳｉ
Ｏ2 膜２９およびシリコン窒化膜１９およびダミ−ゲ−
ト酸化膜１６をそれぞれエッチバックし、エミッタ開口
部３０を形成する。さらに、熱酸化法を用いて、外部ベ
−ス電極２４Ｂの側壁にＳｉＯ2 膜３１を形成する。な
お、この時、ＭＯＳ領域において、ＭＯＳトランジスタ
のソ−ス・ドレイン領域３２が形成される。
て、基板１１上の全面にＣＶＤＳｉＯ2 膜２９を０．１
〜０．２［μｍ］堆積する。また、反応性イオンエッチ
ング法を用いて、エミッタ電極の形成領域のＣＶＤＳｉ
Ｏ2 膜２９およびシリコン窒化膜１９およびダミ−ゲ−
ト酸化膜１６をそれぞれエッチバックし、エミッタ開口
部３０を形成する。さらに、熱酸化法を用いて、外部ベ
−ス電極２４Ｂの側壁にＳｉＯ2 膜３１を形成する。な
お、この時、ＭＯＳ領域において、ＭＯＳトランジスタ
のソ−ス・ドレイン領域３２が形成される。
【００２４】また、ＬＰＣＶＤ法を用いて、基板１１上
の全面に多結晶シリコン膜３３を０．１〜０．３［μ
ｍ］堆積する。この後、写真蝕刻法および化学エッチン
グ法を用いて、多結晶シリコン膜３３をエッチングし、
エミッタ電極３４を形成する。また、エミッタ電極３４
中に、Ｎ型不純物、例えばヒ素（Ａｓ）を６０ｋｅＶで
１×１０16／ｃｍ2 程度イオン注入する。次に、図示し
ないが、通常の製造工程に従い、基板１１上の全面に層
間絶縁膜を堆積し、コンタクトホ−ルおよび金属配線層
をそれぞれ形成する。
の全面に多結晶シリコン膜３３を０．１〜０．３［μ
ｍ］堆積する。この後、写真蝕刻法および化学エッチン
グ法を用いて、多結晶シリコン膜３３をエッチングし、
エミッタ電極３４を形成する。また、エミッタ電極３４
中に、Ｎ型不純物、例えばヒ素（Ａｓ）を６０ｋｅＶで
１×１０16／ｃｍ2 程度イオン注入する。次に、図示し
ないが、通常の製造工程に従い、基板１１上の全面に層
間絶縁膜を堆積し、コンタクトホ−ルおよび金属配線層
をそれぞれ形成する。
【００２５】上記製造方法によれば、ゲ−ト電極および
外部ベ−ス電極を形成した後の熱酸化工程において、内
部ベ−ス領域上には、シリコン窒化膜が存在する。従っ
て、内部ベ−ス領域の表面は酸化されず、内部ベ−ス領
域のボロン（Ｂ）が増速拡散を起こすこともない。これ
により、例えば図６に示すように、従来、ベ−ス領域の
基板表面から接合面までの深さＸｊが０．２μｍ程度あ
ったのが（同図（ａ）参照）、本発明によれば、Ｘｊは
０．１５μｍ程度に抑えることができる（同図（ｂ）参
照）。つまり、高性能なバイポ−ラトランジスタと高性
能なＭＯＳトランジスタを同時に形成することができ
る。
外部ベ−ス電極を形成した後の熱酸化工程において、内
部ベ−ス領域上には、シリコン窒化膜が存在する。従っ
て、内部ベ−ス領域の表面は酸化されず、内部ベ−ス領
域のボロン（Ｂ）が増速拡散を起こすこともない。これ
により、例えば図６に示すように、従来、ベ−ス領域の
基板表面から接合面までの深さＸｊが０．２μｍ程度あ
ったのが（同図（ａ）参照）、本発明によれば、Ｘｊは
０．１５μｍ程度に抑えることができる（同図（ｂ）参
照）。つまり、高性能なバイポ−ラトランジスタと高性
能なＭＯＳトランジスタを同時に形成することができ
る。
【００２６】図７〜図１１は、本発明の一実施例に係わ
るＢｉＭＯＳ素子としての半導体装置の製造方法を示し
ている。なお、この実施例は、ＰＭＯＳのゲート電極に
Ｐ型不純物が導入される場合である。
るＢｉＭＯＳ素子としての半導体装置の製造方法を示し
ている。なお、この実施例は、ＰＭＯＳのゲート電極に
Ｐ型不純物が導入される場合である。
【００２７】まず、図７に示すように、ＭＯＳトランジ
スタの閾値を制御するためのチャネルイオンを注入する
工程までを、通常の方法によって行う。なお、図７にお
いて、１１は、Ｐ型シリコン基板、１２は、埋め込みＮ
+ 領域、１３は、Ｎ型ウェル領域、１４は、フィ−ルド
酸化膜、１５は、コレクタ電極の取り出し領域、１６
は、ダミ−ゲ−ト酸化膜、１７は、ＮＭＯＳのチャネル
イオン注入領域、１８は、ＰＭＯＳのチャネルイオン注
入領域である。また、１０１は、ＭＯＳ領域、１０２
は、バイポ−ラ領域である。
スタの閾値を制御するためのチャネルイオンを注入する
工程までを、通常の方法によって行う。なお、図７にお
いて、１１は、Ｐ型シリコン基板、１２は、埋め込みＮ
+ 領域、１３は、Ｎ型ウェル領域、１４は、フィ−ルド
酸化膜、１５は、コレクタ電極の取り出し領域、１６
は、ダミ−ゲ−ト酸化膜、１７は、ＮＭＯＳのチャネル
イオン注入領域、１８は、ＰＭＯＳのチャネルイオン注
入領域である。また、１０１は、ＭＯＳ領域、１０２
は、バイポ−ラ領域である。
【００２８】次に、図８に示すように、化学エッチング
法を用いて、基板１１上の全面をエッチングし、ダミ−
ゲ−ト酸化膜１６を除去する。この後、温度約８００℃
の熱酸化法を用いて、上面に剥き出された基板１１上に
シリコン酸化膜（ゲ−ト酸化膜）２０を０．００５〜
０．０１１［μｍ］形成する。続けて、温度約９００〜
１２００℃のアンモニア雰囲気中において、１０〜９０
秒の熱処理を行うことにより、シリコン酸化膜２０上を
窒化して、そのシリコン酸化膜２０上にシリコン窒化膜
１９を形成する。さらに、連続して、温度約９００〜１
２００℃の酸素雰囲気中において、１０〜９０秒の熱処
理を行うことにより、シリコン窒化膜１９上にシリコン
酸化膜２０´を形成する。なお、シリコン窒化膜１９
は、上記方法によらないで、例えばＬＰＣＶＤ法を用い
て０．０００５〜０．００４［μｍ］堆積してもよい。
法を用いて、基板１１上の全面をエッチングし、ダミ−
ゲ−ト酸化膜１６を除去する。この後、温度約８００℃
の熱酸化法を用いて、上面に剥き出された基板１１上に
シリコン酸化膜（ゲ−ト酸化膜）２０を０．００５〜
０．０１１［μｍ］形成する。続けて、温度約９００〜
１２００℃のアンモニア雰囲気中において、１０〜９０
秒の熱処理を行うことにより、シリコン酸化膜２０上を
窒化して、そのシリコン酸化膜２０上にシリコン窒化膜
１９を形成する。さらに、連続して、温度約９００〜１
２００℃の酸素雰囲気中において、１０〜９０秒の熱処
理を行うことにより、シリコン窒化膜１９上にシリコン
酸化膜２０´を形成する。なお、シリコン窒化膜１９
は、上記方法によらないで、例えばＬＰＣＶＤ法を用い
て０．０００５〜０．００４［μｍ］堆積してもよい。
【００２９】次に、図９に示すように、ＬＰＣＶＤ法を
用いて、基板１１上の全面に多結晶シリコン膜２１を約
０．０５［μｍ］堆積する。また、写真蝕刻法および化
学エッチング法を用いて、外部ベ−ス電極の形成領域に
存在するシリコン窒化膜１９およびシリコン酸化膜２
０，２０´および多結晶シリコン膜２１をエッチング
し、外部ベ−ス電極を形成するための開口部２２を設け
る。
用いて、基板１１上の全面に多結晶シリコン膜２１を約
０．０５［μｍ］堆積する。また、写真蝕刻法および化
学エッチング法を用いて、外部ベ−ス電極の形成領域に
存在するシリコン窒化膜１９およびシリコン酸化膜２
０，２０´および多結晶シリコン膜２１をエッチング
し、外部ベ−ス電極を形成するための開口部２２を設け
る。
【００３０】次に、図１０に示すように、バイポ−ラ領
域１０２において、内部ベ−スの形成領域にボロン
（Ｂ）を例えば５ＫｅＶで１〜８×１０13／ｃｍ2 注入
する。この後、ＬＰＣＶＤ法を用いて、ＭＯＳトランジ
スタのゲ−ト電極、および、バイポ−ラトランジスタの
外部ベ−ス電極を形成するための多結晶シリコン膜２４
を０．１〜０．４［μｍ］堆積する。また、ＮＭＯＳの
ゲ−ト電極の形成領域の多結晶シリコン膜２４に、Ｎ型
不純物、例えばヒ素（Ａｓ）を４０ｋｅＶで２×１０15
／ｃｍ2 程度イオン注入する。また、ＰＭＯＳのゲ−ト
電極の形成領域と外部ベ−ス電極の形成領域の多結晶シ
リコン膜２４に、Ｐ型不純物、例えば弗化硼素（Ｂ
Ｆ2 ）を３５ｋｅＶで２×１０15／ｃｍ2 程度イオン注
入する。
域１０２において、内部ベ−スの形成領域にボロン
（Ｂ）を例えば５ＫｅＶで１〜８×１０13／ｃｍ2 注入
する。この後、ＬＰＣＶＤ法を用いて、ＭＯＳトランジ
スタのゲ−ト電極、および、バイポ−ラトランジスタの
外部ベ−ス電極を形成するための多結晶シリコン膜２４
を０．１〜０．４［μｍ］堆積する。また、ＮＭＯＳの
ゲ−ト電極の形成領域の多結晶シリコン膜２４に、Ｎ型
不純物、例えばヒ素（Ａｓ）を４０ｋｅＶで２×１０15
／ｃｍ2 程度イオン注入する。また、ＰＭＯＳのゲ−ト
電極の形成領域と外部ベ−ス電極の形成領域の多結晶シ
リコン膜２４に、Ｐ型不純物、例えば弗化硼素（Ｂ
Ｆ2 ）を３５ｋｅＶで２×１０15／ｃｍ2 程度イオン注
入する。
【００３１】また、ＣＶＤ法を用いて、多結晶シリコン
膜２４上にＣＶＤＳｉＯ2 膜２５を０．１〜０．２［μ
ｍ］堆積する。この後、写真蝕刻法および反応性イオン
エッチング法を用いて、ＣＶＤＳｉＯ2 膜２５および多
結晶シリコン膜２４をエッチングし、ゲ−ト電極２４
Ａ、および、外部ベ−ス電極２４Ｂを形成する。この
時、バイポ−ラ領域１０２において、内部ベ−ス領域上
には、シリコン窒化膜１９が存在するため、内部ベ−ス
領域が基板１１の上面に露出することがない。
膜２４上にＣＶＤＳｉＯ2 膜２５を０．１〜０．２［μ
ｍ］堆積する。この後、写真蝕刻法および反応性イオン
エッチング法を用いて、ＣＶＤＳｉＯ2 膜２５および多
結晶シリコン膜２４をエッチングし、ゲ−ト電極２４
Ａ、および、外部ベ−ス電極２４Ｂを形成する。この
時、バイポ−ラ領域１０２において、内部ベ−ス領域上
には、シリコン窒化膜１９が存在するため、内部ベ−ス
領域が基板１１の上面に露出することがない。
【００３２】また、ＭＯＳトランジスタのゲ−ト電極２
４Ａのエッジ部分の電気的特性を向上させるため、例え
ば８００〜９００℃の酸素雰囲気中で１０〜６０分程度
の熱酸化を行う。この時、内部ベ−ス領域上には、シリ
コン窒化膜１９が存在するため、内部ベ−ス領域の表面
は酸化されることなく、また、内部ベ−ス領域のボロン
（Ｂ）も増速拡散を起こすことがない。従って、ベ−ス
領域の基板表面から接合面までの深さＸｊが増大するこ
とがない。なお、この熱酸化工程により、ＭＯＳ領域１
０１において、基板１１上およびゲ−ト電極２４Ａの側
壁上には、ＳｉＯ2 膜２６が形成され、また、バイポ−
ラ領域１０２において、基板１１中には、内部ベ−ス拡
散層２７および外部ベ−ス拡散層２８が形成される。
４Ａのエッジ部分の電気的特性を向上させるため、例え
ば８００〜９００℃の酸素雰囲気中で１０〜６０分程度
の熱酸化を行う。この時、内部ベ−ス領域上には、シリ
コン窒化膜１９が存在するため、内部ベ−ス領域の表面
は酸化されることなく、また、内部ベ−ス領域のボロン
（Ｂ）も増速拡散を起こすことがない。従って、ベ−ス
領域の基板表面から接合面までの深さＸｊが増大するこ
とがない。なお、この熱酸化工程により、ＭＯＳ領域１
０１において、基板１１上およびゲ−ト電極２４Ａの側
壁上には、ＳｉＯ2 膜２６が形成され、また、バイポ−
ラ領域１０２において、基板１１中には、内部ベ−ス拡
散層２７および外部ベ−ス拡散層２８が形成される。
【００３３】また、ＮＭＯＳ領域の基板１１中には、Ｎ
型不純物、例えばヒ素（Ａｓ）を４０ｋｅＶで２×１０
15／ｃｍ2 程度イオン注入し、ＰＭＯＳ領域の基板１１
中には、Ｐ型不純物、例えば弗化硼素（ＢＦ2 ）を３５
ｋｅＶで２×１０15／ｃｍ2 程度イオン注入する。
型不純物、例えばヒ素（Ａｓ）を４０ｋｅＶで２×１０
15／ｃｍ2 程度イオン注入し、ＰＭＯＳ領域の基板１１
中には、Ｐ型不純物、例えば弗化硼素（ＢＦ2 ）を３５
ｋｅＶで２×１０15／ｃｍ2 程度イオン注入する。
【００３４】次に、図１１に示すように、ＣＶＤ法を用
いて、基板１１上の全面にＣＶＤＳｉＯ2 膜２９を０．
１〜０．２［μｍ］堆積する。また、反応性イオンエッ
チング法を用いて、エミッタ電極の形成領域のＣＶＤＳ
ｉＯ2 膜２９および多結晶シリコン膜２１およびシリコ
ン酸化膜２０´およびシリコン窒化膜１９およびシリコ
ン酸化膜２０をそれぞれエッチバックし、エミッタ開口
部３０を形成する。さらに、熱酸化法を用いて、外部ベ
−ス電極２４Ｂの側壁にＳｉＯ2 膜３１を形成する。な
お、この時、ＭＯＳ領域において、ＭＯＳトランジスタ
のソ−ス・ドレイン領域３２が形成される。
いて、基板１１上の全面にＣＶＤＳｉＯ2 膜２９を０．
１〜０．２［μｍ］堆積する。また、反応性イオンエッ
チング法を用いて、エミッタ電極の形成領域のＣＶＤＳ
ｉＯ2 膜２９および多結晶シリコン膜２１およびシリコ
ン酸化膜２０´およびシリコン窒化膜１９およびシリコ
ン酸化膜２０をそれぞれエッチバックし、エミッタ開口
部３０を形成する。さらに、熱酸化法を用いて、外部ベ
−ス電極２４Ｂの側壁にＳｉＯ2 膜３１を形成する。な
お、この時、ＭＯＳ領域において、ＭＯＳトランジスタ
のソ−ス・ドレイン領域３２が形成される。
【００３５】また、ＬＰＣＶＤ法を用いて、基板１１上
の全面に多結晶シリコン膜３３を０．１〜０．３［μ
ｍ］堆積する。この後、写真蝕刻法および化学エッチン
グ法を用いて、多結晶シリコン膜３３をエッチングし、
エミッタ電極３４を形成する。また、エミッタ電極３４
中に、Ｎ型不純物、例えばヒ素（Ａｓ）を６０ｋｅＶで
１×１０16／ｃｍ2 程度イオン注入し、エミッタ電極３
４を低抵抗化する。次に、図示しないが、通常の製造工
程に従い、基板１１上の全面に層間絶縁膜を堆積し、コ
ンタクトホ−ルおよび金属配線層をそれぞれ形成する。
の全面に多結晶シリコン膜３３を０．１〜０．３［μ
ｍ］堆積する。この後、写真蝕刻法および化学エッチン
グ法を用いて、多結晶シリコン膜３３をエッチングし、
エミッタ電極３４を形成する。また、エミッタ電極３４
中に、Ｎ型不純物、例えばヒ素（Ａｓ）を６０ｋｅＶで
１×１０16／ｃｍ2 程度イオン注入し、エミッタ電極３
４を低抵抗化する。次に、図示しないが、通常の製造工
程に従い、基板１１上の全面に層間絶縁膜を堆積し、コ
ンタクトホ−ルおよび金属配線層をそれぞれ形成する。
【００３６】上記製造方法によっても、ゲ−ト電極およ
び外部ベ−ス電極を形成した後の熱酸化工程において、
内部ベ−ス上には、シリコン窒化膜が存在する。従っ
て、内部ベ−スの表面は酸化されず、内部ベ−スのボロ
ン（Ｂ）が増速拡散を起こすこともない。これにより、
前者の実施例と同様の効果を得ることができる。
び外部ベ−ス電極を形成した後の熱酸化工程において、
内部ベ−ス上には、シリコン窒化膜が存在する。従っ
て、内部ベ−スの表面は酸化されず、内部ベ−スのボロ
ン（Ｂ）が増速拡散を起こすこともない。これにより、
前者の実施例と同様の効果を得ることができる。
【００３７】なお、上記参考例および実施例において、
ゲート電極および外部ベース電極は、多結晶シリコン膜
のみから構成されたが、これに限られず、例えば、シリ
サイド膜と多結晶シリコン膜の積層構造であってもよ
い。
ゲート電極および外部ベース電極は、多結晶シリコン膜
のみから構成されたが、これに限られず、例えば、シリ
サイド膜と多結晶シリコン膜の積層構造であってもよ
い。
【００３８】
【発明の効果】以上、説明したように、本発明によれ
ば、次のような効果を奏する。
ば、次のような効果を奏する。
【００３９】ゲ−ト電極および外部ベ−ス電極を形成し
た後の熱酸化工程において、内部ベ−ス上には、シリコ
ン窒化膜が存在している。従って、内部ベ−スの表面は
酸化されることがなく、内部ベ−スのボロン（Ｂ）が増
速拡散を起こすこともない。これにより、従来のバイポ
−ラトランジスタの最高遮断周波数は１２ＧＨｚであっ
たが、本発明のバイポ−ラトランジスタでは、最高遮断
周波数が２０ＧＨｚに向上した。
た後の熱酸化工程において、内部ベ−ス上には、シリコ
ン窒化膜が存在している。従って、内部ベ−スの表面は
酸化されることがなく、内部ベ−スのボロン（Ｂ）が増
速拡散を起こすこともない。これにより、従来のバイポ
−ラトランジスタの最高遮断周波数は１２ＧＨｚであっ
たが、本発明のバイポ−ラトランジスタでは、最高遮断
周波数が２０ＧＨｚに向上した。
【図１】本発明の参考例に係わる半導体装置の製造方法
を示す断面図。
を示す断面図。
【図２】本発明の参考例に係わる半導体装置の製造方法
を示す断面図。
を示す断面図。
【図３】本発明の参考例に係わる半導体装置の製造方法
を示す断面図。
を示す断面図。
【図４】本発明の参考例に係わる半導体装置の製造方法
を示す断面図。
を示す断面図。
【図５】本発明の参考例に係わる半導体装置の製造方法
を示す断面図。
を示す断面図。
【図６】内部ベース領域上に窒化膜が存在する場合とし
ない場合について内部ベース領域の深さＸｊを比較して
示す図。
ない場合について内部ベース領域の深さＸｊを比較して
示す図。
【図７】本発明の一実施例に係わる半導体装置の製造方
法を示す断面図。
法を示す断面図。
【図８】本発明の一実施例に係わる半導体装置の製造方
法を示す断面図。
法を示す断面図。
【図９】本発明の一実施例に係わる半導体装置の製造方
法を示す断面図。
法を示す断面図。
【図１０】本発明の一実施例に係わる半導体装置の製造
方法を示す断面図。
方法を示す断面図。
【図１１】本発明の一実施例に係わる半導体装置の製造
方法を示す断面図。
方法を示す断面図。
１１…Ｐ型シリコン基板、１２…埋め込みＮ+ 領域、１
３…Ｎ型ウェル領域、１４…フィ−ルド酸化膜、１５…
コレクタ電極の取り出し領域、１６…ダミ−ゲ−ト酸化
膜、１７…ＮＭＯＳのチャネルイオン注入領域、１８…
ＰＭＯＳのチャネルイオン注入領域、１９…シリコン窒
化膜、２０，２０´…シリコン酸化膜、２１，２４，３
３…多結晶シリコン膜、２２…開口部、２３…内部ベ−
スのイオン注入領域、２４Ａ…ゲ−ト電極、２４Ｂ…外
部ベ−ス電極、２５，２９…ＣＶＤＳｉＯ2 膜、２６，
３１…ＳｉＯ2 膜、２７…内部ベ−ス拡散層、２８…外
部ベ−ス拡散層、３０…エミッタ開口部、３２…ソ−ス
・ドレイン領域、３４…エミッタ電極、１０１…ＭＯＳ
トランジスタの形成領域、１０２…バイポ−ラトランジ
スタの形成領域。
３…Ｎ型ウェル領域、１４…フィ−ルド酸化膜、１５…
コレクタ電極の取り出し領域、１６…ダミ−ゲ−ト酸化
膜、１７…ＮＭＯＳのチャネルイオン注入領域、１８…
ＰＭＯＳのチャネルイオン注入領域、１９…シリコン窒
化膜、２０，２０´…シリコン酸化膜、２１，２４，３
３…多結晶シリコン膜、２２…開口部、２３…内部ベ−
スのイオン注入領域、２４Ａ…ゲ−ト電極、２４Ｂ…外
部ベ−ス電極、２５，２９…ＣＶＤＳｉＯ2 膜、２６，
３１…ＳｉＯ2 膜、２７…内部ベ−ス拡散層、２８…外
部ベ−ス拡散層、３０…エミッタ開口部、３２…ソ−ス
・ドレイン領域、３４…エミッタ電極、１０１…ＭＯＳ
トランジスタの形成領域、１０２…バイポ−ラトランジ
スタの形成領域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−280450（ＪＰ，Ａ) 特開 昭60−258965（ＪＰ，Ａ) 特開 昭59−106152（ＪＰ，Ａ) 特開 昭62−71268（ＪＰ，Ａ) 特開 平３−20073（ＪＰ，Ａ) 特開 昭62−147768（ＪＰ，Ａ) 特開 昭58−124268（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 半導体基板上に第１の酸化膜を形成する
工程と、前記第１の酸化膜上に窒化膜を形成する工程
と、前記窒化膜上に第２の酸化膜を形成する工程と、バ
イポーラトランジスタの形成領域の前記半導体基板内に
内部ベース領域を形成するための不純物を導入する工程
と、前記第２の酸化膜および前記窒化膜および前記第１
の酸化膜をそれぞれエッチングし、外部ベース電極の形
成領域に開口部を形成する工程と、前記半導体基板上の
全面に導電膜を形成する工程と、前記導電膜をエッチン
グすることにより、ＭＯＳトランジスタの形成領域の前
記第２の酸化膜上にゲート電極を形成し、前記開口部に
外部ベース電極を形成する工程と、前記内部ベース領域
上に前記窒化膜が存在する状態で熱酸化を行い、少なく
とも前記ゲート電極の側壁に酸化膜を形成し、前記ゲー
ト電極のエッジ部分を丸める工程とを具備することを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記熱酸化を行う工程の後に、前記内部
ベース領域上の前記第２の酸化膜、前記窒化膜および前
記第１の酸化膜をエッチングし、エミッタ開口部を形成
する工程をさらに具備することを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項３】 前記熱酸化は、８００〜９００℃の酸素
雰囲気中で１０〜６０分程度行うことを特徴とする請求
項１に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4082385A JP2997123B2 (ja) | 1992-04-03 | 1992-04-03 | 半導体装置の製造方法 |
| US08/503,489 US5597757A (en) | 1992-04-03 | 1995-07-18 | Method of manufacturing a semiconductor device including bipolar and MOS transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4082385A JP2997123B2 (ja) | 1992-04-03 | 1992-04-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629472A JPH0629472A (ja) | 1994-02-04 |
| JP2997123B2 true JP2997123B2 (ja) | 2000-01-11 |
Family
ID=13773120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4082385A Expired - Fee Related JP2997123B2 (ja) | 1992-04-03 | 1992-04-03 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5597757A (ja) |
| JP (1) | JP2997123B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5888861A (en) * | 1997-06-06 | 1999-03-30 | Integrated Device Technology, Inc. | Method of manufacturing a BiCMOS integrated circuit fully integrated within a CMOS process flow |
| JP3532770B2 (ja) * | 1998-07-08 | 2004-05-31 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
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|---|---|---|---|---|
| JPS58124268A (ja) * | 1982-01-20 | 1983-07-23 | Pioneer Electronic Corp | 集積回路装置 |
| JPS59106152A (ja) * | 1982-12-10 | 1984-06-19 | Nec Corp | 半導体装置 |
| JPS60258965A (ja) * | 1984-06-06 | 1985-12-20 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62147768A (ja) * | 1985-12-20 | 1987-07-01 | Nec Corp | バイポ−ラトランジスタ装置の製造方法 |
| JPS6271268A (ja) * | 1986-05-23 | 1987-04-01 | Hitachi Ltd | 半導体装置の製法 |
| JPS63280450A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 半導体集積回路装置 |
| NL8800222A (nl) * | 1988-01-29 | 1989-08-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht. |
| US5227654A (en) * | 1989-05-17 | 1993-07-13 | Kabushiki Kaisha Toshiba | Semiconductor device with improved collector structure |
| JP2507055B2 (ja) * | 1989-06-16 | 1996-06-12 | 松下電子工業株式会社 | 半導体集積回路の製造方法 |
| JP3128267B2 (ja) * | 1991-06-27 | 2001-01-29 | 株式会社東芝 | 半導体集積回路装置の製造方法 |
-
1992
- 1992-04-03 JP JP4082385A patent/JP2997123B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-18 US US08/503,489 patent/US5597757A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5597757A (en) | 1997-01-28 |
| JPH0629472A (ja) | 1994-02-04 |
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