JPS58124268A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS58124268A JPS58124268A JP57007351A JP735182A JPS58124268A JP S58124268 A JPS58124268 A JP S58124268A JP 57007351 A JP57007351 A JP 57007351A JP 735182 A JP735182 A JP 735182A JP S58124268 A JPS58124268 A JP S58124268A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路装置に関し、特にシリコンゲート型の
ＩＧＦＥＴ（絶縁ゲート型電界効果トランジスタ）素子
による集積回路装置に関するものである。
ＩＧＦＥＴ（絶縁ゲート型電界効果トランジスタ）素子
による集積回路装置に関するものである。
シリコンゲート型ＩＧＦＥＴによる集積回路装置の製造
力法全第１図を用いて説明する。先ずＰ型シリコン基板
１上に、シリコン酸化膜２及びシリコン窒化膜３ｆ：夫
々６００Ｘ及び２００〜４００λ程度被着形成し、ＦＥ
Ｔ素子を形成する予定領域上のこれら膜２及び３のみを
残して他をすべて除去しくＡ）の如き構造を得る。そし
て、このシリコン窒化膜を耐酸化用マスクとして湿式酸
化法により基板１を酸化し、１〜１５μ程度の厚いシリ
コン酸化膜２αを形成し、しかる後に（Ｂ）に示す様に
、ＦＥＴ素子のゲート電極及び配線体となるべき部分に
のみ多結晶シリコンヲ０４〜０６μの厚さで選択的に形
成する。
力法全第１図を用いて説明する。先ずＰ型シリコン基板
１上に、シリコン酸化膜２及びシリコン窒化膜３ｆ：夫
々６００Ｘ及び２００〜４００λ程度被着形成し、ＦＥ
Ｔ素子を形成する予定領域上のこれら膜２及び３のみを
残して他をすべて除去しくＡ）の如き構造を得る。そし
て、このシリコン窒化膜を耐酸化用マスクとして湿式酸
化法により基板１を酸化し、１〜１５μ程度の厚いシリ
コン酸化膜２αを形成し、しかる後に（Ｂ）に示す様に
、ＦＥＴ素子のゲート電極及び配線体となるべき部分に
のみ多結晶シリコンヲ０４〜０６μの厚さで選択的に形
成する。
この状態で、イオン注入法を用いてリンイオンを薄膜部
分（２及び３）から基板１内へ導入してソース及びドレ
イン領域５及び６’！ｒ（Ｃ）のように形成する。
分（２及び３）から基板１内へ導入してソース及びドレ
イン領域５及び６’！ｒ（Ｃ）のように形成する。
しかる後に、全面に酸化膜２ｂを０５μ程度形成し、ソ
ース及びドレイン領域５及び６上の酸化膜２ｂやシリコ
ンゲート４と他の配線とのコンタクト全とるべき部分の
酸化膜２ｂｆ選択的に除去して（Ｄ）に示す構造を得る
。更にソース及びドレイン領域５及び４上のシリコン窒
化膜３及びシリコン酸化膜２の薄膜部分を選択的に除去
してコンタクトホールを夫々穿設し、アルミニウム等の
金属配線層を全面に蒸着後、配線パターン７．８ｉ残し
てエッチングする。そうすることにより（Ｋ）に示すよ
うなＬＯＧＯ８（ＬＯＣＡＬ ０ＸＩＤＩＺＡＴＩＯＮ
ＯＦ ５ＩＬＩＣＯＮ ）構造のセルファラインΦシ
リコンゲート型ＦＥＴ素子を含む集積回路装置が完成す
る。
ース及びドレイン領域５及び６上の酸化膜２ｂやシリコ
ンゲート４と他の配線とのコンタクト全とるべき部分の
酸化膜２ｂｆ選択的に除去して（Ｄ）に示す構造を得る
。更にソース及びドレイン領域５及び４上のシリコン窒
化膜３及びシリコン酸化膜２の薄膜部分を選択的に除去
してコンタクトホールを夫々穿設し、アルミニウム等の
金属配線層を全面に蒸着後、配線パターン７．８ｉ残し
てエッチングする。そうすることにより（Ｋ）に示すよ
うなＬＯＧＯ８（ＬＯＣＡＬ ０ＸＩＤＩＺＡＴＩＯＮ
ＯＦ ５ＩＬＩＣＯＮ ）構造のセルファラインΦシ
リコンゲート型ＦＥＴ素子を含む集積回路装置が完成す
る。
かかる構成の集積回路装置は、ソース及びドレイン領域
と基板とのなすＰＮ接合による寄生容量が少ないこと及
びセルファライン構造であるためにゲート容量も減少す
ること等により、高速特性を有する故に多用きれている
。
と基板とのなすＰＮ接合による寄生容量が少ないこと及
びセルファライン構造であるためにゲート容量も減少す
ること等により、高速特性を有する故に多用きれている
。
かかる製造工程によって得られた装置において、回路の
出カバソファを構成する際多結晶シリコンのゲート部分
が数１００μ〜数鵡に渡って延びることがある。よって
この部分の抵抗が２〜５０にΩの高抵抗値を呈し、ゲー
ト容量（０５〜１０ ＰＦ ）とこの高抵抗とによる時
定数がかなり犬となって信号の伝播遅延時間を無視する
ことができず、問題となっている。
出カバソファを構成する際多結晶シリコンのゲート部分
が数１００μ〜数鵡に渡って延びることがある。よって
この部分の抵抗が２〜５０にΩの高抵抗値を呈し、ゲー
ト容量（０５〜１０ ＰＦ ）とこの高抵抗とによる時
定数がかなり犬となって信号の伝播遅延時間を無視する
ことができず、問題となっている。
また、第１図に示したＬＯＣＯ８方式のシリコンゲート
構造では、多結晶シリコンをマスクとしてイオン注入し
て不純物拡散層全形成すると同時にこの多結晶シリコン
層の抵抗率を下げて導電体とするものであるから（第１
図（Ｃ）の工程）、当該多結晶シリコンによる配線と不
純物拡散層による配線との立体交叉が不可能であり、配
線パターンの自由度が減少して集積密度が低下する欠点
がある。
構造では、多結晶シリコンをマスクとしてイオン注入し
て不純物拡散層全形成すると同時にこの多結晶シリコン
層の抵抗率を下げて導電体とするものであるから（第１
図（Ｃ）の工程）、当該多結晶シリコンによる配線と不
純物拡散層による配線との立体交叉が不可能であり、配
線パターンの自由度が減少して集積密度が低下する欠点
がある。
特に、多入力ゲート構造の場合に大きな占有面積を要す
ることになる。
ることになる。
本発明の目的は、信号伝播速度の向上を図り、かつ拡散
層による配線層とゲート配線層との立体交叉を可能とし
うる集積回路全提供することである。
層による配線層とゲート配線層との立体交叉を可能とし
うる集積回路全提供することである。
本発明による集積回路装置は、シリコンゲート型ＩＣＦ
ＥＴを主体とし回路の所望部分に金属ゲート型ＩＧＦＥ
Ｔ’ｉ含むようにしたことを特徴としており、特にゲー
ト配線が長くなる部分の出カバソファ回路のＦＥＴ素子
や多入力ゲート回路のＦＥＴ素子としてアルミニウム等
の金属ゲート型ＦＥＴ ’ｉ用いるようにするものであ
る。
ＥＴを主体とし回路の所望部分に金属ゲート型ＩＧＦＥ
Ｔ’ｉ含むようにしたことを特徴としており、特にゲー
ト配線が長くなる部分の出カバソファ回路のＦＥＴ素子
や多入力ゲート回路のＦＥＴ素子としてアルミニウム等
の金属ゲート型ＦＥＴ ’ｉ用いるようにするものであ
る。
以下本発明全図面を用いて説明する。
第２図は本発明の装置を製造する製造工程順の一例を示
しており、Ｐ型半導体基板１の主面上にシリコン酸化膜
及びシリコン窒化膜を夫々６００ Ａ及び２００〜４０
０λ程度形成し、ＦＥＴ素子を形成する予定領域上のこ
れら薄膜２１ 、２２及び３１ 、３２、更には立体交
叉配線予定領域上の薄膜２３ 、３３のみを残して他を
除去しくＡ）の如き構造を得る。そして、このシリコン
窒化膜３１，３２．３３−ｊｚ耐酸化用マスクとして湿
式酸化法により基板１を酸化し、１〜１５μ程度の厚い
シリコン酸化膜２αを設はフィールド酸化膜とする。し
かる後に、（Ｂ）に示すように、シリコンゲー） ＩＧ
ＦＥＴ２０（第２図（Ｆ）参照）全形成すべき部分のゲ
ート部に多結晶シリコンヲ０４〜０６μの厚さで選択的
に形成し、また金属ゲートＩＧＦＥＴ３０（第２図（Ｆ
）参照）を形成すべき部分のゲート部にフォトレジスト
膜９を選択的に被着形成して（Ｂ）の構成を得る。
しており、Ｐ型半導体基板１の主面上にシリコン酸化膜
及びシリコン窒化膜を夫々６００ Ａ及び２００〜４０
０λ程度形成し、ＦＥＴ素子を形成する予定領域上のこ
れら薄膜２１ 、２２及び３１ 、３２、更には立体交
叉配線予定領域上の薄膜２３ 、３３のみを残して他を
除去しくＡ）の如き構造を得る。そして、このシリコン
窒化膜３１，３２．３３−ｊｚ耐酸化用マスクとして湿
式酸化法により基板１を酸化し、１〜１５μ程度の厚い
シリコン酸化膜２αを設はフィールド酸化膜とする。し
かる後に、（Ｂ）に示すように、シリコンゲー） ＩＧ
ＦＥＴ２０（第２図（Ｆ）参照）全形成すべき部分のゲ
ート部に多結晶シリコンヲ０４〜０６μの厚さで選択的
に形成し、また金属ゲートＩＧＦＥＴ３０（第２図（Ｆ
）参照）を形成すべき部分のゲート部にフォトレジスト
膜９を選択的に被着形成して（Ｂ）の構成を得る。
この状態でイオン注入を行って基板１内へリンを導入し
、ソース領域５１ 、５２及びドレイン領域６１゜６２
、更には拡散配線層５３ヲ形成しくＣ）の構造となる。
、ソース領域５１ 、５２及びドレイン領域６１゜６２
、更には拡散配線層５３ヲ形成しくＣ）の構造となる。
すなわちフィールド酸化膜２α、多結晶シリコン４及び
フォトレジスト層９がイオン注入時のマスクとして作用
するものであり、フォトレジスト９の代りに厚いシリコ
ン酸化膜を用いても良い。この時同時に多結晶シリコン
４にもイオン注入がなされて抵抗率の減少が図られる。
フォトレジスト層９がイオン注入時のマスクとして作用
するものであり、フォトレジスト９の代りに厚いシリコ
ン酸化膜を用いても良い。この時同時に多結晶シリコン
４にもイオン注入がなされて抵抗率の減少が図られる。
そして、イオン注入時のマスクとして作用したフォトレ
ジスト層９を除去し、全面に酸化膜２ｂｆ約０．５μ形
成することにより（Ｄ）の如くなる。しかる後に、ソー
ス及びドレイン領域上の酸化膜２ｂ、シリコンゲート４
と他の配線とのコンタクトをとるべき部分の酸化膜２ｂ
、更に金属ゲートを形成するべき部分の酸化膜２ｂを夫
々選択的に除去し、金属ゲート絶縁膜すべき部分におい
て露出したシリコン窒化膜３２の上部をフォトレジスト
１０にて被覆してこの部分のシリコン窒化膜３２やシリ
コン酸化膜２２のゲート絶縁膜が後のコンタクトホール
の穿設工程で蝕刻されないようにする。この場合の構造
が（Ｅ）に示されている。
ジスト層９を除去し、全面に酸化膜２ｂｆ約０．５μ形
成することにより（Ｄ）の如くなる。しかる後に、ソー
ス及びドレイン領域上の酸化膜２ｂ、シリコンゲート４
と他の配線とのコンタクトをとるべき部分の酸化膜２ｂ
、更に金属ゲートを形成するべき部分の酸化膜２ｂを夫
々選択的に除去し、金属ゲート絶縁膜すべき部分におい
て露出したシリコン窒化膜３２の上部をフォトレジスト
１０にて被覆してこの部分のシリコン窒化膜３２やシリ
コン酸化膜２２のゲート絶縁膜が後のコンタクトホール
の穿設工程で蝕刻されないようにする。この場合の構造
が（Ｅ）に示されている。
最後に、コンタクトホールの穿設を行い（Ｆ）に示す如
（、アルミニウムを被着してコンタクト７１゜１１ ？２，８１．８２及びアルミニウムゲート、上層配線８
３△ を選択的に残すように蝕刻することにより集積回路装置
が完成する。
（、アルミニウムを被着してコンタクト７１゜１１ ？２，８１．８２及びアルミニウムゲート、上層配線８
３△ を選択的に残すように蝕刻することにより集積回路装置
が完成する。
信号の伝播遅延時間が問題となる部分のＩＧＦＥＴ素子
３０として、アルミニウム等の良導電材よりなる金属ゲ
ートとすることによシ、ゲート部分の厚さがある程度長
くてもその抵抗は高々数１０Ω程度であるから、遅延時
間を極めて小とすることが可能となる。また、図（Ｆ）
の４０で示すように拡散層５３とアルミニウム層８３の
立体交叉が可能であるから配線の自由度が向上して集積
度が著しく上昇することになる。特に、上層配線８３ヲ
アルミゲート１１と連結すれば、ゲート配線が複雑とな
る多久ゲート回路に好適となる。
３０として、アルミニウム等の良導電材よりなる金属ゲ
ートとすることによシ、ゲート部分の厚さがある程度長
くてもその抵抗は高々数１０Ω程度であるから、遅延時
間を極めて小とすることが可能となる。また、図（Ｆ）
の４０で示すように拡散層５３とアルミニウム層８３の
立体交叉が可能であるから配線の自由度が向上して集積
度が著しく上昇することになる。特に、上層配線８３ヲ
アルミゲート１１と連結すれば、ゲート配線が複雑とな
る多久ゲート回路に好適となる。
尚、第２図（Ｐ２）から（Ｆ）の工程であるシリコン窒
化膜の除去にはフン酸によるエンチングをなすものであ
るから、エツチングマスクとしてのフォトレジスト１０
の代シに耐フツ酸性材質を用いれば良い。
化膜の除去にはフン酸によるエンチングをなすものであ
るから、エツチングマスクとしてのフォトレジスト１０
の代シに耐フツ酸性材質を用いれば良い。
このように、本発明によればシリコンゲートＩＧＦＥＴ
の他に所望部分に金属ゲートＩＧＦＥＴ’！に必要に応
じて形成することにより、高速動作可能でかつ高集積化
可能なＩＧＦＥＴ集積回路装置が得られる。よって、高
速、大負荷駆動を要求される論理ＩＣや多入力ゲートを
多用する必要のある論理ｒｅに好適となる。
の他に所望部分に金属ゲートＩＧＦＥＴ’！に必要に応
じて形成することにより、高速動作可能でかつ高集積化
可能なＩＧＦＥＴ集積回路装置が得られる。よって、高
速、大負荷駆動を要求される論理ＩＣや多入力ゲートを
多用する必要のある論理ｒｅに好適となる。
第１図は従来のシリコンゲートＩＧＦＥＴ集積回路装置
の製造工程順の各断面図、第２図は本発明の装置を得る
ための製造工程順の各断面図である。 主要部分の符号の説明 】・・・半導体基板 ２１〜２２・・・ゲート絶縁膜用シリコン酸化膜３１〜
３２・・・ゲート絶縁膜用シリコン窒化膜４・・・シリ
コンゲート ９．１０・・・フォトレジスト ５１ 、５２・・・ン
ｆス６１ 、６２・・・ドレイン １１・・・ア
ルミゲート出願人 パイオニア株式会社 代理人 弁理士 藤 村 元 彦
の製造工程順の各断面図、第２図は本発明の装置を得る
ための製造工程順の各断面図である。 主要部分の符号の説明 】・・・半導体基板 ２１〜２２・・・ゲート絶縁膜用シリコン酸化膜３１〜
３２・・・ゲート絶縁膜用シリコン窒化膜４・・・シリ
コンゲート ９．１０・・・フォトレジスト ５１ 、５２・・・ン
ｆス６１ 、６２・・・ドレイン １１・・・ア
ルミゲート出願人 パイオニア株式会社 代理人 弁理士 藤 村 元 彦
Claims (1)
- シリコンゲート型の絶縁ゲート電界効果トランジスタ素
子による集積回路装置であって、回路の所望部分に金属
ゲート型の絶縁ゲート電界効果トランジスタ素子を含ん
でなることを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57007351A JPS58124268A (ja) | 1982-01-20 | 1982-01-20 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57007351A JPS58124268A (ja) | 1982-01-20 | 1982-01-20 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58124268A true JPS58124268A (ja) | 1983-07-23 |
Family
ID=11663529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57007351A Pending JPS58124268A (ja) | 1982-01-20 | 1982-01-20 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58124268A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629472A (ja) * | 1992-04-03 | 1994-02-04 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6432776B1 (en) | 1999-08-23 | 2002-08-13 | Nec Corporation | Method of manufacturing semiconductor device |
-
1982
- 1982-01-20 JP JP57007351A patent/JPS58124268A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629472A (ja) * | 1992-04-03 | 1994-02-04 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5597757A (en) * | 1992-04-03 | 1997-01-28 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including bipolar and MOS transistors |
| US6432776B1 (en) | 1999-08-23 | 2002-08-13 | Nec Corporation | Method of manufacturing semiconductor device |
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