JPS63102340A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63102340A JPS63102340A JP24874886A JP24874886A JPS63102340A JP S63102340 A JPS63102340 A JP S63102340A JP 24874886 A JP24874886 A JP 24874886A JP 24874886 A JP24874886 A JP 24874886A JP S63102340 A JPS63102340 A JP S63102340A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- parts
- layer
- recessed places
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 4
- 230000000149 penetrating effect Effects 0.000 claims abstract 2
- 230000002093 peripheral effect Effects 0.000 claims abstract 2
- 239000000758 substrate Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 abstract description 33
- 239000011229 interlayer Substances 0.000 abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 2
- 239000011574 phosphorus Substances 0.000 abstract description 2
- 150000004767 nitrides Chemical class 0.000 abstract 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路におけるコンタクトホールお
よび配線層の形成方法に関するものである。
よび配線層の形成方法に関するものである。
従来の技術
従来、半導体集積回路においては、コンタクトホール形
成工程と配線層下地平坦化工程とを別々に行うのが一般
的である。
成工程と配線層下地平坦化工程とを別々に行うのが一般
的である。
発明が解決しようとする問題点
ところが、半導体集積回路においては、コンタクトホー
ルエツジ部や、配線層下地酸化膜ステップ部での配線の
断線や、配線層形成時でのエッチ残り等によるショート
が生じやすく、良好な配線層を形成することが困難であ
った。
ルエツジ部や、配線層下地酸化膜ステップ部での配線の
断線や、配線層形成時でのエッチ残り等によるショート
が生じやすく、良好な配線層を形成することが困難であ
った。
問題点を解決するための手段
本発明は、上述の配線層のコンタクトホール部での断線
の可能性を小さくするコンタクトホールの形成方法を提
供するもので、要約すると、半導体基板上の所定接触領
域をおおって第1の絶縁膜を形成し、次に、上記第1の
絶縁膜に、その厚みの中間の深さの凹所を形成したのち
、全面に第2の絶縁膜を形成し、次いで、同第2の絶縁
膜の一部を前記凹所のエツジ部および上記絶縁膜ステッ
プ部に残し、続いて、上記凹所の底部に残る上記第1の
絶縁膜に開口部を形成したのち、導電層を全面に形成し
て、前記接触領域に接する配線層を形成する工程をそな
えた半導体装置の製造方法である。
の可能性を小さくするコンタクトホールの形成方法を提
供するもので、要約すると、半導体基板上の所定接触領
域をおおって第1の絶縁膜を形成し、次に、上記第1の
絶縁膜に、その厚みの中間の深さの凹所を形成したのち
、全面に第2の絶縁膜を形成し、次いで、同第2の絶縁
膜の一部を前記凹所のエツジ部および上記絶縁膜ステッ
プ部に残し、続いて、上記凹所の底部に残る上記第1の
絶縁膜に開口部を形成したのち、導電層を全面に形成し
て、前記接触領域に接する配線層を形成する工程をそな
えた半導体装置の製造方法である。
作用
このような本発明の構成により、コンタクトホールがテ
ーパー状に形成でき、また配線層下地絶縁膜ステップ部
での急峻な断差を回避し、平坦度の向上ができる。
ーパー状に形成でき、また配線層下地絶縁膜ステップ部
での急峻な断差を回避し、平坦度の向上ができる。
実施例
本発明の実施例をシリコン基板および多結晶シリコン層
へのコンタクトホールを形成し、アルミニウム配線を形
成する場合を例にして、第1図の断面図および第2図a
−gの工程順断面図により、以下に説明する。まず第
2図a ’−cに示すように、半導体基板1上に、選択
酸化法によりチャンネルストッパ不純物領域2、および
フィールド酸化膜と呼ばれる厚い酸化膜3を形成したの
ち、前記半導体基板1に、これと反対の伝導型の不純物
領域4を形成する。次に多結晶シリコンあるいは高融点
金属等によるトランジスタゲートおよび第1の配線ff
5を形成し、続いて層間絶縁膜6を形成し、さらに、そ
の表面に、第1のホトレジストマスク7により、第1の
コンタクトホール形成用マスクパターンを形成したのち
、CHF3ガスプラズマにより、前記層間絶縁膜6をそ
の厚みの約半分の深さまでエッチして凹所8を形成する
。
へのコンタクトホールを形成し、アルミニウム配線を形
成する場合を例にして、第1図の断面図および第2図a
−gの工程順断面図により、以下に説明する。まず第
2図a ’−cに示すように、半導体基板1上に、選択
酸化法によりチャンネルストッパ不純物領域2、および
フィールド酸化膜と呼ばれる厚い酸化膜3を形成したの
ち、前記半導体基板1に、これと反対の伝導型の不純物
領域4を形成する。次に多結晶シリコンあるいは高融点
金属等によるトランジスタゲートおよび第1の配線ff
5を形成し、続いて層間絶縁膜6を形成し、さらに、そ
の表面に、第1のホトレジストマスク7により、第1の
コンタクトホール形成用マスクパターンを形成したのち
、CHF3ガスプラズマにより、前記層間絶縁膜6をそ
の厚みの約半分の深さまでエッチして凹所8を形成する
。
これにより実際のコンタクトホールより大きい開口部の
凹所8が異方性の形状で形成される。続いて、第2図d
−eに示すように、シリコンナイトライド層9を全面に
形成したのち、CH2F2ガス系によるガスプラズマに
より、全面エッチすると、凹所8の隅部および層間絶縁
膜ステップ部にΔWの幅のシリコンナイトライド層が残
る。次に凹所8より2ΔW小さなコンタクトホールを形
成するための第2のホトレジストマスク11を形成し、
再び、CHF3ガスプラズマにより、前記層間絶縁膜6
の残り約半分の厚さエッチし、第2図fのように、開口
部12を形成する。この際凹所8の隅部と開口部12と
の間のステップ部にシリコンナイトライド残存層1oが
形成される。こののち、第2図gのように、多結晶シリ
コン層13を全面に形成し、リンドープをほどこしたの
ち、アルミニウム配線層14を形成する。そして、最終
的には、第1図のように、ホトリソグラフィ一工程によ
り、多結晶シリコン層13とアルミニウム配線層14と
を同じにパターニングして、所望の半導体装置を実現す
ることができる。
凹所8が異方性の形状で形成される。続いて、第2図d
−eに示すように、シリコンナイトライド層9を全面に
形成したのち、CH2F2ガス系によるガスプラズマに
より、全面エッチすると、凹所8の隅部および層間絶縁
膜ステップ部にΔWの幅のシリコンナイトライド層が残
る。次に凹所8より2ΔW小さなコンタクトホールを形
成するための第2のホトレジストマスク11を形成し、
再び、CHF3ガスプラズマにより、前記層間絶縁膜6
の残り約半分の厚さエッチし、第2図fのように、開口
部12を形成する。この際凹所8の隅部と開口部12と
の間のステップ部にシリコンナイトライド残存層1oが
形成される。こののち、第2図gのように、多結晶シリ
コン層13を全面に形成し、リンドープをほどこしたの
ち、アルミニウム配線層14を形成する。そして、最終
的には、第1図のように、ホトリソグラフィ一工程によ
り、多結晶シリコン層13とアルミニウム配線層14と
を同じにパターニングして、所望の半導体装置を実現す
ることができる。
発明の効果
本発明の方法によれば、コンタクトホール部がテーパー
状に形成でき、またコンタクトホール形成用ホトレジス
トマスクの合わせマージンが向上でき、マスク開口部よ
りも小さなコンタクトホールが形成できる。さらに層間
絶縁膜ステップ部もテーパー状に形成でき、平坦度の向
上ができ、また、配線層をアルミニウムと多結晶シリコ
ンとの二層構造にするこ七により、コンタクト抵抗の安
定化、配線のコンタクトエツジ部での配線抵抗の増加、
断線等を防止し、配線信頼性の著しい向上を図ることが
可能となり、半導体装置の品質を著しく高める効果があ
る。
状に形成でき、またコンタクトホール形成用ホトレジス
トマスクの合わせマージンが向上でき、マスク開口部よ
りも小さなコンタクトホールが形成できる。さらに層間
絶縁膜ステップ部もテーパー状に形成でき、平坦度の向
上ができ、また、配線層をアルミニウムと多結晶シリコ
ンとの二層構造にするこ七により、コンタクト抵抗の安
定化、配線のコンタクトエツジ部での配線抵抗の増加、
断線等を防止し、配線信頼性の著しい向上を図ることが
可能となり、半導体装置の品質を著しく高める効果があ
る。
第1図は本発明実施例の方法によって得られた半導体装
置の断面図、第2図a −gは本発明の半導体装置の製
造方法を示す工程順断面図である。 1・・・・・・半導体基板、2・・・・・・チャンネル
ストッパー、3・・・・・・フィールド酸化膜、4・・
・・・・不純物領域、5・・・・・・多結晶シリコンあ
るいは高融点金属による第1の配線層、6・・・・・・
層間絶縁膜、7・・・・・・ホトレジストマスク、8・
・・・・・第1コンタクトホール、9・・・・・・シリ
コンナイトライド、10・・・・・・シリコンナイトラ
イド残存層、11・・・・・・ホトレジストマスク、1
2・・・・・・第2コンタクトホール、13・・・・・
・多結晶シリコン層、14・・・・・・アルミニウム配
線層。 代理人の氏名 弁理士 中尾敏男 はか1名/−−一半
%体基板 2−−−す★ンネルストツパ 3−m−フイール):が1ヒX気 4−−一不殻5惣項域 5−一一配珠1 6−−一層1曙色U 13−一一多絶品シリコン1 第1図 第2図
置の断面図、第2図a −gは本発明の半導体装置の製
造方法を示す工程順断面図である。 1・・・・・・半導体基板、2・・・・・・チャンネル
ストッパー、3・・・・・・フィールド酸化膜、4・・
・・・・不純物領域、5・・・・・・多結晶シリコンあ
るいは高融点金属による第1の配線層、6・・・・・・
層間絶縁膜、7・・・・・・ホトレジストマスク、8・
・・・・・第1コンタクトホール、9・・・・・・シリ
コンナイトライド、10・・・・・・シリコンナイトラ
イド残存層、11・・・・・・ホトレジストマスク、1
2・・・・・・第2コンタクトホール、13・・・・・
・多結晶シリコン層、14・・・・・・アルミニウム配
線層。 代理人の氏名 弁理士 中尾敏男 はか1名/−−一半
%体基板 2−−−す★ンネルストツパ 3−m−フイール):が1ヒX気 4−−一不殻5惣項域 5−一一配珠1 6−−一層1曙色U 13−一一多絶品シリコン1 第1図 第2図
Claims (1)
- 半導体基板上の所定接触領域をおおう第1の絶縁膜に、
口径大で、かつ、前記第1の絶縁膜の厚みの中間の深さ
の凹所を形成する工程、全面に第2の絶縁膜を形成し、
ついで、同第2の絶縁膜の一部を前記凹所の周辺隅部に
のみ残すエッチング処理を施す工程、前記凹所の底部に
、口径小で、かつ、前記第1の絶縁膜を貫通する開口部
を形成する工程および前記開口部で前記接触領域に接す
る導電層を形成する工程をそなえた半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24874886A JPS63102340A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24874886A JPS63102340A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63102340A true JPS63102340A (ja) | 1988-05-07 |
Family
ID=17182781
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24874886A Pending JPS63102340A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63102340A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04364034A (ja) * | 1991-06-11 | 1992-12-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US5294296A (en) * | 1992-02-12 | 1994-03-15 | Hyundai Electronics Industries, Co., Ltd. | Method for manufacturing a contact hole of a semiconductor device |
KR100265749B1 (ko) * | 1992-06-23 | 2000-10-02 | 윤종용 | 반도체 장치의 금속배선 형성방법 |
-
1986
- 1986-10-20 JP JP24874886A patent/JPS63102340A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04364034A (ja) * | 1991-06-11 | 1992-12-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US5294296A (en) * | 1992-02-12 | 1994-03-15 | Hyundai Electronics Industries, Co., Ltd. | Method for manufacturing a contact hole of a semiconductor device |
KR100265749B1 (ko) * | 1992-06-23 | 2000-10-02 | 윤종용 | 반도체 장치의 금속배선 형성방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0166983A2 (en) | Method of selectively exposing the sidewalls of a trench and its use to the forming of a metal silicide substrate contact for dielectric filled deep trench isolated devices | |
JPS63299251A (ja) | 半導体装置の製造方法 | |
JPH0322053B2 (ja) | ||
JP3407023B2 (ja) | 半導体装置の製造方法 | |
JPS63102340A (ja) | 半導体装置の製造方法 | |
JPH07297284A (ja) | 半導体素子製造方法 | |
JPS6286715A (ja) | 半導体装置の製造方法 | |
JP2603259B2 (ja) | ベース・エミッタコンタクト構成体及びその製造方法 | |
JPH05267336A (ja) | 位置合わせマークを用いた配線層の形成方法 | |
KR960006339B1 (ko) | 반도체장치의 제조방법 | |
JPH065562A (ja) | 半導体薄膜の形成方法 | |
KR100209210B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
JPS60785B2 (ja) | Mos型半導体装置の製造方法 | |
JPH0230124A (ja) | 半導体装置の製造方法 | |
KR940011731B1 (ko) | 개구부의 형성방법 | |
JPS6128231B2 (ja) | ||
JPH0475346A (ja) | 半導体装置の製造方法 | |
JPH0377376A (ja) | 半導体装置の製造方法 | |
KR0140726B1 (ko) | 반도체 소자의 제조방법 | |
JPH10242275A (ja) | 半導体装置の製造方法 | |
JPH0287621A (ja) | 半導体装置の製造方法 | |
JPH05226278A (ja) | 半導体装置の製造方法 | |
JPS5943832B2 (ja) | 半導体装置の製造方法 | |
JPS63114261A (ja) | トランジスタ用の自己整合型ベース分路 | |
JPH0420256B2 (ja) |