JPH05267336A - 位置合わせマークを用いた配線層の形成方法 - Google Patents

Abstract

(57)【要約】 【目的】位置合わせマークを用い且つ断線のない配線層
を形成する。 【構成】ＭＯＳトランジスタの素子分離領域３を形成す
る際に、マーク形成用の厚い酸化膜６を形成しておく。
ソース１４、ドレイン１５、ゲート１１に対応して層間
絶縁膜１６にコンタクトホール２０、２１を形成する際
に、酸化膜６に到達する開口部２２を形成する。次に、
コンタクトホール２０、２１内にＷ膜２４、２５を選択
成長させる。この際、開口部２２は底部が酸化膜面から
なるため、Ｗ膜は成長しない。次に、Ａｌ膜２９を形成
する。コンタクトホール２０、２１を埋め込むＷ膜２
４、２５は配線の断線や接続不良を防ぐ。マーク用開口
部２２はＡｌ膜２９に凹みを形成し、位置合わせマーク
として機能する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体デバイスの製造
プロセスにおける配線層の形成方法に関し、より具体的
には、プロセス中に形成したマークをマスクとの位置合
わせマークとして使用して配線層の加工を行う方法に関
する。

【０００２】

【従来の技術】半導体等の被処理基板上に種々な膜のパ
ターンを形成する場合、マスクに対して上記基板を位置
合わせする必要がある。このため、基板上の配線等の回
路の存在していない周辺部分に前工程で故意に凹凸部を
形成して位置合わせマークを形成し、これを次続の工程
の位置合わせに使用する方法が行われている。この種の
位置合わせ方法を組込んだＭＯＳトランジスタの製造プ
ロセスを、第１の従来例として図４乃至図６に示す。

【０００３】この製造プロセスにおいて、先ず、Ｓｉ基
板１の表面を窒化してＳｉＮ膜２を形成する（図４
（ａ））。次に、Ｓｉ基板１をエッチングする位置のＳ
ｉＮ膜２を除去するため、レジストを塗布してＳｉＮ膜
２加工用のレジスト膜２ａのパターンを形成する（図４
（ｂ））。次に、ＳｉＮ膜２をエッチングし、レジスト
膜２ａを除去する（図４（ｃ））。そして、ＳｉＮ膜２
のパターンをマスクとしてＳｉ基板１を酸化し、厚さ
０．６μｍの酸化膜３、４、５を形成する（図４
（ｄ））。ここで、酸化膜３は素子分離領域として使用
し、また後述するように、酸化膜４はゲート電極の形成
工程において、酸化膜５はコンタクトホールの形成工程
において、夫々レジストパターンの位置合わせマークと
して使用する。

【０００４】次に、ＳｉＮ膜２を除去し、更に酸化し
て、厚さ０．０２μｍのゲート酸化膜７を形成する（図
５（ａ））。次に、ゲート電極用多結晶Ｓｉ膜８を厚さ
０．３５μｍで形成する。次に、レジストとしてネガレ
ジストを用い、ゲート電極の形状に合わせたパターンレ
ジスト膜９を形成する（図５（ｂ））。このパターンレ
ジスト膜９を形成する際、図７に示すように、位置合わ
せマークとして用いる厚い酸化膜４に囲まれた領域３１
の中に、マスク側のマークパターン３２が整合するよう
に基板とマスクとを位置合わせする。従って、厚い酸化
膜４の内側でもレジストが露光され、パターンレジスト
膜１０が形成される。

【０００５】次に、レジスト膜９、１０をマスクとして
多結晶Ｓｉ膜をエッチングし、その後、レジスト膜９、
１０を除去する。これにより、ゲート電極１１とパター
ンＳｉ膜１２とが酸化膜上に残る（図５（ｃ））。次
に、ソース／ドレイン領域を残して他の部分をレジスト
膜１３で覆い、これをマスクとして不純物拡散を行って
ソース１４及びドレイン１５を形成する（図５
（ｄ））。

【０００６】次に、レジスト膜１３を剥離し、その後、
厚さ１．５μｍの層間絶縁膜１６を形成する。そして更
に、直径１．２μｍのコンタクトホール開孔用パターン
レジスト膜１７を形成する（図６（ａ））。レジスト膜
１７には、コンタクトホール用の開口部のほか、後工程
のＡｌ膜エッチング用の位置合わせマークを形成するた
め、幅３００μｍの開口部１９を形成しておく。このレ
ジスト膜１７を形成する際のマスクと基板との位置合わ
せには、もう一方の厚い酸化膜５に囲まれた領域を、上
述の酸化膜４と類似の態様で利用する。ここでレジスト
膜にはポジレジストを使用するため、厚い酸化膜５に囲
まれた領域は露光され、開口部１８が形成される。

【０００７】次に、ＲＩＥ方法により層間絶縁膜１６を
エッチングし、その後、レジスト膜１７を除去する（図
６（ｂ））。これにより、コンタクトホール２０、２１
及び開口部２２、２３が層間絶縁膜１６に形成される。
そして最後に、厚さ０．４μｍのＡｌ膜２９を形成する
（図６（ｃ））。この際、Ａｌ膜２９は層間絶縁膜１６
の開口部２２において中央が凹んだ状態となるため、こ
の凹みにより、開口部２２が、以降のＡｌ膜２９即ち配
線材料膜の加工工程における、レジストパターンの位置
合わせマークとして機能することができる。

【０００８】上述の第１の従来例においては、Ａｌ膜を
コンタクトホールの底まで直接形成しており、素子の微
細化に伴うコンタクトホールのアスペクト比の増加によ
り、断線や接続不良による抵抗増大などの問題が生じ
る。このため、コンタクトホールを予め何等かの導電性
材料を用いて埋め込み、Ａｌ膜を平坦な下地の上に形成
するようにすることが望ましい。この導電性材料として
は、ＳｉやＡｌの上に選択成長するＷが注目されてい
る。この技術を取入れた第２の従来例を図８に示す。

【０００９】この例は、図６（ａ）までの工程は、上述
の第１の従来例と同じである。続いて、ＲＩＥ方法によ
り層間絶縁膜１６をエッチングし、その後、レジスト膜
１７を除去する。そして選択成長により、層間絶縁膜１
６と同じ約１．５μｍの厚さのＷ膜２４、２５、２７、
３３を層間絶縁膜１６に形成されたコンタクトホール及
び開口部に形成する。この際、ゲート電極のＷ膜２５
は、コンタクトホールから０．３７μｍ溢れる。次に、
溢れたＷ膜をエッチバックするためのレジスト膜２６
を、その表面が平坦となるように塗布する（図８
（ａ））。次に、溢れたＷ膜をエッチバックして層間絶
縁膜１６とＷ膜との上面を平坦化する。そして、厚さ
０．４μｍの配線用Ａｌ膜２９を形成する（図８
（ｂ））。

【００１０】上述の第２の従来例において、位置合わせ
マーク用の開口部は、Ｗ膜３３により埋め込まれ、エッ
チバック処理により、その上面は層間絶縁膜１６の上面
と整一する。その後、Ａｌ膜２９の形成によりＷ膜３３
の上は層間絶縁膜１６の上と一体的な鏡面状態となる。
従って、Ｗ膜３３の位置にできるはずの位置合わせマー
クはまったく識別できなくなり、配線材料膜の加工のた
めの位置合わせができなくなるという問題が生じる。

【００１１】

【発明が解決しようとする課題】本発明は上述の従来技
術の欠点に鑑みてなされたものであり、コンタクトホー
ルにおける配線の断線や接続不良が生じず、しかも、配
線材料膜の加工のための位置合わせマークを所期の態様
で得ることが可能な、半導体デバイスの製造プロセスに
おける配線層の形成方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成する本発
明の方法は、第１導電体層と、下面が上記第１導電体層
の上面よりも下にある第１絶縁膜と、上記第１導電体層
及び上記第１絶縁膜上に形成された第２絶縁膜と、上記
第２絶縁膜上に形成された配線層と、を具備する半導体
デバイスの製造プロセスにおける上記配線層の形成方法
であって、上記第１導電体層の上面に至るように上記第
２絶縁膜にコンタクトホールを形成する工程と、

【００１３】上記コンタクトホール形成と同工程で上記
コンタクトホールと概ね同じ深さを有するマーク用開口
部を、上記第１絶縁膜内に至るように上記第２絶縁膜に
形成する工程と、上記第１導電体層の上面に選択成長に
より第２導電体層を形成し、上記コンタクトホールを上
記第２導電体層で埋め込む工程と、上記第２絶縁膜と上
記第２導電体層の上面を平坦化する工程と、上記第２絶
縁膜、上記第２導電体層、及び上記マーク用開口部内の
上記第１絶縁膜上に導電性の配線材料膜を形成する工程
と、

【００１４】上記マーク用開口部における上記配線材料
膜の凹みをマスクとの位置合わせマークとして使用して
上記配線材料膜をパターニングし、上記配線層を形成す
る工程と、を具備する。

【００１５】

【作用】本発明にあっては、選択成長により、コンタク
トホールのみが導電体層で埋め込まれ、マーク用開口部
は開口したままの状態となる。コンタクトホールを埋め
込む上記導電体層により、第１の従来例で生じる配線の
断線や接続不良の問題が防止される。他方、マーク用開
口部は、配線材料膜が形成された後も、中央が凹んだ状
態でマークとして残るため、第２の従来例で生じるマー
ク消滅のような問題が回避される。

【００１６】

【実施例】図１乃至図３は、本発明に係る方法を組込ん
だＭＯＳトランジスタの製造プロセスを示す。なお、図
１乃至図３中、図４乃至図６及び図８に図示の従来例中
の部分と対応する部分には同一符号を付してある。

【００１７】この製造プロセスにおいて、先ず、Ｓｉ基
板１の表面を窒化してＳｉＮ膜２を形成する（図１
（ａ））。次に、Ｓｉ基板１をエッチングする位置のＳ
ｉＮ膜２を除去するため、レジストを塗布してＳｉＮ膜
２加工用のレジスト膜２ａのパターンを形成する（図１
（ｂ））。次に、ＳｉＮ膜２をエッチングし、レジスト
膜２ａを除去する（図１（ｃ））。そして、ＳｉＮ膜２
のパターンをマスクとしてＳｉ基板１を酸化し、厚さ
０．６μｍの酸化膜３、４、５、６を形成する（図１
（ｄ））。ここで、酸化膜３は素子分離領域として使用
し、また酸化膜４はゲート電極の形成工程において、酸
化膜５はコンタクトホールの形成工程において、夫々レ
ジストパターンの位置合わせマークとして使用する。ま
た酸化膜６は本発明の改良点であり、配線の形成工程に
おいて、配線材料であるＡｌ膜をエッチングするための
レジストパターンの位置合わせマークとして使用する。
酸化膜６の上面及び下面は、後述するソース／ドレイン
領域における基板１の上面を挟んで上下に位置する。

【００１８】次に、ＳｉＮ膜２を除去し、更に酸化し
て、厚さ０．０２μｍのゲート酸化膜７を形成する（図
２（ａ））。次に、ゲート電極用多結晶Ｓｉ膜８を厚さ
０．３５μｍで形成する。次に、レジストとしてネガレ
ジストを用い、ゲート電極の形状に合わせたパターンレ
ジスト膜９を形成する（図２（ｂ））。このパターンレ
ジスト膜９を形成する際、図７に示すように、位置合わ
せマークとして用いる厚い酸化膜４に囲まれた領域３１
の中に、マスク側のマークパターン３２が整合するよう
に基板とマスクとを位置合わせする。従って、厚い酸化
膜４の内側でもレジストが露光され、パターンレジスト
膜１０が形成される。

【００１９】次に、レジスト膜９、１０をマスクとして
多結晶Ｓｉ膜をエッチングし、その後、レジスト膜９、
１０を除去する。これにより、ゲート電極１１とパター
ンＳｉ膜１２とが酸化膜上に残る（図２（ｃ））。次
に、ソース／ドレイン領域を残して他の部分をレジスト
膜１３で覆い、これをマスクとして不純物拡散を行って
ソース１４及びドレイン１５を形成する（図２
（ｄ））。

【００２０】次に、レジスト膜１３を剥離し、その後、
厚さ１．５μｍの層間絶縁膜１６を形成する。そして更
に、直径１．２μｍのコンタクトホール開孔用パターン
レジスト膜１７を形成する（図３（ａ））。レジスト膜
１７には、コンタクトホール用の開口部のほか、後工程
のＡｌ膜エッチング用の位置合わせマークを形成するた
め、厚い酸化膜６上に幅３００μｍの開口部１９を形成
しておく。このレジスト膜１７を形成する際のマスクと
基板との位置合わせには、もう一方の厚い酸化膜５に囲
まれた領域を、上述の酸化膜４と類似の態様で利用す
る。ここでレジスト膜にはポジレジストを使用するた
め、厚い酸化膜５に囲まれた領域は露光され、開口部１
８が形成される。

【００２１】次に、ＲＩＥ方法により層間絶縁膜１６を
エッチングし、その後、レジスト膜１７を除去する（図
３（ｂ））。これにより、コンタクトホール２０、２１
及び開口部２２、２３が層間絶縁膜１６に形成される。
ここで、コンタクトホールと共に形成される開口部２２
は、厚い酸化膜６の上に形成されるため、その底部は酸
化膜面となる。この点に関し、図４乃至６図示の従来例
では、開口部２２は基板１まで到達するため、その底部
はＳｉ面となる。

【００２２】次に、選択成長により、層間絶縁膜１６と
同じ約１．５μｍの厚さのＷ膜２４、２５、２７を層間
絶縁膜１６に形成されたコンタクトホール及び開口部に
形成する。この際、上述の如く開口部２２の底部は酸化
膜面となっているため、この中にはＷ膜は選択成長せ
ず、開口したままの状態となる。他方、ゲート電極のＷ
膜２５は、コンタクトホールから０．３７μｍ溢れる。
次に、溢れたＷ膜をエッチバックするためのレジスト膜
２６を、開口部２２に対応する部分を除いてその表面が
平坦となるように厚さ０．５μｍ塗布する（図３
（ｃ））。次に、ＲＩＥ方法により、Ｗ膜とレジスト膜
２６とのエッチング速度が等しくなる条件で溢れたＷ膜
をエッチバックし、層間絶縁膜１６とＷ膜との上面を平
坦化する。そして、厚さ０．４μｍの配線用Ａｌ膜２９
を形成する（図３（ｄ））。

【００２３】ここで、Ａｌ膜２９は開口部２２において
中央が凹んだ状態となる。従って、次に、この凹みをＡ
ｌ膜２９のパターニングにおいて、位置合わせマークと
して使用する。即ち、先ず、開口部２２の凹みとマスク
の対応パターンとを整合させ、レジストパターンを形成
する。そして、このレジストパターンによりＡｌ膜２９
をエッチングし、所定パターンを有する配線層を形成す
る。

【００２４】なお、上記実施例では第１絶縁膜としてＬ
ＯＣＯＳ法によって形成したシリコン酸化膜を用いた
が、埋め込みシリコン酸化膜等でもよく、この場合、第
１絶縁膜上面がシリコン基板表面とほぼ一致する。その
他、本発明は要旨を逸脱しない範囲で種々変更して実施
可能である。

【００２５】

【発明の効果】本発明に係る配線層の形成方法にあって
は、コンタクトホールが導電体層で埋め込まれた後、配
線層が形成されるため、コンタクトホールのアスペクト
比が高くなっても、配線の断線や接続不良が生じない。
また、マーク用開口部において配線材料膜は中央が凹ん
だ状態となるため、例えばＡｌ膜のような表面の反射率
が高い材料でも、この凹みによりマークの位置特定を容
易に行うことができる。従って、これを用いてマスク側
の対応パターンと整合させることにより、配線材料膜の
パターンニングを正確に実施することが可能となる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は、本発明に係る方法を組込ん
だＭＯＳトランジスタの製造プロセスの工程を順に示す
断面図。

【図２】（ａ）〜（ｄ）は、本発明に係る方法を組込ん
だＭＯＳトランジスタの製造プロセスの図１に続く工程
を順に示す断面図。

【図３】（ａ）〜（ｄ）は、本発明に係る方法を組込ん
だＭＯＳトランジスタの製造プロセスの図２に続く工程
を順に示す断面図。

【図４】（ａ）〜（ｄ）は、従来のＭＯＳトランジスタ
の製造プロセスの工程を順に示す断面図。

【図５】（ａ）〜（ｄ）は、従来のＭＯＳトランジスタ
の製造プロセスの図４に続く工程を順に示す断面図。

【図６】（ａ）〜（ｃ）は、従来のＭＯＳトランジスタ
の製造プロセスの図５に続く工程を順に示す断面図。

【図７】基板側の位置合わせマークとマスク側のマーク
パターンとの整合状態を示す平面図。

【図８】（ａ）、（ｂ）は、従来の他のＭＯＳトランジ
スタの製造プロセスの工程を順に示す断面図。

【符号の説明】

１…基板、３…素子分離領域用酸化膜、６…マーク用酸
化膜、１１…ゲート電極、１４…ソース、１５…ドレイ
ン、２０、２１…コンタクトホール、２２…マーク用開
口部、２４、２５…Ｗ膜、２９…Ａｌ膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｒ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１導電体層と、下面が上記第１導電体
   層の上面よりも下にある第１絶縁膜と、上記第１導電体
   層及び上記第１絶縁膜上に形成された第２絶縁膜と、上
   記第２絶縁膜上に形成された配線層と、を具備する半導
   体デバイスの製造プロセスにおける上記配線層の形成方
   法であって、 上記第１導電体層の上面に至るように上記第２絶縁膜に
   コンタクトホールを形成する工程と、 上記コンタクトホール形成と同工程で上記コンタクトホ
   ールと概ね同じ深さを有するマーク用開口部を、上記第
   １絶縁膜内に至るように上記第２絶縁膜に形成する工程
   と、 上記第１導電体層の上面に選択成長により第２導電体層
   を形成し、上記コンタクトホールを上記第２導電体層で
   埋め込む工程と、 上記第２絶縁膜と上記第２導電体層の上面を平坦化する
   工程と、 上記第２絶縁膜、上記第２導電体層、及び上記マーク用
   開口部内の上記第１絶縁膜上に導電性の配線材料膜を形
   成する工程と、 上記マーク用開口部における上記配線材料膜の凹みをマ
   スクとの位置合わせマークとして使用して上記配線材料
   膜をパターニングし、上記配線層を形成する工程と、 を具備する方法。