JPH07147225A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH07147225A JPH07147225A JP5296457A JP29645793A JPH07147225A JP H07147225 A JPH07147225 A JP H07147225A JP 5296457 A JP5296457 A JP 5296457A JP 29645793 A JP29645793 A JP 29645793A JP H07147225 A JPH07147225 A JP H07147225A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- region
- interlayer insulating
- film
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】平坦化された層間絶縁膜上に形成した金属膜を
パターニングして配線を形成するマスクパターンの位置
合わせ用のアライメントマークの検出を容易にする。 【構成】スクライブ線領域にフィールド酸化膜２と層間
絶縁膜３とを積層して形成したアライメントマーク用の
開孔部４内に素子領域のコンタクトホールを充填するタ
ングステンプラグと同じ高さでタングステンプラグ５を
埋込んで開孔部４の上端との間に段差を形成し、その上
に金属膜６を堆積することにより金属膜５にアライメン
トマークとなる段差を形成するこができレーザ光で容易
に検出可能となる。
パターニングして配線を形成するマスクパターンの位置
合わせ用のアライメントマークの検出を容易にする。 【構成】スクライブ線領域にフィールド酸化膜２と層間
絶縁膜３とを積層して形成したアライメントマーク用の
開孔部４内に素子領域のコンタクトホールを充填するタ
ングステンプラグと同じ高さでタングステンプラグ５を
埋込んで開孔部４の上端との間に段差を形成し、その上
に金属膜６を堆積することにより金属膜５にアライメン
トマークとなる段差を形成するこができレーザ光で容易
に検出可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にアライメントマーク及びその形成方法
に関する。
方法に関し、特にアライメントマーク及びその形成方法
に関する。
【０００２】
【従来の技術】従来の半導体装置の第１の例は、図２
（ａ）に示すように、シリコン基板１の半導体素子を形
成したチップ領域（図示せず）およびその外周に形成し
たスクライブ線領域を含む表面に層間絶縁膜３を形成
し、層間絶縁膜３を選択的に等方性エッチングした後異
方性エッチングして盃状の断面形状を有するチップ領域
内のコンタクトホールおよびスクライブ線領域のアライ
メントマーク用開孔部４を形成する。
（ａ）に示すように、シリコン基板１の半導体素子を形
成したチップ領域（図示せず）およびその外周に形成し
たスクライブ線領域を含む表面に層間絶縁膜３を形成
し、層間絶縁膜３を選択的に等方性エッチングした後異
方性エッチングして盃状の断面形状を有するチップ領域
内のコンタクトホールおよびスクライブ線領域のアライ
メントマーク用開孔部４を形成する。
【０００３】次に、図２（ｂ）に示すように、これらの
コンタクトホールおよび開孔部４を含む表面に金属膜６
を堆積し、その上にフォトレジスト膜７を塗布し、開孔
部４の段差による金属膜の段差をアライメントマークと
して配線形成用パターンを有するマスクの位置合わせを
行い、フォトレジスト膜７にマスクパターンを露光し現
像してフォトレジスト膜７の配線形成用パターンを形成
する。
コンタクトホールおよび開孔部４を含む表面に金属膜６
を堆積し、その上にフォトレジスト膜７を塗布し、開孔
部４の段差による金属膜の段差をアライメントマークと
して配線形成用パターンを有するマスクの位置合わせを
行い、フォトレジスト膜７にマスクパターンを露光し現
像してフォトレジスト膜７の配線形成用パターンを形成
する。
【０００４】以後、このフォトレジスト膜７をマスクと
して金属膜をエッチングしコンタクトホールに位置合わ
せした配線を形成する。
して金属膜をエッチングしコンタクトホールに位置合わ
せした配線を形成する。
【０００５】しかしながら、最近のようにＬＳＩの高集
積化と多層配線化が進むにつれ層間絶縁膜の平坦化が要
求され、また、微細化に伴ないコンタクトホールのアス
ペクト比が増大することに対応する必要が生じてきた。
積化と多層配線化が進むにつれ層間絶縁膜の平坦化が要
求され、また、微細化に伴ないコンタクトホールのアス
ペクト比が増大することに対応する必要が生じてきた。
【０００６】そこで、第２の例として図３に示すよう
に、シリコン基板１上に形成した層間絶縁膜３の表面を
エッチバックや化学的機械的研磨（以下ＣＭＰと記す）
法により平坦化し、層間絶縁膜３に形成したコンタクト
ホールおよびアライメントマーク用開孔部４内に選択タ
ングステン成長法で埋込んだタングステンプラグ５を形
成した表面に金属膜６を堆積することにより、層間絶縁
膜の平坦化と高アスペクト比のコンタクトホールにおけ
る接続不良を解消しているが、金属膜６上に塗布したフ
ォトレジスト膜をパターニングするためのマスクをレー
ザ光により位置合わせするときに金属膜６の表面が平坦
化されて開孔部４の位置が判別し難くなってしまうとい
う問題があった。
に、シリコン基板１上に形成した層間絶縁膜３の表面を
エッチバックや化学的機械的研磨（以下ＣＭＰと記す）
法により平坦化し、層間絶縁膜３に形成したコンタクト
ホールおよびアライメントマーク用開孔部４内に選択タ
ングステン成長法で埋込んだタングステンプラグ５を形
成した表面に金属膜６を堆積することにより、層間絶縁
膜の平坦化と高アスペクト比のコンタクトホールにおけ
る接続不良を解消しているが、金属膜６上に塗布したフ
ォトレジスト膜をパターニングするためのマスクをレー
ザ光により位置合わせするときに金属膜６の表面が平坦
化されて開孔部４の位置が判別し難くなってしまうとい
う問題があった。
【０００７】これを解決する方法の一つとして特開平１
−１４９４３５号公報に記載された方法がある。この方
法は、まず、図４（ａ）に示すように、シリコン基板１
の表面に形成して表面をＣＭＰ法で平坦化した層間絶縁
膜３のスクライブ線領域に形成したアライメントマーク
用の開孔部４内にタングステンプラグ５を埋込んだ後、
その表面にフォトレジスト膜８を塗布してパターニング
し、スクライブ線領域のタングステンプラグ５およびそ
の周囲の表面を露出させる。
−１４９４３５号公報に記載された方法がある。この方
法は、まず、図４（ａ）に示すように、シリコン基板１
の表面に形成して表面をＣＭＰ法で平坦化した層間絶縁
膜３のスクライブ線領域に形成したアライメントマーク
用の開孔部４内にタングステンプラグ５を埋込んだ後、
その表面にフォトレジスト膜８を塗布してパターニング
し、スクライブ線領域のタングステンプラグ５およびそ
の周囲の表面を露出させる。
【０００８】次に、図４（ｂ）に示すように、フォトレ
ジスト膜８をマスクとして層間絶縁膜３をエッチング除
去してタングステンプラグ５を剥出しにする。
ジスト膜８をマスクとして層間絶縁膜３をエッチング除
去してタングステンプラグ５を剥出しにする。
【０００９】次に、図４（ｃ）に示すように、タングス
テンプラグ５を含む表面にスパッタリング法で金属膜６
を堆積した後、スピンコート法でフォトレジスト膜７を
塗布し、タングステンプラグ５の上の金属膜６の段差に
よりマスクの位置合わせを行い、フォトレジスト膜７を
パターニングして配線形成用パターンを形成する。
テンプラグ５を含む表面にスパッタリング法で金属膜６
を堆積した後、スピンコート法でフォトレジスト膜７を
塗布し、タングステンプラグ５の上の金属膜６の段差に
よりマスクの位置合わせを行い、フォトレジスト膜７を
パターニングして配線形成用パターンを形成する。
【００１０】また、図５（ａ）に示すように、シリコン
基板１の上に形成したゲート酸化膜９の上のスクライブ
線領域上にチップ領域のゲート電極と同時にアライメン
トマーク用電極１０を選択的に形成する。次に、電極１
０を含む表面に層間絶縁膜３を堆積してその表面をＣＭ
Ｐ法で研磨し平坦化する。
基板１の上に形成したゲート酸化膜９の上のスクライブ
線領域上にチップ領域のゲート電極と同時にアライメン
トマーク用電極１０を選択的に形成する。次に、電極１
０を含む表面に層間絶縁膜３を堆積してその表面をＣＭ
Ｐ法で研磨し平坦化する。
【００１１】次に、図５（ｂ）に示すように、層間絶縁
膜３の上に塗布してパターニングしたフォトレジスト膜
７をマスクとして電極１０およびその周囲の層間絶縁膜
３を除去して電極１０の周囲のシリコン基板１の表面を
露出させる。
膜３の上に塗布してパターニングしたフォトレジスト膜
７をマスクとして電極１０およびその周囲の層間絶縁膜
３を除去して電極１０の周囲のシリコン基板１の表面を
露出させる。
【００１２】次に、図５（ｃ）に示すように、フォトレ
ジスト膜７を除去した後、シリコン基板１の表面に選択
タングステン成長法により、タングステン膜１１を層間
絶縁膜の上面と等しくなるまで成長させる。このとき電
極１０上にはタングステン膜１１は成長せず段差を生ず
る。次に、全面に金属膜６を堆積した後金属膜６上にフ
ォトレジスト膜７を塗布し、電極１０とタングステン膜
１１に生じた金属膜６の段差をアライメントマークとし
て配線形成用マスクの位置合わせを行う。
ジスト膜７を除去した後、シリコン基板１の表面に選択
タングステン成長法により、タングステン膜１１を層間
絶縁膜の上面と等しくなるまで成長させる。このとき電
極１０上にはタングステン膜１１は成長せず段差を生ず
る。次に、全面に金属膜６を堆積した後金属膜６上にフ
ォトレジスト膜７を塗布し、電極１０とタングステン膜
１１に生じた金属膜６の段差をアライメントマークとし
て配線形成用マスクの位置合わせを行う。
【００１３】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、表面を平坦化した層間絶縁膜のスクラ
イブ線領域に形成した開孔部内に選択タングステン成長
法でチップ領域のコンタクトホールと同時にタングステ
ンプラグを開孔部の上面まで埋込んだ後、その周囲の層
間絶縁膜を除去し剥き出しにしたタングステンプラグの
段差をアライメントマークとしているため工程が増加す
るという問題があった。
の製造方法では、表面を平坦化した層間絶縁膜のスクラ
イブ線領域に形成した開孔部内に選択タングステン成長
法でチップ領域のコンタクトホールと同時にタングステ
ンプラグを開孔部の上面まで埋込んだ後、その周囲の層
間絶縁膜を除去し剥き出しにしたタングステンプラグの
段差をアライメントマークとしているため工程が増加す
るという問題があった。
【００１４】また、チップ領域内のゲート電極と同時に
スクライブ線領域にアライメントマーク用の電極を形成
するものでは、工程は増加しないが、アライメントマー
クがゲート電極の位置を基準にしているため、コンタク
トホールと金属配線との目合せマージンがコンタクトホ
ールを基準とする場合に比べて増大するという問題点が
あった。
スクライブ線領域にアライメントマーク用の電極を形成
するものでは、工程は増加しないが、アライメントマー
クがゲート電極の位置を基準にしているため、コンタク
トホールと金属配線との目合せマージンがコンタクトホ
ールを基準とする場合に比べて増大するという問題点が
あった。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
チップ領域に素子形成領域を有する半導体基板のスクラ
イブ線領域の表面に形成したフィールド絶縁膜と、前記
素子形成領域およびフィールド絶縁膜を含む表面に形成
した層間絶縁膜と、前記素子形成領域の層間絶縁膜に形
成したコンタクトホールの位置を基準として前記スクラ
イブ線領域の層間絶縁膜およびフィールド絶縁膜を貫通
して形成したアライメントマーク用の開孔部と、前記コ
ンタクトホールでは上端まで充填し且つ前記開孔部では
上端より低く埋込んで段差を有する金属プラグと、前記
コンタクトホールおよび開孔部を含む表面に形成して前
記開孔部上に段差を設けた金属膜とを有する。
チップ領域に素子形成領域を有する半導体基板のスクラ
イブ線領域の表面に形成したフィールド絶縁膜と、前記
素子形成領域およびフィールド絶縁膜を含む表面に形成
した層間絶縁膜と、前記素子形成領域の層間絶縁膜に形
成したコンタクトホールの位置を基準として前記スクラ
イブ線領域の層間絶縁膜およびフィールド絶縁膜を貫通
して形成したアライメントマーク用の開孔部と、前記コ
ンタクトホールでは上端まで充填し且つ前記開孔部では
上端より低く埋込んで段差を有する金属プラグと、前記
コンタクトホールおよび開孔部を含む表面に形成して前
記開孔部上に段差を設けた金属膜とを有する。
【００１６】本発明の半導体装置の製造方法は、半導体
基板の少くともスクライブ線領域の表面にフィールド絶
縁膜を形成しチップ領域に素子形成領域を形成する工程
と、前記素子形成領域およびフィールド絶縁膜を含む表
面に層間絶縁膜を形成してその表面を化学・機械的研磨
し平坦化する工程と、前記素子形成領域の層間絶縁膜に
形成するコンタクトホールの位置を基準として前記スク
ライブ線領域の層間絶縁膜およびフィールド絶縁膜を貫
通し前記半導体基板に達するアライメントマーク用の開
孔部を形成する工程と、前記コンタクトホールおよび開
孔部内に選択成長して前記コンタクトホールの上端まで
充填し且つ前記開孔部の上端より低く埋込んで段差を有
する金属プラグを形成する工程と、前記コンタクトホー
ルおよび開孔部を含む表面に金属膜を堆積し前記開孔部
上の金属膜にアライメントマーク用の段差を形成する工
程とを含んで構成される。
基板の少くともスクライブ線領域の表面にフィールド絶
縁膜を形成しチップ領域に素子形成領域を形成する工程
と、前記素子形成領域およびフィールド絶縁膜を含む表
面に層間絶縁膜を形成してその表面を化学・機械的研磨
し平坦化する工程と、前記素子形成領域の層間絶縁膜に
形成するコンタクトホールの位置を基準として前記スク
ライブ線領域の層間絶縁膜およびフィールド絶縁膜を貫
通し前記半導体基板に達するアライメントマーク用の開
孔部を形成する工程と、前記コンタクトホールおよび開
孔部内に選択成長して前記コンタクトホールの上端まで
充填し且つ前記開孔部の上端より低く埋込んで段差を有
する金属プラグを形成する工程と、前記コンタクトホー
ルおよび開孔部を含む表面に金属膜を堆積し前記開孔部
上の金属膜にアライメントマーク用の段差を形成する工
程とを含んで構成される。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】図１（ａ）〜（ｄ）は本発明の一実施例の
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
【００１９】まず、図１（ａ）に示すように、シリコン
基板１の上のスクライブ線領域にチップ領域（図示せ
ず）の素子分離領域の形成と同時にフィールド酸化膜２
を６００ｎｍの厚さに形成する。このとき、チップ領域
に形成された素子形成領域のシリコン基板１の表面とフ
ィールド酸化膜２の下面との高低差は約３００ｎｍとな
る。次に、フィールド酸化膜２を含む表面にプラズマＴ
ＥＯＳ−ＣＶＤにより層間絶縁膜３を１．５μｍの厚さ
に形成した後、無機シリカ塗布膜をスピンコート法で４
００ｎｍの厚さに塗布し、７５０℃のＮ2 雰囲気中で３
０分間ベークする。次にＣＭＰ法により全面を研磨し、
フィールド酸化膜２の上の層間絶縁膜３の厚さが約７０
０ｎｍになる様に平坦化する。このとき、素子形成領域
上の層間絶縁膜３の厚さは約１μｍとなる。
基板１の上のスクライブ線領域にチップ領域（図示せ
ず）の素子分離領域の形成と同時にフィールド酸化膜２
を６００ｎｍの厚さに形成する。このとき、チップ領域
に形成された素子形成領域のシリコン基板１の表面とフ
ィールド酸化膜２の下面との高低差は約３００ｎｍとな
る。次に、フィールド酸化膜２を含む表面にプラズマＴ
ＥＯＳ−ＣＶＤにより層間絶縁膜３を１．５μｍの厚さ
に形成した後、無機シリカ塗布膜をスピンコート法で４
００ｎｍの厚さに塗布し、７５０℃のＮ2 雰囲気中で３
０分間ベークする。次にＣＭＰ法により全面を研磨し、
フィールド酸化膜２の上の層間絶縁膜３の厚さが約７０
０ｎｍになる様に平坦化する。このとき、素子形成領域
上の層間絶縁膜３の厚さは約１μｍとなる。
【００２０】次に、図１（ｂ）に示すように、素子形成
領域のコンタクトホール形成用パターンとスクライブ領
域のアライメントマークパターンを有するマスクによる
フォトリソグラフィ工程で素子形成領域のコンタクトホ
ールおよびアライメントマーク用開孔部４を同時に形成
する。このとき、コンタクトホールのエッチングは素子
分離の領域上の層間絶縁膜３の厚さ１．０μｍに対して
約５０％以上のオーバーエッチングを行っており、この
エッチングにより開孔部４はフィールド酸化膜を貫通
し、シリコン基板１に到達することが出来る。
領域のコンタクトホール形成用パターンとスクライブ領
域のアライメントマークパターンを有するマスクによる
フォトリソグラフィ工程で素子形成領域のコンタクトホ
ールおよびアライメントマーク用開孔部４を同時に形成
する。このとき、コンタクトホールのエッチングは素子
分離の領域上の層間絶縁膜３の厚さ１．０μｍに対して
約５０％以上のオーバーエッチングを行っており、この
エッチングにより開孔部４はフィールド酸化膜を貫通
し、シリコン基板１に到達することが出来る。
【００２１】次に、図１（ｃ）に示すように、選択タン
グステン成長法により開孔部４内にタングステンプラグ
５を埋込む。このとき、開孔部４の深さはフィールド酸
化膜２に層間絶縁膜３の厚さを加えたものとなってお
り、素子形成領域のコンタクトホール内に充填したタン
グステンプラグの高さでは開孔部４内のタングステンプ
ラグ５の上面が開孔部４の上端に達せず段差が形成され
る。
グステン成長法により開孔部４内にタングステンプラグ
５を埋込む。このとき、開孔部４の深さはフィールド酸
化膜２に層間絶縁膜３の厚さを加えたものとなってお
り、素子形成領域のコンタクトホール内に充填したタン
グステンプラグの高さでは開孔部４内のタングステンプ
ラグ５の上面が開孔部４の上端に達せず段差が形成され
る。
【００２２】次に、図１（ｄ）に示すように、全面にス
パッタリング法でアルミニウム膜等の金属膜６を形成し
た後全面にスピンコート法によりフォトレジスト膜７を
塗布し、開孔部４の段差に生じた金属膜６の段差をアラ
イメントマークとして配線形成用マスクを位置合わせ
し、露光、現像してフォトレジスト膜７の配線形成パタ
ーンを形成する。
パッタリング法でアルミニウム膜等の金属膜６を形成し
た後全面にスピンコート法によりフォトレジスト膜７を
塗布し、開孔部４の段差に生じた金属膜６の段差をアラ
イメントマークとして配線形成用マスクを位置合わせ
し、露光、現像してフォトレジスト膜７の配線形成パタ
ーンを形成する。
【００２３】
【発明の効果】以上説明したように本発明は、半導体基
板のスクライブ線領域上にフィールド絶縁膜と層間絶縁
膜を積層して形成し、この層間絶縁膜およびフィールド
絶縁膜を貫通するアライメントマーク用開孔部を形成す
ることにより、層間絶縁膜の表面をＣＭＰ法で平坦化し
た場合でも、選択タングステン成長法により素子形成領
域のコンタクトホールと同時に開孔部内に形成するタン
グステンプラグの上面と開孔部の上端との間に段差を形
成でき、この上に形成した金属膜の段差をアライメント
マークとしてレーザ光で検出でき、配線形成用マスクの
位置合わせが容易にできるという効果を有する。
板のスクライブ線領域上にフィールド絶縁膜と層間絶縁
膜を積層して形成し、この層間絶縁膜およびフィールド
絶縁膜を貫通するアライメントマーク用開孔部を形成す
ることにより、層間絶縁膜の表面をＣＭＰ法で平坦化し
た場合でも、選択タングステン成長法により素子形成領
域のコンタクトホールと同時に開孔部内に形成するタン
グステンプラグの上面と開孔部の上端との間に段差を形
成でき、この上に形成した金属膜の段差をアライメント
マークとしてレーザ光で検出でき、配線形成用マスクの
位置合わせが容易にできるという効果を有する。
【図１】本発明の一実施例を説明するための工程順に示
した断面図。
した断面図。
【図２】従来の半導体装置の製造方法の第１の例を説明
するための工程順に示した断面図。
するための工程順に示した断面図。
【図３】従来の半導体装置の製造方法の第２の例を説明
するための断面図。
するための断面図。
【図４】従来の半導体装置の製造方法の第３の例を説明
するための工程順に示した断面図。
するための工程順に示した断面図。
【図５】従来の半導体装置の製造方法の第４の例を説明
するための工程順に示した断面図。
するための工程順に示した断面図。
１ シリコン基板 ２ フィールド酸化膜 ３ 層間絶縁膜 ４ 開孔部 ５ タングステンプラグ ６ 金属膜 ７，８ フォトレジスト膜 ９ ゲート酸化膜 １０ 電極 １１ タングステン膜
Claims (2)
- 【請求項１】 チップ領域に素子形成領域を有する半導
体基板のスクライブ線領域の表面に形成したフィールド
絶縁膜と、前記素子形成領域およびフィールド絶縁膜を
含む表面に形成した層間絶縁膜と、前記素子形成領域の
層間絶縁膜に形成したコンタクトホールの位置を基準と
して前記スクライブ線領域の層間絶縁膜およびフィール
ド絶縁膜を貫通して形成したアライメントマーク用の開
孔部と、前記コンタクトホールでは上端まで充填し且つ
前記開孔部では上端より低く埋込んで段差を有する金属
プラグと、前記コンタクトホールおよび開孔部を含む表
面に形成して前記開孔部上に段差を設けた金属膜とを有
することを特徴とする半導体装置。 - 【請求項２】 半導体基板の少くともスクライブ線領域
の表面にフィールド絶縁膜を形成しチップ領域に素子形
成領域を形成する工程と、前記素子形成領域およびフィ
ールド絶縁膜を含む表面に層間絶縁膜を形成してその表
面を化学・機械的研磨し平坦化する工程と、前記素子形
成領域の層間絶縁膜に形成するコンタクトホールの位置
を基準として前記スクライブ線領域の層間絶縁膜および
フィールド絶縁膜を貫通し前記半導体基板に達するアラ
イメントマーク用の開孔部を形成する工程と、前記コン
タクトホールおよび開孔部内に選択成長して前記コンタ
クトホールの上端まで充填し且つ前記開孔部の上端より
低く埋込んで段差を有する金属プラグを形成する工程
と、前記コンタクトホールおよび開孔部を含む表面に金
属膜を堆積し前記開孔部上の金属膜にアライメントマー
ク用の段差を形成する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296457A JP2590711B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296457A JP2590711B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147225A true JPH07147225A (ja) | 1995-06-06 |
| JP2590711B2 JP2590711B2 (ja) | 1997-03-12 |
Family
ID=17833804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5296457A Expired - Fee Related JP2590711B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590711B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030044894A (ko) * | 2001-11-30 | 2003-06-09 | 엔이씨 일렉트로닉스 코포레이션 | 눈금보정패턴 및 그 제조방법 |
| US8183700B2 (en) | 2007-07-31 | 2012-05-22 | Fuji Electric Co., Ltd. | Semiconductor device having alignment mark and its manufacturing method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5382096B2 (ja) * | 2011-11-28 | 2014-01-08 | 富士電機株式会社 | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230113A (ja) * | 1988-07-20 | 1990-01-31 | Sony Corp | 半導体集積回路装置 |
| JPH0461219A (ja) * | 1990-06-29 | 1992-02-27 | Canon Inc | 半導体装置、その製造方法およびアライメント法 |
-
1993
- 1993-11-26 JP JP5296457A patent/JP2590711B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230113A (ja) * | 1988-07-20 | 1990-01-31 | Sony Corp | 半導体集積回路装置 |
| JPH0461219A (ja) * | 1990-06-29 | 1992-02-27 | Canon Inc | 半導体装置、その製造方法およびアライメント法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030044894A (ko) * | 2001-11-30 | 2003-06-09 | 엔이씨 일렉트로닉스 코포레이션 | 눈금보정패턴 및 그 제조방법 |
| US6917115B2 (en) * | 2001-11-30 | 2005-07-12 | Nec Electronics Corporation | Alignment pattern for a semiconductor device manufacturing process |
| US8183700B2 (en) | 2007-07-31 | 2012-05-22 | Fuji Electric Co., Ltd. | Semiconductor device having alignment mark and its manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2590711B2 (ja) | 1997-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01290236A (ja) | 幅の広いトレンチを平坦化する方法 | |
| KR100328749B1 (ko) | 듀얼다마신구조를갖는반도체장치제조방법 | |
| JPH01503021A (ja) | シリコンウエハ内に貫通導体を形成する為の平担化方法 | |
| JPH0897283A (ja) | 半導体装置の製造方法 | |
| JPS5893255A (ja) | 半導体装置の製造方法 | |
| US5427982A (en) | Method for fabricating a semiconductor device | |
| JPH0669351A (ja) | 多層金属配線構造のコンタクトの製造方法 | |
| JPH10335459A (ja) | 半導体装置およびその製造方法 | |
| JP2590711B2 (ja) | 半導体装置の製造方法 | |
| JP2000012538A (ja) | 半導体装置の製造方法 | |
| JP3080073B2 (ja) | 半導体装置の製造方法 | |
| JPH1174174A (ja) | 半導体装置の製造方法 | |
| JPS63271958A (ja) | 多層配線形成方法 | |
| JPH05109719A (ja) | 半導体装置の製造方法 | |
| JP2555958B2 (ja) | 半導体装置の製造方法 | |
| JP2770398B2 (ja) | コンタクトホールの形成方法 | |
| JPH05182966A (ja) | 多層配線形成方法 | |
| JPH05182885A (ja) | 半導体装置の製造方法 | |
| KR100439477B1 (ko) | 반도체 소자의 텅스텐 플러그 형성방법 | |
| JPH06244286A (ja) | 半導体装置の製造方法 | |
| JPH11145285A (ja) | 配線形成方法 | |
| JP2734881B2 (ja) | 半導体装置の製造方法 | |
| JPS61187251A (ja) | 半導体装置の製造方法 | |
| JPH1174355A (ja) | 半導体装置の製造方法 | |
| JPS6134956A (ja) | 配線層の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961022 |
|
| LAPS | Cancellation because of no payment of annual fees |