JPH05182966A - 多層配線形成方法 - Google Patents
多層配線形成方法Info
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- JPH05182966A JPH05182966A JP34646491A JP34646491A JPH05182966A JP H05182966 A JPH05182966 A JP H05182966A JP 34646491 A JP34646491 A JP 34646491A JP 34646491 A JP34646491 A JP 34646491A JP H05182966 A JPH05182966 A JP H05182966A
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- wiring
- insulating film
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Abstract
(57)【要約】
【目的】半導体装置の多層配線形成工程において、接続
孔埋め込みと配線とを同時に行うことにより工程を短縮
することを目的とする。 【構成】半導体装置の多層配線形成方法において、半導
体基板１の上面に種類の異なる層間絶縁膜５、６を形成
する工程と、この層間絶縁膜５、６のエッチングレート
差を利用して、上記層間絶縁膜５、６に深さの異なる溝
を形成する工程と、左記深さの異なる溝に導電材料８を
同時に埋め込む工程を含む。
孔埋め込みと配線とを同時に行うことにより工程を短縮
することを目的とする。 【構成】半導体装置の多層配線形成方法において、半導
体基板１の上面に種類の異なる層間絶縁膜５、６を形成
する工程と、この層間絶縁膜５、６のエッチングレート
差を利用して、上記層間絶縁膜５、６に深さの異なる溝
を形成する工程と、左記深さの異なる溝に導電材料８を
同時に埋め込む工程を含む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の多層配線
形成方法に係わり、とりわけ接続孔埋め込みと配線とを
同時に形成する方法に関するものである。
形成方法に係わり、とりわけ接続孔埋め込みと配線とを
同時に形成する方法に関するものである。
【０００２】
【従来の技術】半導体装置における、多層配線構造は、
微細化する配線の信頼性向上と表面段差を制御する埋め
込み技術および平坦化技術が課題である。埋め込み技術
に関しては、ハーフミクロン以降のデバイスにおいては
導電材料の埋め込みは、高温（バイアス）スパッタ、Ｃ
ＶＤ−Ｗ（タングステン）プロセス等が実用化されつつ
ある。
微細化する配線の信頼性向上と表面段差を制御する埋め
込み技術および平坦化技術が課題である。埋め込み技術
に関しては、ハーフミクロン以降のデバイスにおいては
導電材料の埋め込みは、高温（バイアス）スパッタ、Ｃ
ＶＤ−Ｗ（タングステン）プロセス等が実用化されつつ
ある。
【０００３】そして、これらの埋め込み技術は配線を形
成する場合と接続孔（Via hole）内に導電材料を形成す
る場合に利用されている。
成する場合と接続孔（Via hole）内に導電材料を形成す
る場合に利用されている。
【０００４】図６〜図７は、従来の方法による多層配線
接続孔埋め込み工程における断面図であり、図８はその
要部工程の要部斜視図であり、また図９〜図１１は多層
配線埋め込み工程における断面図であり、図１２はその
要部工程の要部斜視図である。
接続孔埋め込み工程における断面図であり、図８はその
要部工程の要部斜視図であり、また図９〜図１１は多層
配線埋め込み工程における断面図であり、図１２はその
要部工程の要部斜視図である。
【０００５】図６（ａ）に示す様に、シリコン基板１上
に第１配線層として第１配線２が絶縁膜３に取り囲まれ
て形成されている。次に図６（ｂ）に示す様に、シリコ
ン基板１の上方全面にＣＶＤ法により層間絶縁膜４を形
成した後に、図６（ｃ）に示す様に接続孔形成領域を除
いて、レジストパターン７を形成する。
に第１配線層として第１配線２が絶縁膜３に取り囲まれ
て形成されている。次に図６（ｂ）に示す様に、シリコ
ン基板１の上方全面にＣＶＤ法により層間絶縁膜４を形
成した後に、図６（ｃ）に示す様に接続孔形成領域を除
いて、レジストパターン７を形成する。
【０００６】次に、図７（ａ）に示す様に、レジストパ
ターン７をマスクとしてＲＩＥ（反応性イオンエッチン
グ）により接続孔形成領域の層間絶縁膜４の一部を除去
した後に、レジストパターン７を除去すると図８（ａ）
に示す様に接続孔１１が形成される。次に、図７（ｂ）
または図８（ｂ）に示す様にＣＶＤ法によりシリコン基
板１の上方全面に導電材料膜８を形成した後に、シリコ
ン基板１の全面を層間絶縁膜４が露出するまでエッチバ
ックすると、図７（ｃ）または図８（ｃ）に示す様に接
続孔埋め込み（導電材料膜）９が形成される。
ターン７をマスクとしてＲＩＥ（反応性イオンエッチン
グ）により接続孔形成領域の層間絶縁膜４の一部を除去
した後に、レジストパターン７を除去すると図８（ａ）
に示す様に接続孔１１が形成される。次に、図７（ｂ）
または図８（ｂ）に示す様にＣＶＤ法によりシリコン基
板１の上方全面に導電材料膜８を形成した後に、シリコ
ン基板１の全面を層間絶縁膜４が露出するまでエッチバ
ックすると、図７（ｃ）または図８（ｃ）に示す様に接
続孔埋め込み（導電材料膜）９が形成される。
【０００７】次に、多層配線埋め込み工程を示す。まず
図９（ａ）に示す様に、シリコン基板１の上方全面にＣ
ＶＤ法により層間絶縁膜４ａを形成した後に、図９
（ｂ）に示す様にレジストパターン７を第２配線形成領
域を除いて形成する。
図９（ａ）に示す様に、シリコン基板１の上方全面にＣ
ＶＤ法により層間絶縁膜４ａを形成した後に、図９
（ｂ）に示す様にレジストパターン７を第２配線形成領
域を除いて形成する。
【０００８】次に、図１０（ａ）に示す様に、レジスト
パターン７をマスクとしてＲＩＥにより第２配線形成領
域の層間絶縁膜４ａの一部を除去した後に、レジストパ
ターン７を除去すると図１２（ａ）に示す様に、第２配
線形成領域に溝１１ａが形成される。
パターン７をマスクとしてＲＩＥにより第２配線形成領
域の層間絶縁膜４ａの一部を除去した後に、レジストパ
ターン７を除去すると図１２（ａ）に示す様に、第２配
線形成領域に溝１１ａが形成される。
【０００９】次に図１０（ｂ）または図１２（ｂ）に示
す様にＣＶＤ法によりシリコン基板の上方全面に導電材
料膜８を形成する。次に図１０（ｂ）に示したシリコン
基板１の上方全面を層間絶縁膜４ａが露出するまでエッ
チバックすることにより、図１１または図１２（ｃ）に
示す様に第２配線１０が形成される。
す様にＣＶＤ法によりシリコン基板の上方全面に導電材
料膜８を形成する。次に図１０（ｂ）に示したシリコン
基板１の上方全面を層間絶縁膜４ａが露出するまでエッ
チバックすることにより、図１１または図１２（ｃ）に
示す様に第２配線１０が形成される。
【００１０】
【発明が解決しようとする課題】しかしながら、上記方
法では多層配線接続孔埋め込み形成工程においてもまた
多層配線埋め込み工程においても、シリコン基板１に層
間絶縁膜４または４ａを形成する工程、接続孔形成領域
あるいは配線形成領域の層間絶縁膜４または４ａを除去
する工程、シリコン基板１の全面に導電材料膜８を形成
する工程（埋め込み工程）、導電材料膜８を除去する工
程（エッチバック工程）を行わなければならずプロセス
が複雑であった。
法では多層配線接続孔埋め込み形成工程においてもまた
多層配線埋め込み工程においても、シリコン基板１に層
間絶縁膜４または４ａを形成する工程、接続孔形成領域
あるいは配線形成領域の層間絶縁膜４または４ａを除去
する工程、シリコン基板１の全面に導電材料膜８を形成
する工程（埋め込み工程）、導電材料膜８を除去する工
程（エッチバック工程）を行わなければならずプロセス
が複雑であった。
【００１１】そこで本発明は、多層配線工程において接
続孔埋め込み形成と配線形成とを同時に行うことによ
り、工程を簡略化する半導体装置の製造方法を提供する
ことを目的とする。
続孔埋め込み形成と配線形成とを同時に行うことによ
り、工程を簡略化する半導体装置の製造方法を提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】上記課題は、本発明によ
れば半導体装置の多層配線形成方法において、半導体基
板の上面に種類の異なる層間絶縁膜を形成する工程と、
前記層間絶縁膜間のエッチングレート差を利用して前記
絶縁膜に深さの異なる溝を形成する工程と、前記深さの
異なる溝に導電材料を同時に埋め込む工程を含むことを
特徴とする半導体装置の多層配線形成方法によって解決
される。
れば半導体装置の多層配線形成方法において、半導体基
板の上面に種類の異なる層間絶縁膜を形成する工程と、
前記層間絶縁膜間のエッチングレート差を利用して前記
絶縁膜に深さの異なる溝を形成する工程と、前記深さの
異なる溝に導電材料を同時に埋め込む工程を含むことを
特徴とする半導体装置の多層配線形成方法によって解決
される。
【００１３】
【作用】本発明によれば、図２（ａ）に示す様に種類の
異なる（エッチングレートの異なる）層間絶縁膜５、６
を形成する工程において、層間絶縁膜の種類およびエッ
チング条件を選択して層間絶縁膜間のエッチングの選択
比を適切に設定することにより、所望の種類の層間絶縁
膜のみを除去することが可能となり、図２（ａ）および
図２（ｃ）に示す様に深さの異なる溝を形成することが
出来るので、この深さの異なる溝に対して導電材料を同
時に埋め込むことにより多層配線工程において接続孔埋
め込み９と配線１０を同時に形成することが出来る様に
なる。
異なる（エッチングレートの異なる）層間絶縁膜５、６
を形成する工程において、層間絶縁膜の種類およびエッ
チング条件を選択して層間絶縁膜間のエッチングの選択
比を適切に設定することにより、所望の種類の層間絶縁
膜のみを除去することが可能となり、図２（ａ）および
図２（ｃ）に示す様に深さの異なる溝を形成することが
出来るので、この深さの異なる溝に対して導電材料を同
時に埋め込むことにより多層配線工程において接続孔埋
め込み９と配線１０を同時に形成することが出来る様に
なる。
【００１４】
【実施例】以下、本発明による実施例を図面に基づいて
詳細に説明する。
詳細に説明する。
【００１５】図１〜図５は、一実施例であり、図１〜図
３は多層配線工程における断面図であり、図４〜図５は
多層配線工程の斜視図である。
３は多層配線工程における断面図であり、図４〜図５は
多層配線工程の斜視図である。
【００１６】図１（ａ）または図４（ａ）は、シリコン
基板１に第１配線層としての第１配線２が埋め込み方法
により形成されている。この様なシリコン基板１の全面
に、図１（ｂ）または図４（ｂ）に示す様にプラズマＣ
ＶＤ法により例えばＳｉＯからなる第１層間絶縁膜５、
次に例えばＳｉＮからなる第２層間絶縁膜６を形成す
る。この時、ＲＩＥによるエッチングの際にＳｉＮ／Ｓ
ｉＯのエッチングの選択比を、使用するガスＣＨＦ3系
ガスに加える酸素の濃度および供給電力を変えることに
より、１に近い値あるいは２以上の値にすることが出来
る。
基板１に第１配線層としての第１配線２が埋め込み方法
により形成されている。この様なシリコン基板１の全面
に、図１（ｂ）または図４（ｂ）に示す様にプラズマＣ
ＶＤ法により例えばＳｉＯからなる第１層間絶縁膜５、
次に例えばＳｉＮからなる第２層間絶縁膜６を形成す
る。この時、ＲＩＥによるエッチングの際にＳｉＮ／Ｓ
ｉＯのエッチングの選択比を、使用するガスＣＨＦ3系
ガスに加える酸素の濃度および供給電力を変えることに
より、１に近い値あるいは２以上の値にすることが出来
る。
【００１７】次に図１（ｃ）または図４（ｃ）に示す様
に、シリコン基板１上方にレジストパターン７を接続孔
形成領域を除いて形成した後に、ＲＩＥにより接続孔形
成領域の第２層間絶縁膜６の一部および第１層間絶縁膜
５の一部を順次除去する。この時ＲＩＥによるエッチン
グの選択比、第２層間絶縁膜６／第１層間絶縁膜５が１
に近くエッチング条件が設定してあるので、図２（ａ）
または図４（ｄ）に示す様に第２層間絶縁膜６および第
１層間絶縁膜５がともに除去され、深い溝が形成され
る。
に、シリコン基板１上方にレジストパターン７を接続孔
形成領域を除いて形成した後に、ＲＩＥにより接続孔形
成領域の第２層間絶縁膜６の一部および第１層間絶縁膜
５の一部を順次除去する。この時ＲＩＥによるエッチン
グの選択比、第２層間絶縁膜６／第１層間絶縁膜５が１
に近くエッチング条件が設定してあるので、図２（ａ）
または図４（ｄ）に示す様に第２層間絶縁膜６および第
１層間絶縁膜５がともに除去され、深い溝が形成され
る。
【００１８】次に、図２（ｂ）または図５（ａ）に示す
様にシリコン基板１の上方にレジストパターン７を第２
配線形成領域を除いて形成した後に、ＲＩＥにより第２
配線形成領域の第２層間絶縁膜６の一部を除去した後
に、レジストパターン７も除去する。このＲＩＥによる
エッチング時に、エッチングの選択比、第２層間絶縁膜
６／第１層間絶縁膜５が２以上にエッチング条件を設定
してあるので第２層間絶縁膜６のみを除去することが出
来る。すると、図２（ｃ）または図５（ｂ）に示す様に
第２配線形成領域に浅い溝が形成される。
様にシリコン基板１の上方にレジストパターン７を第２
配線形成領域を除いて形成した後に、ＲＩＥにより第２
配線形成領域の第２層間絶縁膜６の一部を除去した後
に、レジストパターン７も除去する。このＲＩＥによる
エッチング時に、エッチングの選択比、第２層間絶縁膜
６／第１層間絶縁膜５が２以上にエッチング条件を設定
してあるので第２層間絶縁膜６のみを除去することが出
来る。すると、図２（ｃ）または図５（ｂ）に示す様に
第２配線形成領域に浅い溝が形成される。
【００１９】次に図３（ａ）または図５（ｃ）に示す様
に、例えばアルミニウム（Ａｌ）からなる導電材料膜８
をシリコン基板１の全面に高温スパッタ法あるいはＣＶ
Ｄ法により形成する。次にシリコン基板１の全面をＲＩ
Ｅにより第２層間絶縁膜６の表面が露出するまでエッチ
バックする。すると図３（ｂ）または図５（ｂ）に示す
様に接続孔埋め込み９、第２配線１０が同時に形成され
る。また導電材料膜８としてＡｌ−Ｓｉ、Ｗ等またバリ
アメメタル（Ｔｉ、ＭｏＳｉｘ、ＴｉＮ等）も用いられ
る。
に、例えばアルミニウム（Ａｌ）からなる導電材料膜８
をシリコン基板１の全面に高温スパッタ法あるいはＣＶ
Ｄ法により形成する。次にシリコン基板１の全面をＲＩ
Ｅにより第２層間絶縁膜６の表面が露出するまでエッチ
バックする。すると図３（ｂ）または図５（ｂ）に示す
様に接続孔埋め込み９、第２配線１０が同時に形成され
る。また導電材料膜８としてＡｌ−Ｓｉ、Ｗ等またバリ
アメメタル（Ｔｉ、ＭｏＳｉｘ、ＴｉＮ等）も用いられ
る。
【００２０】また図１（ｂ）〜図３に示す工程を繰り返
すことにより、更に多層配線構成を形成することが可能
であり、層間絶縁膜を３層以上で多層配線を形成するこ
とも可能である。
すことにより、更に多層配線構成を形成することが可能
であり、層間絶縁膜を３層以上で多層配線を形成するこ
とも可能である。
【００２１】
【発明の効果】以上説明したように、本発明により多層
形成工程において配線と接続孔埋め込みとを同時に形成
することが可能になり、従来よりも工程を短縮すること
が出来る。更に配線と接続孔埋め込みとの接触面がエッ
チングされていないため、平坦で安定した多層配線とな
りＬＳＩデバイスにおける多層配線構造に適している。
形成工程において配線と接続孔埋め込みとを同時に形成
することが可能になり、従来よりも工程を短縮すること
が出来る。更に配線と接続孔埋め込みとの接触面がエッ
チングされていないため、平坦で安定した多層配線とな
りＬＳＩデバイスにおける多層配線構造に適している。
【図１】第１の実施例であり多層配線前半工程における
断面図である。
断面図である。
【図２】第１の実施例であり多層配線中半工程における
断面図である。
断面図である。
【図３】第１の実施例であり多層配線後半工程における
断面図である。
断面図である。
【図４】第１の実施例の多層配線前半工程における斜視
図である。
図である。
【図５】第１の実施例の多層配線後半工程における斜視
図である。
図である。
【図６】従来の例であり、多層配線接続孔埋め込み形成
前半工程における断面図である。
前半工程における断面図である。
【図７】従来の例であり、多層配線接続孔埋め込み形成
後半工程における断面図である。
後半工程における断面図である。
【図８】従来の例であり、多層配線接続孔埋め込み要部
工程、要部斜視図である。
工程、要部斜視図である。
【図９】従来の例であり、多層配線埋め込み前半工程に
おける断面図である。
おける断面図である。
【図１０】従来の例であり、多層配線埋め込み中半工程
における断面図である。
における断面図である。
【図１１】従来の例であり、多層配線埋め込み後半工程
における断面図である。
における断面図である。
【図１２】従来の例であり、多層配線埋め込み要部工程
における要部斜視図である。
における要部斜視図である。
１ シリコン基板 ２ 第１配線 ３ 絶縁膜 ４，４ａ 層間絶縁膜 ５ 第１層間絶縁膜（ＳｉＯ） ６ 第２層間絶縁膜（ＳｉＮ） ７ レジストパターン ８ 導電材料膜 ９ 接続孔埋め込み １０ 第２配線 １１ 接続孔 １１ａ 溝
Claims (1)
- 【請求項１】 半導体装置の多層配線形成において、半
導体基板の上面に種類の異なる層間絶縁膜を形成する工
程と、 前記層間絶縁膜間のエッチングレート差を利用して前記
層間絶縁膜に深さの異なる溝を形成する工程と、 前記深さの異なる溝に導電材料を同時に埋め込む工程を
含むことを特徴とする半導体装置の多層配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34646491A JPH05182966A (ja) | 1991-12-27 | 1991-12-27 | 多層配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34646491A JPH05182966A (ja) | 1991-12-27 | 1991-12-27 | 多層配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05182966A true JPH05182966A (ja) | 1993-07-23 |
Family
ID=18383604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34646491A Pending JPH05182966A (ja) | 1991-12-27 | 1991-12-27 | 多層配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05182966A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333257B1 (en) | 1998-02-26 | 2001-12-25 | Matsushita Electric Industrial Co., Ltd. | Interconnection structure and method for forming the same |
| JP2012064713A (ja) * | 2010-09-15 | 2012-03-29 | Toshiba Corp | 半導体装置の製造方法 |
| JP2014039059A (ja) * | 2013-10-21 | 2014-02-27 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2014170976A (ja) * | 2014-06-27 | 2014-09-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
-
1991
- 1991-12-27 JP JP34646491A patent/JPH05182966A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333257B1 (en) | 1998-02-26 | 2001-12-25 | Matsushita Electric Industrial Co., Ltd. | Interconnection structure and method for forming the same |
| USRE38753E1 (en) | 1998-02-26 | 2005-07-05 | Matsushita Electric Industrial Co., Ltd. | Interconnect structure and method for forming the same |
| JP2012064713A (ja) * | 2010-09-15 | 2012-03-29 | Toshiba Corp | 半導体装置の製造方法 |
| JP2014039059A (ja) * | 2013-10-21 | 2014-02-27 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2014170976A (ja) * | 2014-06-27 | 2014-09-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
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