JPH0536839A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0536839A JPH0536839A JP18851991A JP18851991A JPH0536839A JP H0536839 A JPH0536839 A JP H0536839A JP 18851991 A JP18851991 A JP 18851991A JP 18851991 A JP18851991 A JP 18851991A JP H0536839 A JPH0536839 A JP H0536839A
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- JP
- Japan
- Prior art keywords
- insulating film
- hole
- photoresist
- interlayer insulating
- layer wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】層間絶縁膜にスルーホールを開口した後、フォ
トレジストを残した状態で層間絶縁膜を露出させること
なく下層配線表面に形成された弗化物をスパッタエッチ
ングして、信頼性の高い半導体装置を高歩留りで生産す
る。 【構成】フォトレジスト６をマスクとして弗素系のガス
を用いた反応性イオンエッチングにより層間絶縁膜４に
スルーホールを開口する。つぎにフォトレジスト６を残
した状態で下層配線であるＡｌ合金３表面に形成された
弗化物７をアルゴンでスパッタエッチングする。層間絶
縁膜４がスパッタされないのでスルーホールの信頼性が
向上する。
トレジストを残した状態で層間絶縁膜を露出させること
なく下層配線表面に形成された弗化物をスパッタエッチ
ングして、信頼性の高い半導体装置を高歩留りで生産す
る。 【構成】フォトレジスト６をマスクとして弗素系のガス
を用いた反応性イオンエッチングにより層間絶縁膜４に
スルーホールを開口する。つぎにフォトレジスト６を残
した状態で下層配線であるＡｌ合金３表面に形成された
弗化物７をアルゴンでスパッタエッチングする。層間絶
縁膜４がスパッタされないのでスルーホールの信頼性が
向上する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に多層配線を有する半導体装置の製造方法に関
する。
関し、特に多層配線を有する半導体装置の製造方法に関
する。
【０００２】
【従来の技術】従来技術による多層配線の形成方法につ
いて、図３（ａ）〜（ｃ）を参照して説明する。
いて、図３（ａ）〜（ｃ）を参照して説明する。
【０００３】はじめに図３（ａ）に示すように、半導体
基板１に絶縁膜２を介して下層配線となるＡｌ系合金３
を形成する。つぎに酸化シリコン膜などからなる層間絶
縁膜４を堆積してからスルーホールパターンのフォトレ
ジスト６を形成する。
基板１に絶縁膜２を介して下層配線となるＡｌ系合金３
を形成する。つぎに酸化シリコン膜などからなる層間絶
縁膜４を堆積してからスルーホールパターンのフォトレ
ジスト６を形成する。
【０００４】つぎに図３（ｂ）に示すように、バッファ
ード弗酸を用いて等方エッチングを行なったのち、ＣＦ
4 を用いた反応性（リアクティブ）イオンエッチングを
行なって上層配線と接続するためのスルーホールを開口
する。このときスルーホール底部のＡｌ系合金３の表面
に弗化物７が形成される。
ード弗酸を用いて等方エッチングを行なったのち、ＣＦ
4 を用いた反応性（リアクティブ）イオンエッチングを
行なって上層配線と接続するためのスルーホールを開口
する。このときスルーホール底部のＡｌ系合金３の表面
に弗化物７が形成される。
【０００５】つぎに図３（ｃ）に示すように、Ｏ2 プラ
ズマ処理により灰化してフォトレジスト６を除去する。
つぎにスパッタ装置内で、はじめにアルゴンガスを用い
たスパッタエッチングを行なって弗化物７および酸化物
を除去する。引き続いて同一スパッタ装置内で上層配線
となるＡｌ系合金３ａを堆積する。そのあとＡｌ系合金
３ａを選択エッチングして、下層配線３および上層配線
３ａからなる２層配線が完成する。
ズマ処理により灰化してフォトレジスト６を除去する。
つぎにスパッタ装置内で、はじめにアルゴンガスを用い
たスパッタエッチングを行なって弗化物７および酸化物
を除去する。引き続いて同一スパッタ装置内で上層配線
となるＡｌ系合金３ａを堆積する。そのあとＡｌ系合金
３ａを選択エッチングして、下層配線３および上層配線
３ａからなる２層配線が完成する。
【０００６】
【発明が解決しようとする課題】従来技術による多層配
線の形成方法において、図４（ａ）および（ｂ）に示す
ように特に深さの異なるスルーホールを開口するときに
問題が発生する。
線の形成方法において、図４（ａ）および（ｂ）に示す
ように特に深さの異なるスルーホールを開口するときに
問題が発生する。
【０００７】はじめに図４（ａ）に示すように、スルー
ホールを開口したとき長い間弗素系エッチングガスのイ
オンに曝された浅い方のスルーホールのＡｌ系合金３の
表面に厚い弗化物７が形成される。
ホールを開口したとき長い間弗素系エッチングガスのイ
オンに曝された浅い方のスルーホールのＡｌ系合金３の
表面に厚い弗化物７が形成される。
【０００８】つぎに図４（ｂ）に示すように、下層配線
と上層配線との良好な導通を得るために、比較的長時間
スパッタエッチングを行なう。そのとき表面積の大きい
層間絶縁膜４がスパッタされて飛び出したＳｉＯ2 が下
層配線であるＡｌ系合金３の表面に付着して酸化シリコ
ン膜９となる。そのためスルーホールの下層配線と上層
配線との接続の長期信頼性を損なうという問題がある。
と上層配線との良好な導通を得るために、比較的長時間
スパッタエッチングを行なう。そのとき表面積の大きい
層間絶縁膜４がスパッタされて飛び出したＳｉＯ2 が下
層配線であるＡｌ系合金３の表面に付着して酸化シリコ
ン膜９となる。そのためスルーホールの下層配線と上層
配線との接続の長期信頼性を損なうという問題がある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面上に下層配線を形成して
から層間絶縁膜を形成する工程と、フォトレジストをマ
スクとして弗素系のガスを用いた反応性イオンエッチン
グにより前記層間絶縁膜を選択エッチングして上層配線
と接続するためのスルーホールを形成する工程と、前記
フォトレジストを残した状態で前記スルーホールに露出
した前記下層配線の表面に形成された弗化物をエッチン
グする工程と、前記フォトレジストを剥離する工程とを
含むものである。
造方法は、半導体基板の一主面上に下層配線を形成して
から層間絶縁膜を形成する工程と、フォトレジストをマ
スクとして弗素系のガスを用いた反応性イオンエッチン
グにより前記層間絶縁膜を選択エッチングして上層配線
と接続するためのスルーホールを形成する工程と、前記
フォトレジストを残した状態で前記スルーホールに露出
した前記下層配線の表面に形成された弗化物をエッチン
グする工程と、前記フォトレジストを剥離する工程とを
含むものである。
【００１０】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｃ）を参照して説明する。
〜（ｃ）を参照して説明する。
【００１１】はじめに図１（ａ）に示すように、半導体
基板１上の絶縁膜２上に下層配線となるＡｌ系合金３を
形成してから、全面に酸化シリコン膜系の層間絶縁膜４
を堆積する。つぎにスルーホールを形成するためのフォ
トレジスト６のパターンを形成する。
基板１上の絶縁膜２上に下層配線となるＡｌ系合金３を
形成してから、全面に酸化シリコン膜系の層間絶縁膜４
を堆積する。つぎにスルーホールを形成するためのフォ
トレジスト６のパターンを形成する。
【００１２】つぎに図１（ｂ）に示すように、バッファ
ード弗酸を用いて等方性エッチングを行なったのち、Ｃ
Ｆ4 をエッチングガスとする反応性イオンエッチングに
より、下層配線であるＡｌ系合金３に達するスルーホー
ルを開口する。このときスルーホール底部のＡｌ系合金
３の表面に弗化物７が形成される。
ード弗酸を用いて等方性エッチングを行なったのち、Ｃ
Ｆ4 をエッチングガスとする反応性イオンエッチングに
より、下層配線であるＡｌ系合金３に達するスルーホー
ルを開口する。このときスルーホール底部のＡｌ系合金
３の表面に弗化物７が形成される。
【００１３】つぎに図１（ｃ）に示すように、アルゴン
ガスを用いたスパッタエッチングにより弗化物７を除去
する。つぎに酸素プラズマを用いてフォトレジスト６を
除去する。つぎにスパッタ装置内でＡｌ系合金３の表面
に形成された酸化シリコン膜（図示せず）をスパッタエ
ッチングしたのち、引き続いて同一真空内で上層配線と
なるＡｌ系合金３ａを形成する。
ガスを用いたスパッタエッチングにより弗化物７を除去
する。つぎに酸素プラズマを用いてフォトレジスト６を
除去する。つぎにスパッタ装置内でＡｌ系合金３の表面
に形成された酸化シリコン膜（図示せず）をスパッタエ
ッチングしたのち、引き続いて同一真空内で上層配線と
なるＡｌ系合金３ａを形成する。
【００１４】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｃ）を参照して説明する。
２（ａ）〜（ｃ）を参照して説明する。
【００１５】はじめに図２（ａ）に示すように、Ａｌ系
合金３およびＴｉＷ５からなる下層配線を形成してから
層間絶縁膜４を堆積し、フォトレジスト６をマスクとし
てＣＦ4 を用いた反応性イオンエッチングによりスルー
ホールを開口する。
合金３およびＴｉＷ５からなる下層配線を形成してから
層間絶縁膜４を堆積し、フォトレジスト６をマスクとし
てＣＦ4 を用いた反応性イオンエッチングによりスルー
ホールを開口する。
【００１６】つぎに図２（ｂ）に示すように、アルゴン
を用いたスパッタエッチングによりＴｉＷ５表面に形成
された弗化物７を除去する。つぎに酸素プラズマを用い
てフォトレジスト６を除去する。つぎにタングステン８
を選択成長してスルーホールを埋め込む。
を用いたスパッタエッチングによりＴｉＷ５表面に形成
された弗化物７を除去する。つぎに酸素プラズマを用い
てフォトレジスト６を除去する。つぎにタングステン８
を選択成長してスルーホールを埋め込む。
【００１７】つぎに図２（ｃ）に示すように、上層配線
となるＡｌ系合金３ａを形成して、２層配線が完成す
る。
となるＡｌ系合金３ａを形成して、２層配線が完成す
る。
【００１８】
【発明の効果】層間絶縁膜をエッチングしてスルーホー
ルを形成したときのフォトレジストマスクを残した状態
で、スルーホール底部の下層金属配線表面の弗化物をス
パッタエッチングする。層間絶縁膜が露出していないの
で、最も浅いスルーホール底部の厚い弗化物をスパッタ
エッチングしても従来層間絶縁膜から発生していたＳｉ
Ｏ2 の付着を防ぐことができる。
ルを形成したときのフォトレジストマスクを残した状態
で、スルーホール底部の下層金属配線表面の弗化物をス
パッタエッチングする。層間絶縁膜が露出していないの
で、最も浅いスルーホール底部の厚い弗化物をスパッタ
エッチングしても従来層間絶縁膜から発生していたＳｉ
Ｏ2 の付着を防ぐことができる。
【００１９】その後の工程で再び酸化膜が形成される
が、その膜厚はスルーホールの深さが違ってもほぼ一定
になる。短時間のスパッタエッチングでこの酸化膜を除
去することができるので、層間絶縁膜からのＳｉＯ2 の
付着が多層配線の信頼性を損なうことはない。
が、その膜厚はスルーホールの深さが違ってもほぼ一定
になる。短時間のスパッタエッチングでこの酸化膜を除
去することができるので、層間絶縁膜からのＳｉＯ2 の
付着が多層配線の信頼性を損なうことはない。
【００２０】また選択Ｗ−ＣＶＤによってスルーホール
を埋め込む場合にも、良好な選択性と導通特性とを得る
ことができる。
を埋め込む場合にも、良好な選択性と導通特性とを得る
ことができる。
【００２１】その結果信頼性の高い半導体装置を高歩留
りで生産することができる。
りで生産することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】従来技術による多層配線の形成方法を工程順に
示す断面図である。
示す断面図である。
【図４】従来技術による多層配線の形成方法を工程順に
示す断面図である。
示す断面図である。
１ 半導体基板 ２ 絶縁膜 ３，３ａ Ａｌ系合金 ４ 層間絶縁膜 ５ ＴｉＷ ６ フォトレジスト ７ 弗化物 ８ タングステン ９ 酸化シリコン膜
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板の一主面上に下層配線を形成
してから層間絶縁膜を形成する工程と、フォトレジスト
をマスクとして弗素系のガスを用いた反応性イオンエッ
チングにより前記層間絶縁膜を選択エッチングして上層
配線と接続するためのスルーホールを形成する工程と、
前記フォトレジストを残した状態で前記スルーホールに
露出した前記下層配線の表面に形成された弗化物をエッ
チングする工程と、前記フォトレジストを剥離する工程
とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18851991A JPH0536839A (ja) | 1991-07-29 | 1991-07-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18851991A JPH0536839A (ja) | 1991-07-29 | 1991-07-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536839A true JPH0536839A (ja) | 1993-02-12 |
Family
ID=16225137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18851991A Pending JPH0536839A (ja) | 1991-07-29 | 1991-07-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536839A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5866484A (en) * | 1996-07-09 | 1999-02-02 | Nippon Steel Corporation | Semiconductor device and process of producing same |
| US5904154A (en) * | 1997-07-24 | 1999-05-18 | Vanguard International Semiconductor Corporation | Method for removing fluorinated photoresist layers from semiconductor substrates |
| JP2001308182A (ja) * | 2000-04-27 | 2001-11-02 | Nec Corp | Ｃｒ膜とのコンタクトの形成方法 |
| KR100458293B1 (ko) * | 1997-12-20 | 2005-02-05 | 주식회사 하이닉스반도체 | 반도체소자의금속배선후처리방법 |
-
1991
- 1991-07-29 JP JP18851991A patent/JPH0536839A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5866484A (en) * | 1996-07-09 | 1999-02-02 | Nippon Steel Corporation | Semiconductor device and process of producing same |
| US5904154A (en) * | 1997-07-24 | 1999-05-18 | Vanguard International Semiconductor Corporation | Method for removing fluorinated photoresist layers from semiconductor substrates |
| KR100458293B1 (ko) * | 1997-12-20 | 2005-02-05 | 주식회사 하이닉스반도체 | 반도체소자의금속배선후처리방법 |
| JP2001308182A (ja) * | 2000-04-27 | 2001-11-02 | Nec Corp | Ｃｒ膜とのコンタクトの形成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991130 |