JPH05326504A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05326504A JPH05326504A JP12243492A JP12243492A JPH05326504A JP H05326504 A JPH05326504 A JP H05326504A JP 12243492 A JP12243492 A JP 12243492A JP 12243492 A JP12243492 A JP 12243492A JP H05326504 A JPH05326504 A JP H05326504A
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- Japan
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- film
- wiring
- silicon oxide
- aluminum
- mask
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Abstract
(57)【要約】
【目的】多層配線による下層の凹凸に影響されずにパタ
ーン精度の高い上層配線を形成する。 【構成】絶縁膜１１の上に堆積した配線形成用のアルミ
ニウムの膜１２の上にフォトレジスト膜１３を塗布して
パターニングし、配線パターンに相当する溝１５を設
け、選択液相成長法により溝１５内に酸化シリコン膜１
４を形成する。次にフォトレジスト膜１３を除去した
後、酸化シリコン膜１４をマスクとしてアルミニウム膜
１２をエッチングし、配線１２ａを形成する。
ーン精度の高い上層配線を形成する。 【構成】絶縁膜１１の上に堆積した配線形成用のアルミ
ニウムの膜１２の上にフォトレジスト膜１３を塗布して
パターニングし、配線パターンに相当する溝１５を設
け、選択液相成長法により溝１５内に酸化シリコン膜１
４を形成する。次にフォトレジスト膜１３を除去した
後、酸化シリコン膜１４をマスクとしてアルミニウム膜
１２をエッチングし、配線１２ａを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に電極配線の形成方法に関する。
関し、特に電極配線の形成方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法は、まず図
３（ａ）に示すように、半導体基板１０の上に設けた絶
縁膜１１の上に第１層の配線３１を設け、配線３１を含
む表面に設けた層間絶縁膜３３の上に第２層の配線３２
を設け、配線３２を含む表面に層間絶縁膜３４を設け、
層間絶縁膜３４の上にアルミニウム膜１２を設ける。次
に、アルミニウム膜１２の上にフォトレジスト膜３５を
塗布する。
３（ａ）に示すように、半導体基板１０の上に設けた絶
縁膜１１の上に第１層の配線３１を設け、配線３１を含
む表面に設けた層間絶縁膜３３の上に第２層の配線３２
を設け、配線３２を含む表面に層間絶縁膜３４を設け、
層間絶縁膜３４の上にアルミニウム膜１２を設ける。次
に、アルミニウム膜１２の上にフォトレジスト膜３５を
塗布する。
【０００３】次に、図３（ｂ）に示すように、フォトレ
ジスト膜３５をパターニングして配線形成用のパターン
を形成する。次にフォトレジスト膜３５をマスクとして
反応性イオンエッチングによりアルミニウム膜１２をエ
ッチング除去し、配線１２ａを形成する。
ジスト膜３５をパターニングして配線形成用のパターン
を形成する。次にフォトレジスト膜３５をマスクとして
反応性イオンエッチングによりアルミニウム膜１２をエ
ッチング除去し、配線１２ａを形成する。
【０００４】ここで、配線の多層化により、配線の層数
が増えると、下層配線３１，３２の段差が積重なり、層
間絶縁膜３３，３４の平坦性が低下して塗布されたフォ
トレジスト膜３５の膜厚が局部的に薄い膜厚ｄ1 になっ
たり厚い膜厚ｄ2 になったりする。通常、ＢＣＩ3 系の
エッチングガスを使用した場合のフォトレジスト膜に対
するアルミニウム膜のエッチング選択比が５〜８であ
り、アルミニウム膜１２の膜厚が１．０μｍでフォトレ
ジスト膜３５の薄い部分の膜厚が０．１μｍであるとす
ると、フォトレジスト膜３５の膜厚が不足してアルミニ
ウム膜１２のエッチング途中でフォトレジスト膜３５の
薄い部分が消失してしまうという問題点があり、フォト
レジスト膜３５の膜厚をエッチング工程で消失しないよ
うに充分厚くすると膜厚ｄ2 が大きくなり過ぎ露光時の
焦点深度が不足してフォトレジスト膜３５のパターン精
度が低下するという問題点がある。
が増えると、下層配線３１，３２の段差が積重なり、層
間絶縁膜３３，３４の平坦性が低下して塗布されたフォ
トレジスト膜３５の膜厚が局部的に薄い膜厚ｄ1 になっ
たり厚い膜厚ｄ2 になったりする。通常、ＢＣＩ3 系の
エッチングガスを使用した場合のフォトレジスト膜に対
するアルミニウム膜のエッチング選択比が５〜８であ
り、アルミニウム膜１２の膜厚が１．０μｍでフォトレ
ジスト膜３５の薄い部分の膜厚が０．１μｍであるとす
ると、フォトレジスト膜３５の膜厚が不足してアルミニ
ウム膜１２のエッチング途中でフォトレジスト膜３５の
薄い部分が消失してしまうという問題点があり、フォト
レジスト膜３５の膜厚をエッチング工程で消失しないよ
うに充分厚くすると膜厚ｄ2 が大きくなり過ぎ露光時の
焦点深度が不足してフォトレジスト膜３５のパターン精
度が低下するという問題点がある。
【０００５】このような問題を解決する手段として、図
４（ａ）に示すように、半導体基板１０の上に設けた絶
縁膜１１の上にアルミニウム膜１２及び酸化シリコン膜
４１を順次堆積し、酸化シリコン膜４１の上にパターニ
ングして設けたフォトレジスト膜４２をマスクとして酸
化シリコン膜４１をエッチングする。
４（ａ）に示すように、半導体基板１０の上に設けた絶
縁膜１１の上にアルミニウム膜１２及び酸化シリコン膜
４１を順次堆積し、酸化シリコン膜４１の上にパターニ
ングして設けたフォトレジスト膜４２をマスクとして酸
化シリコン膜４１をエッチングする。
【０００６】次に、図４（ｂ）に示すように、フォトレ
ジスト膜４２を除去した後、酸化シリコン膜４１をマス
クとしてアルミニウム膜１２をエッチングし、配線１２
ａを形成する。ここで、ＢＣＩ3 系のエッチングガスに
よる酸化シリコン膜４１のアルミニウム膜１２に対する
エッチング選択比は２０〜２５でフォトレジスト膜に対
する選択比の数倍大きいため、エッチング時にマスクが
消失することは防止できるが、レジスト膜４２が下層の
凹凸に影響されて膜厚が不均一になる点は解消されず配
線のパターン精度は低下する。
ジスト膜４２を除去した後、酸化シリコン膜４１をマス
クとしてアルミニウム膜１２をエッチングし、配線１２
ａを形成する。ここで、ＢＣＩ3 系のエッチングガスに
よる酸化シリコン膜４１のアルミニウム膜１２に対する
エッチング選択比は２０〜２５でフォトレジスト膜に対
する選択比の数倍大きいため、エッチング時にマスクが
消失することは防止できるが、レジスト膜４２が下層の
凹凸に影響されて膜厚が不均一になる点は解消されず配
線のパターン精度は低下する。
【０００７】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法は、フォトレジスト膜の膜厚が下地層の凹凸
の影響を受けて局部的に薄い部分や厚い部分が生じ、エ
ッチング時に膜厚の薄い部分のフォトレジスト膜が消失
してマスクの役目をなさなくなったり膜厚の厚い部分で
は焦点深度が不足してパターン精度が低下するという問
題点があった。
の製造方法は、フォトレジスト膜の膜厚が下地層の凹凸
の影響を受けて局部的に薄い部分や厚い部分が生じ、エ
ッチング時に膜厚の薄い部分のフォトレジスト膜が消失
してマスクの役目をなさなくなったり膜厚の厚い部分で
は焦点深度が不足してパターン精度が低下するという問
題点があった。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に設けた絶縁膜の上に金属膜を
堆積する工程と、前記金属膜の上にレジスト膜を塗布し
てパターニングし配線パターンに相当する溝を形成する
工程と、前記レジスト膜をマスクとして前記溝内に露出
した前記金属膜の表面に選択液相成長法により酸化シリ
コン膜を形成する工程と、前記レジスト膜を除去した後
前記酸化シリコン膜をマスクとして前記金属膜をエッチ
ングして除去し配線を形成する工程とを含んで構成され
る。
造方法は、半導体基板上に設けた絶縁膜の上に金属膜を
堆積する工程と、前記金属膜の上にレジスト膜を塗布し
てパターニングし配線パターンに相当する溝を形成する
工程と、前記レジスト膜をマスクとして前記溝内に露出
した前記金属膜の表面に選択液相成長法により酸化シリ
コン膜を形成する工程と、前記レジスト膜を除去した後
前記酸化シリコン膜をマスクとして前記金属膜をエッチ
ングして除去し配線を形成する工程とを含んで構成され
る。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１（ａ）〜（ｃ）は本発明の第１の実施
例を説明するための工程順に示した断面図である。
例を説明するための工程順に示した断面図である。
【００１１】まず、図１（ａ）に示すように、半導体素
子を形成した半導体基板１０の上に絶縁膜１１を形成
し、絶縁膜１１の上にスパッタ法により配線形成用のア
ルミニウム膜１２を堆積する。次に、アルミニウム膜１
２の上にフォトレジスト膜１３を塗布してパターニング
し、所望の配線パターンに相当する溝１５を形成する。
子を形成した半導体基板１０の上に絶縁膜１１を形成
し、絶縁膜１１の上にスパッタ法により配線形成用のア
ルミニウム膜１２を堆積する。次に、アルミニウム膜１
２の上にフォトレジスト膜１３を塗布してパターニング
し、所望の配線パターンに相当する溝１５を形成する。
【００１２】次に、図１（ｂ）に示すように、フォトレ
ジスト膜１３をマスクとして選択液相成長法により溝１
５内に露出しているアルミニウム膜１２の上に酸化シリ
コン膜１４を成長させる。この選択液相成長法はレジス
ト膜をマスクとして金属膜上などに選択的に酸化シリコ
ン膜を成長させることができ、レジスト膜上には酸化シ
リコン膜は成長せず、しかも、室温で成膜が行えるとい
う利点がある。酸化シリコン膜１４の膜厚は後のエッチ
ングによりアルミニウム膜１２が露出しない程度の厚さ
とする。
ジスト膜１３をマスクとして選択液相成長法により溝１
５内に露出しているアルミニウム膜１２の上に酸化シリ
コン膜１４を成長させる。この選択液相成長法はレジス
ト膜をマスクとして金属膜上などに選択的に酸化シリコ
ン膜を成長させることができ、レジスト膜上には酸化シ
リコン膜は成長せず、しかも、室温で成膜が行えるとい
う利点がある。酸化シリコン膜１４の膜厚は後のエッチ
ングによりアルミニウム膜１２が露出しない程度の厚さ
とする。
【００１３】次に、図１（ｃ）に示すように、フォトレ
ジスト膜１３を剥離した後、酸化シリコン膜１４をマス
クとしてアルミニウム膜１２を異方性エッチングし配線
１２ａを形成する。
ジスト膜１３を剥離した後、酸化シリコン膜１４をマス
クとしてアルミニウム膜１２を異方性エッチングし配線
１２ａを形成する。
【００１４】図２（ａ）〜（ｃ）は本発明の第２の実施
例を説明するための工程順に示した断面図である。
例を説明するための工程順に示した断面図である。
【００１５】微細化にともない配線のエレクトロマイグ
レーションやストレスマイグレーション耐性の向上をは
かるため、またビアホール部の段差における金属のカバ
レッジを改善するため等、信頼性向上のため配線をアル
ミニウムと他の金属との積層構造あるいは高融点金属膜
とする場合がふえている。
レーションやストレスマイグレーション耐性の向上をは
かるため、またビアホール部の段差における金属のカバ
レッジを改善するため等、信頼性向上のため配線をアル
ミニウムと他の金属との積層構造あるいは高融点金属膜
とする場合がふえている。
【００１６】図２（ａ）に示すように、第１の実施例と
同様に半導体基板１０の上に設けた絶縁膜１１の上にス
パッタ法でチタンタングステン（ＴｉＷ）膜２２を堆積
し、チタンタングステン膜２２の上にＣＶＤ法によりタ
ングステン（Ｗ）膜２３を堆積する。次に、タングステ
ン膜２３の上にアルミニウム膜２４及びタングステン膜
２５を順次スパッタ法で堆積した後、第１の実施例と同
様にフォトレジスト膜１３を塗布してパターニングして
溝１５を形成し、フォトレジスト膜１３をマスクとして
選択液相成長法により酸化シリコン膜１４を選択成長さ
せる。
同様に半導体基板１０の上に設けた絶縁膜１１の上にス
パッタ法でチタンタングステン（ＴｉＷ）膜２２を堆積
し、チタンタングステン膜２２の上にＣＶＤ法によりタ
ングステン（Ｗ）膜２３を堆積する。次に、タングステ
ン膜２３の上にアルミニウム膜２４及びタングステン膜
２５を順次スパッタ法で堆積した後、第１の実施例と同
様にフォトレジスト膜１３を塗布してパターニングして
溝１５を形成し、フォトレジスト膜１３をマスクとして
選択液相成長法により酸化シリコン膜１４を選択成長さ
せる。
【００１７】次に、図２（ｂ）に示すように、フォトレ
ジスト膜１３を堆積する。
ジスト膜１３を堆積する。
【００１８】次に、図２（ｃ）に示すように、フォトレ
ジスト膜１３をマスクとしてタングステン膜２５，アル
ミニウム膜２４，タングステン膜２３，チタンタングス
テン膜２２を順次異方性エッチングしてアルミニウム膜
２４を高融点金属膜との積層構造の配線を形成する。
ジスト膜１３をマスクとしてタングステン膜２５，アル
ミニウム膜２４，タングステン膜２３，チタンタングス
テン膜２２を順次異方性エッチングしてアルミニウム膜
２４を高融点金属膜との積層構造の配線を形成する。
【００１９】ここで、アルミニウム膜と高融点金属膜と
の積層構造による配線は、配線の微細化にともない生ず
る障害のエレクトロマイグレーションやストレスマイグ
レーションに対する耐性を向上できる利点がある。
の積層構造による配線は、配線の微細化にともない生ず
る障害のエレクトロマイグレーションやストレスマイグ
レーションに対する耐性を向上できる利点がある。
【００２０】
【発明の効果】以上説明したように本発明は、配線形成
用の金属膜上に選択液相成長法により形成した酸化シリ
コン膜をマスクとして金属膜をエッチングし配線を形成
することにより、下地層の凹凸に影響されることなくマ
スクの膜厚がほぼ一定になり、且つ金属膜に対してエッ
チング比を大きくできるため、下地層の凹凸の大きい多
層配線の上層の配線のパターン精度を向上できるという
効果を有する。
用の金属膜上に選択液相成長法により形成した酸化シリ
コン膜をマスクとして金属膜をエッチングし配線を形成
することにより、下地層の凹凸に影響されることなくマ
スクの膜厚がほぼ一定になり、且つ金属膜に対してエッ
チング比を大きくできるため、下地層の凹凸の大きい多
層配線の上層の配線のパターン精度を向上できるという
効果を有する。
【図１】本発明の第１の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図２】本発明の第２の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図３】従来の半導体装置の製造方法の第１の例を説明
するための工程順に示した断面図。
するための工程順に示した断面図。
【図４】従来の半導体装置の製造方法の第２の例を説明
するための工程順に示した断面図。
するための工程順に示した断面図。
１０ 半導体基板 １１ 絶縁膜 １２ アルミニウム膜 １２ａ，３１，３２ 配線 １３，３５ フォトレジスト膜 １４ 酸化シリコン膜 １５ 溝 ２２ チタンタングステン膜 ２３，２５ タングステン膜 ２４ アルミニウム膜 ３３，３４ 層間絶縁膜
Claims (2)
- 【請求項１】 半導体基板上に設けた絶縁膜の上に金属
膜を堆積する工程と、前記金属膜の上にレジスト膜を塗
布してパターニングし配線パターンに相当する溝を形成
する工程と、前記レジスト膜をマスクとして前記溝内に
露出した前記金属膜の表面に選択液相成長法により酸化
シリコン膜を形成する工程と、前記レジスト膜を除去し
た後前記酸化シリコン膜をマスクとして前記金属膜をエ
ッチングして除去し配線を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 金属膜がアルミニウム膜，アルミニウム
膜と高融点金属膜との積層構造，アルミニウム膜と高融
点金属合金膜との積層構造のいずれかからなる請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12243492A JPH05326504A (ja) | 1992-05-15 | 1992-05-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12243492A JPH05326504A (ja) | 1992-05-15 | 1992-05-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326504A true JPH05326504A (ja) | 1993-12-10 |
Family
ID=14835754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12243492A Withdrawn JPH05326504A (ja) | 1992-05-15 | 1992-05-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326504A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014166706A1 (de) * | 2013-04-12 | 2014-10-16 | Robert Bosch Gmbh | Verfahren zum maskieren einer siliziumoxid haltigen oberfläche |
-
1992
- 1992-05-15 JP JP12243492A patent/JPH05326504A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014166706A1 (de) * | 2013-04-12 | 2014-10-16 | Robert Bosch Gmbh | Verfahren zum maskieren einer siliziumoxid haltigen oberfläche |
| US10490403B2 (en) | 2013-04-12 | 2019-11-26 | Robert Bosch Gmbh | Method for masking a surface comprising silicon oxide |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |