JPH06338500A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06338500A JPH06338500A JP12741293A JP12741293A JPH06338500A JP H06338500 A JPH06338500 A JP H06338500A JP 12741293 A JP12741293 A JP 12741293A JP 12741293 A JP12741293 A JP 12741293A JP H06338500 A JPH06338500 A JP H06338500A
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- Japan
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- insulating film
- film
- wiring
- semiconductor device
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Abstract
(57)【要約】
【目的】 層間絶縁膜の膜質低下を招くことなく、ボイ
ドの発生がなく且つ平坦性が達成された層間絶縁膜を形
成することが可能な半導体装置の製造方法を提供する。 【構成】 半導体基板１上に導電性膜２を形成し、この
上に第１の絶縁膜３を形成する。次に、第１の絶縁膜３
上にレジストパターン４を形成し、これをマスクとし
て、第１の絶縁膜３及び導電性膜２をパターニングす
る。次いで、全面に、第２の絶縁膜６を形成し、この上
に有機ＳＯＧ膜７を成膜してエッチバックし、平坦化を
行う。
ドの発生がなく且つ平坦性が達成された層間絶縁膜を形
成することが可能な半導体装置の製造方法を提供する。 【構成】 半導体基板１上に導電性膜２を形成し、この
上に第１の絶縁膜３を形成する。次に、第１の絶縁膜３
上にレジストパターン４を形成し、これをマスクとし
て、第１の絶縁膜３及び導電性膜２をパターニングす
る。次いで、全面に、第２の絶縁膜６を形成し、この上
に有機ＳＯＧ膜７を成膜してエッチバックし、平坦化を
行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、微細な凹凸を有する半導体基板上に、平
坦な層間絶縁膜を形成する方法に関する。
に係り、特に、微細な凹凸を有する半導体基板上に、平
坦な層間絶縁膜を形成する方法に関する。
【０００２】
【従来の技術】従来から、素子の微細化及び高集積化の
要求に伴って、配線を多層に積み重ねた構造を備えた半
導体装置が使用されてきている。この多層配線構造を備
えた半導体装置では、微細な配線間に埋め込まれ且つ平
坦な形状を備えた層間絶縁膜を形成することが要求され
ている。
要求に伴って、配線を多層に積み重ねた構造を備えた半
導体装置が使用されてきている。この多層配線構造を備
えた半導体装置では、微細な配線間に埋め込まれ且つ平
坦な形状を備えた層間絶縁膜を形成することが要求され
ている。
【０００３】この層間絶縁膜は、一般的に、微細な配線
（段差）が形成された半導体基板上に、ＣＶＤ（Chemic
al Vapor Deposition ）法にて第１の絶縁膜（シリコン
酸化膜）を形成し、次いで、この上にエッチングの犠牲
膜として、ＳＯＧ（Spin onGlass ）膜を形成した後、
これらをエッチバックし、次に、この上にＣＶＤ法にて
第２の絶縁膜（シリコン酸化膜）を形成する方法を行う
ことで得ている。
（段差）が形成された半導体基板上に、ＣＶＤ（Chemic
al Vapor Deposition ）法にて第１の絶縁膜（シリコン
酸化膜）を形成し、次いで、この上にエッチングの犠牲
膜として、ＳＯＧ（Spin onGlass ）膜を形成した後、
これらをエッチバックし、次に、この上にＣＶＤ法にて
第２の絶縁膜（シリコン酸化膜）を形成する方法を行う
ことで得ている。
【０００４】この従来方法では、ＳＯＧ膜を犠牲膜とし
て第１の絶縁膜をエッチバックする方法をとっているた
め、前記第１の絶縁膜は、エッチバックが終了した後
に、前記配線上に残存することが可能な厚い膜厚で形成
している。しかしながら、素子の微細化及び高集積化に
伴って配線間隔が狭くなるに連れて、前記第１の絶縁膜
の膜厚をある程度厚く形成すると、図８に示すように、
第１の絶縁膜１６内に、ボイド２０が発生するという問
題があった。そして、このボイド２０は、この上に形成
される配線の不良発生原因となったり、配線の信頼性低
下を引き起こすという問題があった。
て第１の絶縁膜をエッチバックする方法をとっているた
め、前記第１の絶縁膜は、エッチバックが終了した後
に、前記配線上に残存することが可能な厚い膜厚で形成
している。しかしながら、素子の微細化及び高集積化に
伴って配線間隔が狭くなるに連れて、前記第１の絶縁膜
の膜厚をある程度厚く形成すると、図８に示すように、
第１の絶縁膜１６内に、ボイド２０が発生するという問
題があった。そして、このボイド２０は、この上に形成
される配線の不良発生原因となったり、配線の信頼性低
下を引き起こすという問題があった。
【０００５】そこで、前記第１の絶縁膜として、前記Ｃ
ＶＤ法にて形成されるシリコン酸化膜と、自己埋め込み
特性に優れたＯ3 −ＴＥＯＳ（Ozone −Tetra-Ethyl-Or
tho-Silicate）膜を併用する従来例が存在するが、この
従来例は、膜質の低下やスループットの低下が起きると
いう問題があった。そこで、Ｏ3 −ＴＥＯＳ膜を使用す
ることなく、ボイドの発生を防止する従来例として、例
えば、特開昭６０−５５２７号公報及び特開平２−１６
６７５１号公報に開示されている技術が挙げられる。
ＶＤ法にて形成されるシリコン酸化膜と、自己埋め込み
特性に優れたＯ3 −ＴＥＯＳ（Ozone −Tetra-Ethyl-Or
tho-Silicate）膜を併用する従来例が存在するが、この
従来例は、膜質の低下やスループットの低下が起きると
いう問題があった。そこで、Ｏ3 −ＴＥＯＳ膜を使用す
ることなく、ボイドの発生を防止する従来例として、例
えば、特開昭６０−５５２７号公報及び特開平２−１６
６７５１号公報に開示されている技術が挙げられる。
【０００６】前記特開昭６０−５５２７号公報に開示さ
れている従来例は、段差が形成された下地上に、ボイド
の発生を黙認してＣＶＤ法により絶縁膜を厚く形成した
後、この上にＳＯＧ膜を塗布し、さらにこの上にエッチ
バックの犠牲膜を形成して、エッチバックによる平坦化
を行い、次に、前記ボイドの上部が開口するまで犠牲
膜、ＳＯＧ膜及び絶縁膜をエッチバックした後、この上
にＳＯＧ膜を薄く塗布して前記ボイドをＳＯＧ膜で埋め
込むことで、ボイドの発生がなく且つ平坦化した層間絶
縁膜を形成するものである。
れている従来例は、段差が形成された下地上に、ボイド
の発生を黙認してＣＶＤ法により絶縁膜を厚く形成した
後、この上にＳＯＧ膜を塗布し、さらにこの上にエッチ
バックの犠牲膜を形成して、エッチバックによる平坦化
を行い、次に、前記ボイドの上部が開口するまで犠牲
膜、ＳＯＧ膜及び絶縁膜をエッチバックした後、この上
にＳＯＧ膜を薄く塗布して前記ボイドをＳＯＧ膜で埋め
込むことで、ボイドの発生がなく且つ平坦化した層間絶
縁膜を形成するものである。
【０００７】一方、特開平２−１６６７５１号公報に開
示されている従来例は、段差が形成された下地上に絶縁
膜を形成し、これをアルゴンを主とする反応ガス等によ
りエッチングして、当該絶縁膜の段差を緩和した後、こ
の上にＳＯＧ膜を塗布することで、ボイドの発生がなく
且つ平坦化した層間絶縁膜を形成するものである。
示されている従来例は、段差が形成された下地上に絶縁
膜を形成し、これをアルゴンを主とする反応ガス等によ
りエッチングして、当該絶縁膜の段差を緩和した後、こ
の上にＳＯＧ膜を塗布することで、ボイドの発生がなく
且つ平坦化した層間絶縁膜を形成するものである。
【０００８】
【発明が解決しようとする課題】しかしながら、前記特
開昭６０−５５２７号公報に開示されている従来例は、
前記絶縁膜内に形成されたボイドの上部が開口するまで
エッチバックを行う方法をとっているが、ＳＯＧ膜は、
孤立配線（配線間隔が広い配線）の上部には薄く塗布さ
れ、密集配線（配線間隔が狭い配線）の上部には厚く塗
布される性質を備えている。従って、下地段差の形状に
よっては、ボイドの上部が開口する部分と開口しない部
分とが生じ、全てのボイドの上部を開口することが困難
であるという問題があった。このため、絶縁膜内に発生
したボイドが消滅せずに残存する場合が生じるという問
題があった。また、ＳＯＧ膜を２回に分けて塗布するた
め、工程数が増加し、スループットが低下するという問
題もあった。
開昭６０−５５２７号公報に開示されている従来例は、
前記絶縁膜内に形成されたボイドの上部が開口するまで
エッチバックを行う方法をとっているが、ＳＯＧ膜は、
孤立配線（配線間隔が広い配線）の上部には薄く塗布さ
れ、密集配線（配線間隔が狭い配線）の上部には厚く塗
布される性質を備えている。従って、下地段差の形状に
よっては、ボイドの上部が開口する部分と開口しない部
分とが生じ、全てのボイドの上部を開口することが困難
であるという問題があった。このため、絶縁膜内に発生
したボイドが消滅せずに残存する場合が生じるという問
題があった。また、ＳＯＧ膜を２回に分けて塗布するた
め、工程数が増加し、スループットが低下するという問
題もあった。
【０００９】一方、特開平２−１６６７５１号公報に開
示されている従来例は、アルゴンを主とする反応ガス等
を用いて絶縁膜をエッチングし、該絶縁膜の段差を緩和
する際に、当該絶縁膜にダメージが入り易いという問題
があった。また、エッチングレートが遅く、エッチング
に時間がかかるため、スループットが低下するという問
題があった。
示されている従来例は、アルゴンを主とする反応ガス等
を用いて絶縁膜をエッチングし、該絶縁膜の段差を緩和
する際に、当該絶縁膜にダメージが入り易いという問題
があった。また、エッチングレートが遅く、エッチング
に時間がかかるため、スループットが低下するという問
題があった。
【００１０】本発明は、このような従来の問題点を解決
することを課題とするものであり、層間絶縁膜の膜質低
下を招くことなく、ボイドの発生がなく且つ平坦性が達
成された層間絶縁膜を形成することが可能な半導体装置
の製造方法を提供することを目的とする。
することを課題とするものであり、層間絶縁膜の膜質低
下を招くことなく、ボイドの発生がなく且つ平坦性が達
成された層間絶縁膜を形成することが可能な半導体装置
の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板上に導電性膜を形成する第１
工程と、前記導電性膜上に第１の絶縁膜を形成する第２
工程と、前記導電性膜及び第１の絶縁膜をパターニング
する第３工程と、前記パターニング後、全面に第２の絶
縁膜を形成する第４工程と、を含むことを特徴とする半
導体装置の製造方法を提供するものである。
に、本発明は、半導体基板上に導電性膜を形成する第１
工程と、前記導電性膜上に第１の絶縁膜を形成する第２
工程と、前記導電性膜及び第１の絶縁膜をパターニング
する第３工程と、前記パターニング後、全面に第２の絶
縁膜を形成する第４工程と、を含むことを特徴とする半
導体装置の製造方法を提供するものである。
【００１２】
【作用】本発明によれば、第１の絶縁膜は、第２工程に
おいて、パターニングされていない導電性膜上に形成さ
れるため、ボイドの発生等を考慮することなく所望の膜
厚で形成される。そして、第３工程において、導電性膜
及び第１の絶縁膜をパターニングすることで、導電性膜
からなるパターン（例えば、配線等）上に、第１の絶縁
膜が形成される。このため、第４工程において、段差を
有する下地上に形成される第２の絶縁膜を、ボイドが発
生しない程度の薄い膜厚で形成しても、前記パターニン
グ後の導電性膜上には、十分に厚い膜厚を備えた絶縁膜
（第１の絶縁膜及び第２の絶縁膜）が形成される。即
ち、前記パターニング後の導電性膜上には、後の工程で
平坦化のためのエッチバックを行った後でも、当該導電
性膜上に残存させることが可能な十分に厚い膜厚を備え
た絶縁膜が形成される。
おいて、パターニングされていない導電性膜上に形成さ
れるため、ボイドの発生等を考慮することなく所望の膜
厚で形成される。そして、第３工程において、導電性膜
及び第１の絶縁膜をパターニングすることで、導電性膜
からなるパターン（例えば、配線等）上に、第１の絶縁
膜が形成される。このため、第４工程において、段差を
有する下地上に形成される第２の絶縁膜を、ボイドが発
生しない程度の薄い膜厚で形成しても、前記パターニン
グ後の導電性膜上には、十分に厚い膜厚を備えた絶縁膜
（第１の絶縁膜及び第２の絶縁膜）が形成される。即
ち、前記パターニング後の導電性膜上には、後の工程で
平坦化のためのエッチバックを行った後でも、当該導電
性膜上に残存させることが可能な十分に厚い膜厚を備え
た絶縁膜が形成される。
【００１３】
【実施例】次に、本発明に係る実施例について、図面を
参照して説明する。図１ないし図７は、本発明の実施例
に係る半導体装置の製造工程の一部を示す部分断面図で
ある。図１に示す工程では、所望の処理が行われた半導
体基板１上に、膜厚が１．０μｍ程度の導電性膜２を形
成する。なお、本実施例では、導電性膜２としてアルミ
ニウム膜を使用した。次に、導電性膜２上に、プラズマ
ＣＶＤ法を行い、膜厚が０．３μｍ程度のプラズマＴＥ
ＯＳ−ＣＶＤ膜（以下、『Ｐ−ＴＥＯＳ−ＣＶＤ膜』と
いう）からなる第１の絶縁膜３を形成する。
参照して説明する。図１ないし図７は、本発明の実施例
に係る半導体装置の製造工程の一部を示す部分断面図で
ある。図１に示す工程では、所望の処理が行われた半導
体基板１上に、膜厚が１．０μｍ程度の導電性膜２を形
成する。なお、本実施例では、導電性膜２としてアルミ
ニウム膜を使用した。次に、導電性膜２上に、プラズマ
ＣＶＤ法を行い、膜厚が０．３μｍ程度のプラズマＴＥ
ＯＳ−ＣＶＤ膜（以下、『Ｐ−ＴＥＯＳ−ＣＶＤ膜』と
いう）からなる第１の絶縁膜３を形成する。
【００１４】次いで、図２に示す工程では、図１に示す
工程で得た第１の絶縁膜３上に、レジストを塗布した
後、該レジストをパターニングして配線形成用のレジス
トパターン４を形成する。この時、前記パターニング
は、後の工程で得られる配線の間隔が０．７μｍとなる
ように行った。次に、図３に示す工程では、図２に示す
工程で得たレジストパターン４をマスクとして、第１の
絶縁膜３にＲＩＥ（Reactive Ion Etching）を行う。次
いで、アルミニウムエッチング装置を使用し、レジスト
パターン４及びエッチング後の第１の絶縁膜３をマスク
として、半導体基板１が露出するまで導電性膜２にエッ
チングを行い、配線５を形成する。このようにして、配
線５上にのみ第１の絶縁膜３を形成した。
工程で得た第１の絶縁膜３上に、レジストを塗布した
後、該レジストをパターニングして配線形成用のレジス
トパターン４を形成する。この時、前記パターニング
は、後の工程で得られる配線の間隔が０．７μｍとなる
ように行った。次に、図３に示す工程では、図２に示す
工程で得たレジストパターン４をマスクとして、第１の
絶縁膜３にＲＩＥ（Reactive Ion Etching）を行う。次
いで、アルミニウムエッチング装置を使用し、レジスト
パターン４及びエッチング後の第１の絶縁膜３をマスク
として、半導体基板１が露出するまで導電性膜２にエッ
チングを行い、配線５を形成する。このようにして、配
線５上にのみ第１の絶縁膜３を形成した。
【００１５】次いで、図４に示す工程では、図３に示す
工程で露出した半導体基板１上、配線５及び第１の絶縁
膜３の表面に、プラズマＣＶＤ法を行い、膜厚が０．７
μｍ程度のＰ−ＴＥＯＳ−ＣＶＤ膜からなる第２の絶縁
膜６を形成する。この時、第２の絶縁膜６を、ボイドが
発生しない程度の膜厚で形成しても、配線５上には、す
でに第１の絶縁膜３が形成されているため、後の工程で
行う平坦化のためのエッチバックを行っても、配線５上
に残存することが可能な十分に厚い膜厚を備えた絶縁膜
が形成される。
工程で露出した半導体基板１上、配線５及び第１の絶縁
膜３の表面に、プラズマＣＶＤ法を行い、膜厚が０．７
μｍ程度のＰ−ＴＥＯＳ−ＣＶＤ膜からなる第２の絶縁
膜６を形成する。この時、第２の絶縁膜６を、ボイドが
発生しない程度の膜厚で形成しても、配線５上には、す
でに第１の絶縁膜３が形成されているため、後の工程で
行う平坦化のためのエッチバックを行っても、配線５上
に残存することが可能な十分に厚い膜厚を備えた絶縁膜
が形成される。
【００１６】なお、平坦化のためには、第２の絶縁膜６
が形成された状態で形成されている段差のアスペクト比
が小さくなることが望ましい。このアスペクト比は、配
線５の間隔をｘ、配線５上に必要な第１の絶縁膜３及び
第２の絶縁膜６の合計膜厚をｙとすると、第１の絶縁膜
３の膜厚をｙ−ｘ、第２の絶縁膜の膜厚をｘとすること
で最小にすることができる。
が形成された状態で形成されている段差のアスペクト比
が小さくなることが望ましい。このアスペクト比は、配
線５の間隔をｘ、配線５上に必要な第１の絶縁膜３及び
第２の絶縁膜６の合計膜厚をｙとすると、第１の絶縁膜
３の膜厚をｙ−ｘ、第２の絶縁膜の膜厚をｘとすること
で最小にすることができる。
【００１７】次に、図５に示す工程では、図４に示す工
程で形成された段差の凹部を埋め込みながら、第２の絶
縁膜６の全面に、膜厚が１．０μｍ程度の有機ＳＯＧ膜
７を成膜する。ここで、有機ＳＯＧ膜７を使用すること
で、前記凹部におけるクラックの発生を防止することが
できる。次いで、図６に示す工程では、図５に示す工程
で得た有機ＳＯＧ膜７を犠牲膜としてエッチバックを行
い、さらに、有機ＳＯＧ膜７と第２の絶縁膜６を同時に
エッチバックして平坦化を行う。
程で形成された段差の凹部を埋め込みながら、第２の絶
縁膜６の全面に、膜厚が１．０μｍ程度の有機ＳＯＧ膜
７を成膜する。ここで、有機ＳＯＧ膜７を使用すること
で、前記凹部におけるクラックの発生を防止することが
できる。次いで、図６に示す工程では、図５に示す工程
で得た有機ＳＯＧ膜７を犠牲膜としてエッチバックを行
い、さらに、有機ＳＯＧ膜７と第２の絶縁膜６を同時に
エッチバックして平坦化を行う。
【００１８】次に、図７に示す工程では、図６に示す工
程で得た絶縁膜の全面に、プラズマＣＶＤ法を行い、膜
厚が０．６μｍ程度のＰ−ＴＥＯＳ−ＣＶＤ膜からなる
第３の絶縁膜８を形成する。その後、所望の工程を行い
半導体装置を完成する。なお、本実施例では、配線５を
形成するためのパターニングと、第１の絶縁膜３のパタ
ーニングと、を同一のレジストパターン４を用いて連続
して行う方法について説明したが、これに限らず、導電
性膜からなり且つ段差を備えた下地を形成するためのパ
ターニングと、第１の絶縁膜３のパターニングと、を同
一のレジストパターンを用いて連続して行ってもよい。
程で得た絶縁膜の全面に、プラズマＣＶＤ法を行い、膜
厚が０．６μｍ程度のＰ−ＴＥＯＳ−ＣＶＤ膜からなる
第３の絶縁膜８を形成する。その後、所望の工程を行い
半導体装置を完成する。なお、本実施例では、配線５を
形成するためのパターニングと、第１の絶縁膜３のパタ
ーニングと、を同一のレジストパターン４を用いて連続
して行う方法について説明したが、これに限らず、導電
性膜からなり且つ段差を備えた下地を形成するためのパ
ターニングと、第１の絶縁膜３のパターニングと、を同
一のレジストパターンを用いて連続して行ってもよい。
【００１９】また、本実施例では、配線間隔を０．７μ
ｍ、第１の絶縁膜３の膜厚を０．３μｍ、第２の絶縁膜
６の膜厚を０．７μｍとしたが、これに限らず、第１の
絶縁膜３の膜厚及び第２の絶縁膜６の膜厚は、配線間隔
及び、配線５上に必要な絶縁膜の膜厚に応じて、決定す
ればよく、また、第１の絶縁膜３の膜厚及び第２の絶縁
膜６の膜厚は、前述したように、第２の絶縁膜６が形成
された状態で形成されている段差のアスペクト比が最小
となるようにすることが望ましい。
ｍ、第１の絶縁膜３の膜厚を０．３μｍ、第２の絶縁膜
６の膜厚を０．７μｍとしたが、これに限らず、第１の
絶縁膜３の膜厚及び第２の絶縁膜６の膜厚は、配線間隔
及び、配線５上に必要な絶縁膜の膜厚に応じて、決定す
ればよく、また、第１の絶縁膜３の膜厚及び第２の絶縁
膜６の膜厚は、前述したように、第２の絶縁膜６が形成
された状態で形成されている段差のアスペクト比が最小
となるようにすることが望ましい。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
導電性膜上に、ボイドの発生を考慮することなく所望の
膜厚で第１の絶縁膜を形成した後、当該導電性膜及び第
１の絶縁膜をパターニングし、次いで、第２の絶縁膜を
形成する方法を採用しているため、段差を有する下地上
に形成される第２の絶縁膜を、ボイドが発生しない程度
の薄い膜厚で形成しても、前記パターニング後の導電性
膜上には、十分に厚い膜厚を備えた絶縁膜を形成するこ
とができる。従って、後の工程で平坦化のためのエッチ
バックを行った後でも、導電性膜上に絶縁膜を残存させ
ることが可能である。この結果、層間絶縁膜の膜質低下
を招くことなく、ボイドの発生がなく且つ平坦性が達成
された層間絶縁膜を形成することができる。
導電性膜上に、ボイドの発生を考慮することなく所望の
膜厚で第１の絶縁膜を形成した後、当該導電性膜及び第
１の絶縁膜をパターニングし、次いで、第２の絶縁膜を
形成する方法を採用しているため、段差を有する下地上
に形成される第２の絶縁膜を、ボイドが発生しない程度
の薄い膜厚で形成しても、前記パターニング後の導電性
膜上には、十分に厚い膜厚を備えた絶縁膜を形成するこ
とができる。従って、後の工程で平坦化のためのエッチ
バックを行った後でも、導電性膜上に絶縁膜を残存させ
ることが可能である。この結果、層間絶縁膜の膜質低下
を招くことなく、ボイドの発生がなく且つ平坦性が達成
された層間絶縁膜を形成することができる。
【図１】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図２】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図３】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図４】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図５】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図６】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図７】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図８】従来の層間絶縁膜におけるボイドの発生状態を
示す部分断面図である。
示す部分断面図である。
１ 半導体基板 ２ 導電性膜 ３ 第１の絶縁膜 ４ レジストパターン ５ 配線 ６ 第２の絶縁膜 ７ ＳＯＧ膜 ８ 第３の絶縁膜 ２０ ボイド
Claims (1)
- 【請求項１】 半導体基板上に導電性膜を形成する第１
工程と、前記導電性膜上に第１の絶縁膜を形成する第２
工程と、前記導電性膜及び第１の絶縁膜をパターニング
する第３工程と、前記パターニング後、全面に第２の絶
縁膜を形成する第４工程と、を含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12741293A JPH06338500A (ja) | 1993-05-28 | 1993-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12741293A JPH06338500A (ja) | 1993-05-28 | 1993-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338500A true JPH06338500A (ja) | 1994-12-06 |
Family
ID=14959334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12741293A Pending JPH06338500A (ja) | 1993-05-28 | 1993-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450569B1 (ko) * | 2002-10-04 | 2004-09-30 | 동부전자 주식회사 | 반도체 소자의 층간 절연막 형성 방법 |
-
1993
- 1993-05-28 JP JP12741293A patent/JPH06338500A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450569B1 (ko) * | 2002-10-04 | 2004-09-30 | 동부전자 주식회사 | 반도체 소자의 층간 절연막 형성 방법 |
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