JPH05109717A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05109717A JPH05109717A JP27163791A JP27163791A JPH05109717A JP H05109717 A JPH05109717 A JP H05109717A JP 27163791 A JP27163791 A JP 27163791A JP 27163791 A JP27163791 A JP 27163791A JP H05109717 A JPH05109717 A JP H05109717A
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Abstract
(57)【要約】
【目的】下層配線の粗密による層間絶縁膜の厚さの差を
低減して上下配線のコンタクトの信頼性を向上させる。 【構成】孤立して配置した下層配線３ａの上面にのみ酸
化シリコン膜４を設けた後、全面にプラズマＣＶＤ法に
よる酸化シリコン膜５及びＴＥＯＳとオソン含有酸素を
用いた常用ＣＶＤ法による酸化シリコン膜６を順次堆積
し、塗布法により有機シリカ膜７を形成してエッチバッ
クし上面を平坦化する。
低減して上下配線のコンタクトの信頼性を向上させる。 【構成】孤立して配置した下層配線３ａの上面にのみ酸
化シリコン膜４を設けた後、全面にプラズマＣＶＤ法に
よる酸化シリコン膜５及びＴＥＯＳとオソン含有酸素を
用いた常用ＣＶＤ法による酸化シリコン膜６を順次堆積
し、塗布法により有機シリカ膜７を形成してエッチバッ
クし上面を平坦化する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に多層配線の形成方法に関する。
関し、特に多層配線の形成方法に関する。
【０００２】
【従来の技術】従来の多層配線を有する半導体装置は、
図４（ａ）に示すように、能動素子を形成した半導体基
板１の上に化学気相成長法（以下ＣＶＤ法と記す）で厚
さ０．５μｍの酸化シリコン膜２を形成し、酸化シリコ
ン膜２の上に厚さ０．７μｍのアルミニウム膜を堆積し
てパターニングし、密集配置したアルミニウム配線３及
び孤立して配置したアルミニウム配線３ａを形成する。
次に、アルミニウム配線３，３ａを含む表面にプラズマ
ＣＶＤ法により厚さ０．７μｍの酸化シリコン膜５を堆
積する。次に、酸化シリコン膜５の上に回転塗布法によ
り有機シリカ塗布溶液を塗布して熱処理し、有機シリカ
膜７を形成する。
図４（ａ）に示すように、能動素子を形成した半導体基
板１の上に化学気相成長法（以下ＣＶＤ法と記す）で厚
さ０．５μｍの酸化シリコン膜２を形成し、酸化シリコ
ン膜２の上に厚さ０．７μｍのアルミニウム膜を堆積し
てパターニングし、密集配置したアルミニウム配線３及
び孤立して配置したアルミニウム配線３ａを形成する。
次に、アルミニウム配線３，３ａを含む表面にプラズマ
ＣＶＤ法により厚さ０．７μｍの酸化シリコン膜５を堆
積する。次に、酸化シリコン膜５の上に回転塗布法によ
り有機シリカ塗布溶液を塗布して熱処理し、有機シリカ
膜７を形成する。
【０００３】次に、図４（ｂ）に示すように、ドライエ
ッチング技術を用い全面をエッチバックして平坦化した
後、プラズマＣＶＤ法で厚さ０．５μｍの酸化シリコン
膜８堆積する。次に、フォトエッチング技術を用いてコ
ンタクトホールを設け、コンタクトホールを含む表面に
アルミニウム膜を堆積してパターニングし、コンタクト
ホールのアルミニウム配線３，３ａと接続する上層のア
ルミニウム配線９を形成する。
ッチング技術を用い全面をエッチバックして平坦化した
後、プラズマＣＶＤ法で厚さ０．５μｍの酸化シリコン
膜８堆積する。次に、フォトエッチング技術を用いてコ
ンタクトホールを設け、コンタクトホールを含む表面に
アルミニウム膜を堆積してパターニングし、コンタクト
ホールのアルミニウム配線３，３ａと接続する上層のア
ルミニウム配線９を形成する。
【０００４】
【発明が解決しようとする課題】この従来の半導体装置
は、回転塗布法を用いて形成した有機シリカ膜の膜厚
は、密集配置した下層配線上では厚く、孤立している下
層配線上では薄く形成される。次に、平坦化のためのエ
ッチバックを行い、更にフラズマＣＶＤ法で第３の酸化
シリコン膜を形成すると、その膜厚は下地パターンの密
な配線上よりも孤立している配線上の方が薄くなる。そ
のため、コンタクトホール形成時に孤立している配線上
のコンタクトホールを開孔できるようにエッチングを行
なうと密な配線上のコンタクホールが開孔されず、図４
（ｂ）に示すように、導通不良が発生するという問題が
ある。また、密な配線上のコンタクトホールを開孔でき
るようにエッチングを行うと、孤立している配線上のコ
ンタクトホールはかなりのオーバーエッチとなり、微細
なコンタクトホールの形成ができないという問題も有し
ている。したがって、このように形成された多層配線を
有する半導体装置は歩留り、信頼性が著しく劣ったもの
となるという問題があった。
は、回転塗布法を用いて形成した有機シリカ膜の膜厚
は、密集配置した下層配線上では厚く、孤立している下
層配線上では薄く形成される。次に、平坦化のためのエ
ッチバックを行い、更にフラズマＣＶＤ法で第３の酸化
シリコン膜を形成すると、その膜厚は下地パターンの密
な配線上よりも孤立している配線上の方が薄くなる。そ
のため、コンタクトホール形成時に孤立している配線上
のコンタクトホールを開孔できるようにエッチングを行
なうと密な配線上のコンタクホールが開孔されず、図４
（ｂ）に示すように、導通不良が発生するという問題が
ある。また、密な配線上のコンタクトホールを開孔でき
るようにエッチングを行うと、孤立している配線上のコ
ンタクトホールはかなりのオーバーエッチとなり、微細
なコンタクトホールの形成ができないという問題も有し
ている。したがって、このように形成された多層配線を
有する半導体装置は歩留り、信頼性が著しく劣ったもの
となるという問題があった。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、能動素子を設けた半導体基板上に形成した絶
縁膜上に密集して配置した第１の下層配線及び孤立した
配置した第２の下層配線を形成する工程と、前記第２の
下層配線の上面にのみ第１の層間絶縁膜を形成する工程
と、前記第１及び第２の下層配線を含む表面にＣＶＤ法
により第２の層間絶縁膜を形成する工程と、前記第２の
層間絶縁膜の上に塗布法により、第３の層間絶縁膜を形
成した後全面をエッチバックして上面を平坦化する工程
と、全面にＣＶＤ法により第４の層間絶縁膜を形成する
工程と、前記第４の層間絶縁膜の上に上層の配線を形成
する工程とを含んで構成される。
造方法は、能動素子を設けた半導体基板上に形成した絶
縁膜上に密集して配置した第１の下層配線及び孤立した
配置した第２の下層配線を形成する工程と、前記第２の
下層配線の上面にのみ第１の層間絶縁膜を形成する工程
と、前記第１及び第２の下層配線を含む表面にＣＶＤ法
により第２の層間絶縁膜を形成する工程と、前記第２の
層間絶縁膜の上に塗布法により、第３の層間絶縁膜を形
成した後全面をエッチバックして上面を平坦化する工程
と、全面にＣＶＤ法により第４の層間絶縁膜を形成する
工程と、前記第４の層間絶縁膜の上に上層の配線を形成
する工程とを含んで構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１（ａ）〜（ｃ）及び図２（ａ），
（ｂ）は本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図である。
（ｂ）は本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図である。
【０００８】まず、図１（ａ）に示すように、能動素子
を形成した半導体基板１の上にＣＶＤ法により酸化シリ
コン膜２を０．５μｍの厚さに堆積する。次に、酸化シ
リコン膜２の上に厚さ０．８μｍのアルミニウム膜を堆
積してパターニングし、密集して配列されたアルミニウ
ム配線３及び孤立して配置されたアルミニウム配線３ａ
を形成する。次に、アルミニウム配線３，３ａを含む表
面にプラズマＣＶＤ法により厚さ０．４μｍの酸化シリ
コン膜４を堆積し、フォトリソグラフィー技術を用いて
アルミニウム配線３ａの上にフォトレジスト膜をパター
ニングして形成し、このフォトレジスト膜をマスクとし
てＣＦ4 ガスを用いたドライエッチングにより酸化シリ
コン膜４を除去した後フォトレジスト膜を除去し、アル
ミニウム配線３ａの上にのみ酸化シリコン膜４を残す。
を形成した半導体基板１の上にＣＶＤ法により酸化シリ
コン膜２を０．５μｍの厚さに堆積する。次に、酸化シ
リコン膜２の上に厚さ０．８μｍのアルミニウム膜を堆
積してパターニングし、密集して配列されたアルミニウ
ム配線３及び孤立して配置されたアルミニウム配線３ａ
を形成する。次に、アルミニウム配線３，３ａを含む表
面にプラズマＣＶＤ法により厚さ０．４μｍの酸化シリ
コン膜４を堆積し、フォトリソグラフィー技術を用いて
アルミニウム配線３ａの上にフォトレジスト膜をパター
ニングして形成し、このフォトレジスト膜をマスクとし
てＣＦ4 ガスを用いたドライエッチングにより酸化シリ
コン膜４を除去した後フォトレジスト膜を除去し、アル
ミニウム配線３ａの上にのみ酸化シリコン膜４を残す。
【０００９】次に、図１（ｂ）に示すように、全面にプ
ラズマＣＶ法で厚さ０．４μｍの酸化シリコン膜５を堆
積し、さらにソースガスとしてテトラエトキシシラン
［Ｓｉ（ＯＣ2 Ｈ5 ）4 ］とオゾン含有酸素とを用いた
常圧ＣＶＤ法で厚さ０．８μｍの酸化シリコン膜６を堆
積して積層する。
ラズマＣＶ法で厚さ０．４μｍの酸化シリコン膜５を堆
積し、さらにソースガスとしてテトラエトキシシラン
［Ｓｉ（ＯＣ2 Ｈ5 ）4 ］とオゾン含有酸素とを用いた
常圧ＣＶＤ法で厚さ０．８μｍの酸化シリコン膜６を堆
積して積層する。
【００１０】次に、図１（ｃ）に示すように、主成分と
してＣＨ3 −Ｓｉ（ＯＨ）3 を含む有機シリカ塗布液を
５０００ｒ．ｐ．ｍ．で回転塗布し、３００℃の窒素雰
囲気中で１時間の熱処理を行い厚さ０．３μｍの有機シ
リカ膜７を形成する。次にＣＦ4 ガスを用いたドライエ
ッチングで選択比が１：２と有機シリカ膜の方が小さい
ような条件で有機シリカ膜７及び酸化シリコン酸化膜６
の表面を順次エッチバックし、アルミニウム配線３ａ上
の酸化シリコン膜４の上面がちょうど露出した時点でエ
ッチングを止め、上面を平坦化する。
してＣＨ3 −Ｓｉ（ＯＨ）3 を含む有機シリカ塗布液を
５０００ｒ．ｐ．ｍ．で回転塗布し、３００℃の窒素雰
囲気中で１時間の熱処理を行い厚さ０．３μｍの有機シ
リカ膜７を形成する。次にＣＦ4 ガスを用いたドライエ
ッチングで選択比が１：２と有機シリカ膜の方が小さい
ような条件で有機シリカ膜７及び酸化シリコン酸化膜６
の表面を順次エッチバックし、アルミニウム配線３ａ上
の酸化シリコン膜４の上面がちょうど露出した時点でエ
ッチングを止め、上面を平坦化する。
【００１１】次に、図２（ａ）に示すように、全面にプ
ラズマＣＶＤ法で厚さ０．４μｍの酸化シリコン膜８を
堆積して層間絶縁膜を形成する。
ラズマＣＶＤ法で厚さ０．４μｍの酸化シリコン膜８を
堆積して層間絶縁膜を形成する。
【００１２】次に、図２（ｂ）に示すように、フォトエ
ッチング技術を用いアルミニウム配線３，３ａの上の層
間絶縁膜を開孔してコンタクトホールを形成し、コンタ
クトホールを含む表面にアルミニウム膜を堆積してパタ
ーニングし、コンタクトホールのアルミニウム配線３，
３ａと接続するアルミニウム配線９を形成する。
ッチング技術を用いアルミニウム配線３，３ａの上の層
間絶縁膜を開孔してコンタクトホールを形成し、コンタ
クトホールを含む表面にアルミニウム膜を堆積してパタ
ーニングし、コンタクトホールのアルミニウム配線３，
３ａと接続するアルミニウム配線９を形成する。
【００１３】以上の工程を順次繰り返すことにより、多
層配線が形成される。
層配線が形成される。
【００１４】本実施例ではプラズマＣＶＤ法で形成した
酸化シリコン膜５の膜厚は０．４μｍとしているが、
０．２μｍから０．５μｍの範囲であればよく、配線パ
ターンに応じて変化させることができる。また、ソース
ガスとしてテトラエトキシシランとオゾン含有酸素とを
用いた常圧ＣＶＤ法で形成した酸化シリコン膜６の膜厚
は０．８μｍとしているが、０．５μｍから１．０μｍ
の範囲であればよい。
酸化シリコン膜５の膜厚は０．４μｍとしているが、
０．２μｍから０．５μｍの範囲であればよく、配線パ
ターンに応じて変化させることができる。また、ソース
ガスとしてテトラエトキシシランとオゾン含有酸素とを
用いた常圧ＣＶＤ法で形成した酸化シリコン膜６の膜厚
は０．８μｍとしているが、０．５μｍから１．０μｍ
の範囲であればよい。
【００１５】さらに、プラズマＣＶＤ法で形成した酸化
シリコン膜８の膜厚は０．４μｍとしているが、０．３
μｍから０．５μｍの範囲であればよい。
シリコン膜８の膜厚は０．４μｍとしているが、０．３
μｍから０．５μｍの範囲であればよい。
【００１６】また、本実施例ではプラズマＣＶＤ法で形
成した酸化シリコン膜４をアルミニウム配線３ａ上以外
に残らないようにエッチングしているが、アルミニウム
配線３上の酸化シリコン膜４がアルミニウム配線３ａ上
の酸化シリコン膜４の厚さの１／２以下であれば残って
いても実害はない。
成した酸化シリコン膜４をアルミニウム配線３ａ上以外
に残らないようにエッチングしているが、アルミニウム
配線３上の酸化シリコン膜４がアルミニウム配線３ａ上
の酸化シリコン膜４の厚さの１／２以下であれば残って
いても実害はない。
【００１７】本実施例では、有機塗布膜として、有機シ
リカ膜を用いたがフォトレジスト膜を用いても同様の結
果を得ることができる。
リカ膜を用いたがフォトレジスト膜を用いても同様の結
果を得ることができる。
【００１８】本実施例では、金属配線としてアルミニウ
ム配線を用いたが、アルミニウム合金，チタン合金，タ
ングステン，金，多結晶シリコンのうち少なくとも１種
を含む配線を用いても良い。
ム配線を用いたが、アルミニウム合金，チタン合金，タ
ングステン，金，多結晶シリコンのうち少なくとも１種
を含む配線を用いても良い。
【００１９】図３（ａ）〜（ｃ）は本発明の第２の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００２０】図３（ａ）に示すように、能動素子を設け
た半導体基板１の上にＣＶＤ法で厚さ０．５μｍの酸化
シリコン膜２を形成し、次に酸化シリコン膜２の上に
０．８μｍのアルミニウム膜を堆積してパターニング
し、密集配列されたアルミニウム配線３及び孤立して配
置されたアルミニウム配線３ａを形成する。次に、アル
ミニウム配線３，３ａを含む表面にプラズマＣＶＤ法で
厚さ０．４μｍの酸化シリコン膜５を形成し、フォトリ
ソグラフィ技術を用いて、アルミニウム配線３ａの上に
アルミニウム配線３ａに整合してパターニングされた犠
牲膜となるフォトレジスト膜１０を形成する。
た半導体基板１の上にＣＶＤ法で厚さ０．５μｍの酸化
シリコン膜２を形成し、次に酸化シリコン膜２の上に
０．８μｍのアルミニウム膜を堆積してパターニング
し、密集配列されたアルミニウム配線３及び孤立して配
置されたアルミニウム配線３ａを形成する。次に、アル
ミニウム配線３，３ａを含む表面にプラズマＣＶＤ法で
厚さ０．４μｍの酸化シリコン膜５を形成し、フォトリ
ソグラフィ技術を用いて、アルミニウム配線３ａの上に
アルミニウム配線３ａに整合してパターニングされた犠
牲膜となるフォトレジスト膜１０を形成する。
【００２１】次に、図３（ｂ）に示すように、主成分が
ＣＨ3 −Ｓｉ（ＯＨ）3 からなる有機シリカ塗布溶液を
４０００ｒ．ｐ．ｍ．で回転塗布し１５０℃のホットプ
レートで１分間熱処理を行い、有機シリカ膜１１を形成
する。
ＣＨ3 −Ｓｉ（ＯＨ）3 からなる有機シリカ塗布溶液を
４０００ｒ．ｐ．ｍ．で回転塗布し１５０℃のホットプ
レートで１分間熱処理を行い、有機シリカ膜１１を形成
する。
【００２２】次に、図３（ｃ）に示すように、ＣＦ4 ガ
スを用いたドライエッチング法で全面をエッチバック
し、さらに孤立したアルミニウム配線３ａ上に残存して
いるフォトレジスト膜１０を除去し、３００℃の窒素雰
囲気中で１時間の熱処理を行なう。
スを用いたドライエッチング法で全面をエッチバック
し、さらに孤立したアルミニウム配線３ａ上に残存して
いるフォトレジスト膜１０を除去し、３００℃の窒素雰
囲気中で１時間の熱処理を行なう。
【００２３】以下、第１の実施例と同様の工程により、
プラズマＣＶＤ法で厚さ０．４μｍの酸化シリコン膜を
形成し、コンタクトホールを開孔し、上層のアルミニウ
ム配線を形成する。
プラズマＣＶＤ法で厚さ０．４μｍの酸化シリコン膜を
形成し、コンタクトホールを開孔し、上層のアルミニウ
ム配線を形成する。
【００２４】
【発明の効果】以上説明したように本発明は、孤立して
配置した第２の下層配線上にのみ第１の層間絶縁膜を形
成した後全面に第２の層間絶縁膜を形成することによ
り、平坦化のためにエッチバックした後の層間絶縁膜の
厚さを密集して配置した第１の下層配線上と孤立して配
置した第２の下層配線上で差を生ずることを防止して平
坦性に優れ、且つ、微細なコンタクトホールの形成が容
易となり、コンタクトホールの導通不良を防止でき、多
層配線の信頼性を著しく向上せしめることができるとい
う効果を有する。
配置した第２の下層配線上にのみ第１の層間絶縁膜を形
成した後全面に第２の層間絶縁膜を形成することによ
り、平坦化のためにエッチバックした後の層間絶縁膜の
厚さを密集して配置した第１の下層配線上と孤立して配
置した第２の下層配線上で差を生ずることを防止して平
坦性に優れ、且つ、微細なコンタクトホールの形成が容
易となり、コンタクトホールの導通不良を防止でき、多
層配線の信頼性を著しく向上せしめることができるとい
う効果を有する。
【図１】本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図２】本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図３】本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図４】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
１ 半導体基板 ２，４，５，６，８ 酸化シリコン膜 ３，３ａ，９ アルミニウム配線 ７，１１ 有機シリカ膜 １０ フォトレジスト膜
Claims (1)
- 【請求項１】 能動素子を設けた半導体基板上に形成し
た絶縁膜上に密集して配置した第１の下層配線及び孤立
して配置した第２の下層配線を形成する工程と、前記第
２の下層配線の上面にのみ第１の層間絶縁膜を形成する
工程と、前記第１及び第２の下層配線を含む表面にＣＶ
Ｄ法により第２の層間絶縁膜を形成する工程と、前記第
２の層間絶縁膜の上に塗布法により第３の層間絶縁膜を
形成した後全面をエッチバックして上面を平坦化する工
程と、全面にＣＶＤ法により第４の層間絶縁膜を形成す
る工程と、前記第４の層間絶縁膜の上に上層の配線を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27163791A JP3168629B2 (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27163791A JP3168629B2 (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109717A true JPH05109717A (ja) | 1993-04-30 |
| JP3168629B2 JP3168629B2 (ja) | 2001-05-21 |
Family
ID=17502839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27163791A Expired - Fee Related JP3168629B2 (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168629B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447259B1 (ko) * | 1997-06-30 | 2004-11-03 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
-
1991
- 1991-10-21 JP JP27163791A patent/JP3168629B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447259B1 (ko) * | 1997-06-30 | 2004-11-03 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3168629B2 (ja) | 2001-05-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
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