JPH1074837A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 配線間の容量が少なく、高速動作が可能な半
導体装置を得る。 【解決手段】 半導体基板本体とその上に形成された半
導体素子とを有する半導体基板１と、その半導体基板１
上に形成された層間絶縁膜２を備え、上記層間絶縁膜２
上に形成された下層配線６と、この下層配線６上に積層
された第１の絶縁膜４と、上記下層配線６及び第１の絶
縁膜４の側面に隣接して上記層間絶縁膜２上に形成され
た、第１の絶縁膜４より誘電率が低い第２の絶縁膜７を
備え、又、第１及び第２の絶縁膜４、７上に形成され
た、第２の絶縁膜７より高い誘電率を有する第３の絶縁
膜８を備え、さらに、上記下層配線６表面に開口するよ
うに上記第１及び第３の絶縁膜４、８に形成された接続
孔１０と、上記接続孔１０を介して上記下層配線６に電
気的に接続される上層配線１１とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法に関し、特に多層構造に関するものである。

【０００２】

【従来の技術】半導体装置は高機能化に伴い、それが有
する配線構造は益々複雑になってきている。この様な状
況下においては、高集積化により配線間隔が狭くなるに
つれ、配線間の容量が増大してしまい、配線部での信号
遅延が深刻となる。この配線間容量を低減するために、
配線の厚さを低減し配線の対向面積を減少させること
は、一方で配線抵抗を増加させるため、上記信号遅延の
問題を解決することはできない。そこで近年、この問題
を解決する方法として、誘電率の低い絶縁膜を形成する
技術が研究されてきている。図１０従来の多層配線構造
の断面図である。２１は例えばシリコン基板からなる半
導体基板本体と、その上に形成された半導体素子とを有
する半導体基板、２２は半導体基板２１上に形成され
た、例えばＣＶＤ法により形成したシリコン酸化膜約１
μｍからなる層間絶縁膜である。２３は、層間絶縁膜２
２上に、スパッタ法等で形成したＡｌ合金約５００ｎｍ
をパターニングし形成した下層配線である。２４はＣＶ
Ｄ法で形成したシリコン酸化膜約３０ｎｍからなる第１
の絶縁膜である。２５は、塗布法により約７００ｎｍの
厚みで形成した、比誘電率が２〜３．５程度の低誘電率
膜である第２の絶縁膜である。２６はＣＶＤ法により形
成したシリコン酸化膜約２００ｎｍからなる第３の絶縁
膜である。２７は写真製版及びエッチングにより、上記
下層配線２３に開口するように第１ないし第３の絶縁膜
２４〜２６に形成した接続孔である。２８はスパッタ法
またはＣＶＤ法によりＡｌ合金膜を堆積し、上記接続孔
２７を埋め込むとともに、第３の絶縁膜２６上に約５０
０ｎｍ堆積されたＡｌ合金膜をパターニングして形成し
た上層配線である。

【０００３】

【発明が解決しようとする課題】しかるに、このような
半導体装置においては、接続孔２７を形成する際に、第
３の絶縁膜２６と低誘電率膜２５、第１の絶縁膜２４の
積層構造をエッチングする必要がある。しかし、低誘電
率膜２５は第１及び３の絶縁膜であるシリコン酸化膜２
４、２６とエッチング特性が異なる。具体的には、低誘
電率膜２５はシリコン酸化膜２４、２６をエッチングす
るガス、例えばＣＨＦ３の様なガスでは、エッチング速
度が小さく、エッチングが困難である。また、一方で、
低誘電率膜２５をエッチングするガスとして、酸素ガス
を含有させると、エッチングマスクとして用いるレジス
ト膜も同時にエッチングされてしまい、そのため、レジ
ストマスクのホールパターンも次第に広がり、微細な接
続孔２７を形成することができなくなるという問題があ
る。また、このような問題に対処するため、図１１の様
に低誘電率膜２５をエッチバックすることにより、第１
の絶縁膜２４の表面より低い位置にのみ形成された低誘
電率膜２５ａを用いた場合においても、接続孔２７のエ
ッチングの問題自体は回避できるが、一方において低誘
電率膜２５の占める領域が少なくなるので、明らかに配
線間容量の低減効果が小さくなるという問題が新たに発
生する。

【０００４】この発明は上記した点に鑑みてなされたも
のであり、上記のような問題を発生することなく、配線
間の容量を低減し、高速な半導体装置を得ることを目的
とするものである。

【０００５】

【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板上に形成された配線と、この配線上に
積層された第１の絶縁膜と、上記配線及び第１の絶縁膜
の側面に隣接して上記半導体基板上に形成された、第１
の絶縁膜より誘電率が低い第２の絶縁膜と、上記配線表
面に開口するように上記第１の絶縁膜に形成された接続
孔と、上記接続孔を介して、上記配線に電気的に接続さ
れる電気的素子とを具備するものである。

【０００６】又、上記第１及び第２の絶縁膜上に形成さ
れた、第２の絶縁膜より高い誘電率を有する第３の絶縁
膜を備えるとともに、接続孔が上記第３の絶縁膜を貫通
していることを特徴とするものである。

【０００７】又、上記第１の絶縁膜に比べエッチング耐
性の高い第４の絶縁膜が、配線及び第１の絶縁膜の側
面、並びに第２の絶縁膜表面に形成されていることを特
徴とするものである。

【０００８】又、上記エッチング耐性は接続孔形成時の
エッチングに対する耐性であることを特徴とするもので
ある。

【０００９】又、上記第４の絶縁膜が第２の絶縁膜の下
面にも形成されていることを特徴とするものである。

【００１０】この発明に係る半導体装置の製造装置は、
半導体基板上に第１の導電膜を形成する工程と、上記第
１の導電膜上に第１の絶縁膜を形成する工程と、上記第
１の絶縁膜をパターニングする工程と、上記パターニン
グされた第１の絶縁膜をマスクとして、上記第１の導電
膜をパターニングする工程と、上記半導体基板上に上記
第１の絶縁膜より誘電率が低い第２の絶縁膜を形成する
工程と、上記第１の絶縁膜上の第２の絶縁膜を除去する
工程と、上記第１の絶縁膜に上記第１の導電膜表面に開
口する接続孔を形成する工程と、上記接続孔内部に上記
第１の導電膜表面に接するように第２の導電膜を形成す
る工程とを含むものである。

【００１１】又、半導体基板上に第１の導電膜を形成す
る工程と、上記第１の導電膜上に第１の絶縁膜を形成す
る工程と、上記第１の絶縁膜をパターニングする工程
と、上記パターニングされた第１の絶縁膜をマスクとし
て、上記第１の導電膜をパターニングする工程と、上記
半導体基板上に上記第１の絶縁膜より誘電率が低い第２
の絶縁膜を形成する工程と、上記第１の絶縁膜上の第２
の絶縁膜を除去する工程と、上記第１及び第２の絶縁膜
上に当該第１の絶縁膜より高い誘電率を有する第３の絶
縁膜を形成する工程と、上記第１及び第３の絶縁膜に上
記第１の導電膜表面に開口する接続孔を形成する工程
と、上記接続孔内部に上記第１の導電膜表面に接するよ
うに第２の導電膜を形成する工程とを含むものである。

【００１２】又、上記第１の絶縁膜上の第２の絶縁膜を
除去する工程が、第２の絶縁膜を研磨法により平坦化す
る工程と、上記平坦化された第２の絶縁膜を第１の絶縁
膜表面が露出するまで除去する工程とを含むことを特徴
とするものである。

【００１３】又、上記第２の絶縁膜表面が第１の絶縁膜
表面より低くなるまで除去されることを特徴とするもの
である。

【００１４】又、第１の導電膜をパターニングした後上
記第１の絶縁膜に比べエッチング耐性の高い第４の絶縁
膜を半導体基板上に形成する工程と、第１の絶縁膜に比
べエッチング耐性の高い第４の絶縁膜を第１及び第２の
絶縁膜上に形成する工程と、上記第１の絶縁膜上に形成
された第４の絶縁膜を異方性エッチング又は研磨により
除去する工程とを含むものである。

【００１５】又、上記半導体基板上に形成された第４の
絶縁膜を異方性エッチングして、第１の導電膜及び上記
第１の絶縁膜の側面にサイドウォールを形成する工程を
含むものである。

【００１６】

【発明の実施の形態】

実施の形態１．以下に、この発明の実施の形態１につい
て図１ないし図３に基づいて説明する。図１はこの発明
の実施の形態１を示す要部断面図であり、図１におい
て、１は例えばシリコン基板からなる半導体基板本体
と、その上に形成された半導体素子とを有する半導体基
板、２は半導体基板１上に形成された、例えば約１μｍ
の膜厚を有するシリコン酸化膜からなる層間絶縁膜であ
る。６は層間絶縁膜２上に形成された、例えば約５００
ｎｍの膜厚を有するＡｌ合金又はＣｕ合金からなる下層
配線である。４はこの下層配線６の上に形成された、例
えば約３００ｎｍの膜厚を有するシリコン酸化膜からな
る第１の絶縁膜である。

【００１７】７は下層配線６及び第１の絶縁膜４の側面
に隣接して上記半導体基板１上に形成された、例えば約
８００ｎｍの膜厚を有する、ＰＰＳＱ（ポリフェニルシ
ルセスキオキサン）からなる低誘電率膜である第２の絶
縁膜である。８は第１及び第２の絶縁膜４、７上に形成
された、例えば約３００ｎｍの膜厚を有するシリコン酸
化膜からなる第３の絶縁膜である。１０は上記下層配線
６表面に開口するように第１及び第３の絶縁膜４、８に
形成された、下層配線６の幅よりも狭い開口径を有する
接続孔である。１１は上記接続孔１０を介して下層配線
６に電気的に接続される、第３の絶縁膜８上に形成され
た、例えば約６００ｎｍの厚さを有するＡｌ合金又はＣ
ｕ合金からなる上層配線（電気的素子）である。

【００１８】つぎに、このように構成された半導体装置
の製造方法について図２を用いて説明する。図２は本実
施の形態１を示す半導体装置の製造方法を工程順に示し
たものである。

【００１９】まず、図２（ａ）に示されるように、半導
体基板１上に、例えばＣＶＤ法や熱酸化法により形成し
たシリコン酸化膜、約１μｍからなる層間絶縁膜２を形
成する。次に、例えばスパッタ法やＣＶＤ法により形成
したＡｌ合金またはＣｕ合金、約５００ｎｍからなる第
１の導電膜３を形成し、次に、例えばＣＶＤ法によりシ
リコン酸化膜、約３００ｎｍからなる第１の絶縁膜４を
形成する。そして、通常の写真製版技術を用いて、配線
パターンを備えたレジストマスク５を形成する。

【００２０】次に、図２（ｂ）に示すように、このレジ
ストマスク５を用いて、第１の絶縁膜４をエッチングに
よりパターニングし、その後、レジストマスク５を除去
し、次に、このパターニングされた第１の絶縁膜４をマ
スクとして、第１の導電膜３をエッチングし、下層配線
６を形成する。尚、第１の導電膜３をエッチングした
後、レジストマスク５を除去しても良い。

【００２１】次に、図２（ｃ）に示すように、半導体基
板１上に第１の絶縁膜４及び下層配線６を覆うように、
例えば塗布法によりＰＰＳＱ（ポリフェニルシルセスキ
オキサン）からなる低誘電率膜７を形成する。

【００２２】次に、図２（ｄ）に示すように、化学機械
研磨等の研磨（ポリッシュ）法により低誘電率膜７を平
坦化し、この低誘電率膜７の表面を第１の絶縁膜４と同
一またはそれより低くする。

【００２３】次に、図２（ｅ）に示すように、熱又はプ
ラズマ又は光ＣＶＤ法により、例えばシリコン酸化膜、
約３００ｎｍからなる第３の絶縁膜８を、上記第１及び
第２の絶縁膜４、７上に形成する。

【００２４】次に、図２（ｆ）に示すように、通常の写
真製版技術を用い、レジストマスク９を形成する。その
後、このマスク９を用い、第１及び第３の絶縁膜４、８
に、エッチングにより、下層配線６に開口する接続孔１
０を形成する。

【００２５】次に、図２（ｇ）に示すように、酸素プラ
ズマによるアッシング（灰化）により、レジストマスク
９を除去する。

【００２６】次に、図２（ｈ）に示すように、例えばス
パッタ法またはＣＶＤ法により、Ａｌ合金またはＣｕ合
金からなる第２の導電膜１６を、接続孔１０の内部に埋
め込むとともに、例えば約６００ｎｍの膜厚となるよう
に第３の絶縁膜８上に形成する。なお第２の導電膜は、
Ａｌ又はＣｕ合金の下に、Ｔｉ又はＴｉＮ膜を例えば１
０ｎｍ及び２０ｎｍの膜厚で積層したものであってもよ
い。

【００２７】その後、写真製版およびエッチング法によ
り、第２の導電膜１６をパターニングし、上層配線１１
を形成することにより、図１に示す半導体装置を得る。

【００２８】図３は、上記図２（ｆ）にて示したレジス
トマスク９の形成時において、重ね合わせにずれが生じ
た場合を示す要部断面図であり、この重ね合わせずれが
生じた場合においては、図に示す様に、接続孔１０の側
壁として低誘電率膜７が露出する。上記の場合、接続孔
１０の形成のためのエッチング用ガスに、例えばＣＨＦ
３の様なガスを用いることにより、露出した低誘電率膜
７に対し、選択的にシリコン酸化膜である第１の絶縁膜
４を除去することが可能となる。又、その後の図２
（ｇ）にて示したレジストマスク９の除去において、低
誘電率膜７に炭素が含まれている場合（本実施の形態に
おけるＰＰＳＱを用いた場合等）には、上記酸素プラズ
マによるレジストマスク９の除去により、当該低誘電率
膜７も同時に一部エッチングされてしまう。そこで、こ
のような場合には、約１００°Ｃ以下の低温で、リモー
ト酸素プラズマによりレジストマスク９を除去すれば良
く、これにより、低誘電率膜７のエッチングは抑制でき
る。又、その後、図２（ｈ）にて示した第２の導電膜１
６の形成時において、この第２の導電膜１６を形成する
方法として用いたスパッタ法またはＣＶＤ法により、低
誘電率膜７が４００°Ｃ以上の温度となると、当該低誘
電率膜７は炭化水素等のガスを発生し、第２の導電膜１
６の形成の妨げとなる場合がある。これに対処するため
には、第２の導電膜１６を３００°Ｃ程度以下の温度で
形成すれば良い。

【００２９】又、上記図３にて示したように、レジスト
マスク９の形成時において重ね合わせにずれが生じた場
合に限らず、レジストマスク９の開口部９ａの開口径が
下層配線６の幅より広い場合等、接続孔１０の側壁とし
て低誘電率膜７が露出する場合においても、上記の方法
を用いることで上記種々の問題を解決することが可能と
なり、所望の半導体装置を得ることが可能となる。

【００３０】又、本実施の形態においては、図２（ｃ）
に示したように、低誘電率膜７を第１の絶縁膜４と下層
配線６との積層構造物の間に埋め込む必要がある。この
低誘電率膜７の埋め込み特性を向上させるために、図２
（ｃ）の工程において、塗布された低誘電率膜７に超音
波を照射しても良く、ことにより、埋め込み特性の向上
を図ることが可能となる。

【００３１】このように製造された半導体装置において
は、配線間の容量を低減することができ、そのため高速
動作が可能となるという効果を有する。

【００３２】本実施の形態１においては、低誘電率膜７
としてＰＰＳＱを用いているが、これに代えて、誘電率
が２〜３．５の典型的な他の低誘電率膜を用いても良
く、この場合においても上記の効果を有する。

【００３３】実施の形態２．実施の形態１にて示したよ
うに、接続孔１０の側壁として低誘電率膜７が露出した
構造においては、酸素プラズマによるレジストマスク９
のアッシング条件に制限が加わり、かつ、第２の導電膜
１６の形成においても、４００°Ｃ以上の温度で形成す
ると、低誘電率膜７から炭化水素等のガスが放出され、
当該第２の導電膜１６の形成の妨げとなる場合がある。

【００３４】そこで、上記接続孔１０の側壁としての低
誘電率膜７の露出を防止できる本発明の実施の形態２に
ついて、以下に、図４及び図５に基づいて説明を行う。

【００３５】図４はこの発明の実施の形態２を示す要部
断面図であり、図４において、１は例えばシリコン基板
からなる半導体基板本体と、その上に形成された半導体
素子とを有する半導体基板、２は半導体基板１上に形成
された、例えば約１μｍの膜厚を有するシリコン酸化膜
からなる層間絶縁膜である。６は層間絶縁膜２上に形成
された、例えば約５００ｎｍの膜厚を有するＡｌ合金又
はＣｕ合金からなる下層配線である。４はこの下層配線
６の上に形成された、例えば約３００ｎｍの膜厚を有す
るシリコン酸化膜からなる第１の絶縁膜である。

【００３６】７は下層配線６及び第１の絶縁膜４の側面
に隣接して上記半導体基板１上に形成された、例えば約
７５０ｎｍの膜厚を有する、ＰＰＳＱ（ポリフェニルシ
ルセスキオキサン）からなる低誘電率膜である第２の絶
縁膜である。１２は下層配線６及び第１の絶縁膜４の側
面に形成された、例えば約３０ｎｍの膜厚を有する、シ
リコン酸化膜に対してエッチング耐性の高いシリコン窒
化膜などからなる第４の絶縁膜であり、又、１３は第２
の絶縁膜７表面に形成された、例えば約５０ｎｍの膜厚
を有する、シリコン酸化膜に対してエッチング耐性の高
いシリコン窒化膜などからなる第４の絶縁膜である。

【００３７】８は第１及び第４の絶縁膜４、１３上に形
成された、例えば約３００ｎｍの膜厚を有するシリコン
酸化膜からなる第３の絶縁膜である。１０は上記下層配
線６表面に開口するように第１及び第３の絶縁膜４、８
に形成された、下層配線６の幅よりも狭い開口径を有す
る接続孔である。１１は上記接続孔１０を介して下層配
線６に電気的に接続される、第３の絶縁膜８上に形成さ
れた、例えば約６００ｎｍの厚さを有するＡｌ合金又は
Ｃｕ合金からなる上層配線（電気的素子）である。

【００３８】つぎに、このように構成された半導体装置
の製造方法について図５を用いて説明する。図５は本実
施の形態２を示す半導体装置の製造方法を工程順に示し
たものである。

【００３９】まず、実施の形態１の図２（ａ）にて示し
た工程と同様にして、半導体基板１上に、例えばＣＶＤ
法や熱酸化法により形成したシリコン酸化膜、約１μｍ
からなる層間絶縁膜２を形成し、次に、例えばスパッタ
法やＣＶＤ法により形成したＡｌ合金またはＣｕ合金、
約５００ｎｍからなる第１の導電膜３を形成し、次に、
例えばＣＶＤ法によりシリコン酸化膜、約３００ｎｍか
らなる第１の絶縁膜４を形成し、次に、通常の写真製版
技術を用いて、配線パターンを備えたレジストマスク５
を形成する。

【００４０】次に、実施の形態１の図２（ｂ）にて示し
た工程と同様にして、このレジストマスク５を用いて、
第１の絶縁膜４をエッチングによりパターニングし、次
に、レジストマスク５を除去し、次に、このパターニン
グされた第１の絶縁膜４をマスクとして、第１の導電膜
３をエッチングし、下層配線６を形成する。第１の導電
膜３をエッチングした後、レジストマスク５を除去して
も良い。

【００４１】次に、図５（ａ）に示すように、例えばＣ
ＶＤ法により、シリコン窒化膜、約３０ｎｍからなる第
４の絶縁膜１４を半導体基板１上に形成する。

【００４２】次に、図５（ｂ）に示すように、この第４
の絶縁膜１４を異方性エッチングすることにより、サイ
ドウォール１２を形成する。

【００４３】次に、図５（ｃ）に示すように、半導体基
板１上に第１の絶縁膜４及びサイドウォール１２を覆う
ように、例えば塗布法によりＰＰＳＱ（ポリフェニルシ
ルセスキオキサン）からなる低誘電率膜７を形成し、ポ
リッシュ等の研磨法により低誘電率膜７を平坦化し、さ
らに、オーバーポリッシュを行い、または、酸素とＣＨ
Ｆ３と含むガスによりエッチングして、この低誘電率膜
７の表面を第１の絶縁膜４の表面より５０ｎｍ程度低く
する。

【００４４】次に、図５（ｄ）に示すように、例えばＣ
ＶＤ法によりシリコン窒化膜からなる第４の絶縁膜を第
１及び第２の絶縁膜４、７上に形成し、異方性エッチン
グ又は研磨することにより、第１の絶縁膜４上に形成さ
れた第４の絶縁膜を除去して、低誘電率膜７表面のみに
第４の絶縁膜１３を残置せしめる。

【００４５】次に、図５（ｅ）に示すように、例えば熱
又はプラズマ又は光ＣＶＤ法により、シリコン酸化膜、
約３００ｎｍからなる第３の絶縁膜８を、上記第１及び
第４の絶縁膜４、１３上に形成する。

【００４６】次に、図５（ｆ）に示すように、通常の写
真製版技術を用い、レジストマスクを形成し、このマス
クを用い、第１及び第３の絶縁膜４、８に、エッチング
により、下層配線６表面に開口する接続孔１０を形成
し、酸素プラズマによるアッシング（灰化）により、上
記レジストマスクを除去する。

【００４７】その後、実施の形態１の図２（ｈ）に示す
ように、例えばスパッタ法またはＣＶＤ法により、Ａｌ
合金またはＣｕ合金又はこれらの合金の下にＴｉ若しく
はＴｉＮを例えば１０〜２０ｎｍの膜厚で積層した膜か
らなる第２の導電膜を、接続孔１０の内部に埋め込むと
ともに、例えば約６００ｎｍの膜厚となるように第３の
絶縁膜８上に形成し、写真製版およびエッチング法によ
り、上記第２の導電膜をパターニングして、上層配線１
１を形成することにより、図４に示す半導体装置を得
る。

【００４８】このように製造された半導体装置において
は、第１の絶縁膜に比べエッチング耐性の高い第４の絶
縁膜を、下層配線６及び第１の絶縁膜４の側面、並びに
第２の絶縁膜７表面に形成することにより、接続孔１０
の側壁としての低誘電率膜７の露出を防止できるという
効果を有する。

【００４９】又、このように製造された半導体装置にお
いては、配線間の容量を低減することができ、そのため
高速動作が可能となるという効果を有する。

【００５０】又、本実施の形態２においては、低誘電率
膜７としてＰＰＳＱを用いているが、これに代えて、誘
電率が２〜３．５の典型的な他の低誘電率膜を用いても
良く、この場合においても上記の効果を有する。

【００５１】実施の形態３．図６はこの発明の実施の形
態３の半導体装置を示す要部断面図であり、図４にて示
した実施の形態２の半導体装置の構造に対し、第２の絶
縁膜７の下面にも第４の絶縁膜１５が形成されている点
について相違するだけであり、その他の点については上
記実施の形態２と同様である。

【００５２】図７は本実施の形態３の半導体装置の製造
方法を工程順に示す要部断面図であり、図５にて示した
実施の形態２の半導体装置の製造方法に対し、以下に示
す点について相違するだけであり、その他の点について
は上記実施の形態２と同様である。

【００５３】本実施の形態３についても、図７（ａ）に
示すように、実施の形態２の図５（ａ）同様、例えばＣ
ＶＤ法により、シリコン窒化膜、約３０ｎｍからなる第
４の絶縁膜１４を半導体基板１上に形成するが、一方、
図５（ｂ）に示すような、異方性エッチングによるサイ
ドウォール１２の形成は行わない。

【００５４】次に、図７（ｂ）に示すように、実施の形
態２の図５（ｃ）と同じように、半導体基板１上に第４
の絶縁膜１４を覆うように、例えば塗布法によりＰＰＳ
Ｑ（ポリフェニルシルセスキオキサン）からなる低誘電
率膜７を形成し、ポリッシュ等の研磨法により低誘電率
膜７を平坦化し、さらに、オーバーポリッシュを行い、
または、酸素とＣＨＦ３と含むガスによりエッチングし
て、この低誘電率膜７の表面を第１の絶縁膜４の表面よ
り低くする。この時、本実施の形態３においては、この
低誘電率膜７の表面を第１の絶縁膜４の表面より低くす
る工程において、同時に、第１の絶縁膜４上に形成され
ている第４の絶縁膜１４を除去している。

【００５５】次に、図７（ｃ）に示すように、実施の形
態２の図５（ｄ）同様、例えばＣＶＤ法によりシリコン
窒化膜からなる第４の絶縁膜を第１及び第２の絶縁膜
４、７上に形成し、異方性エッチング又は研磨すること
により、第１の絶縁膜４上に形成された第４の絶縁膜を
除去して、低誘電率膜７表面のみに第４の絶縁膜１３を
残置せしめる。

【００５６】この工程以降の製造工程は、実施の形態２
と同様である。

【００５７】このように製造された半導体装置において
は、第１の絶縁膜に比べエッチング耐性の高い第４の絶
縁膜１３、１５を、下層配線６及び第１の絶縁膜４の側
面、並びに第２の絶縁膜７表面及び下面に形成すること
により、接続孔１０の側壁としての低誘電率膜７の露出
を防止できるという効果を有する。

【００５８】又、このように製造された半導体装置にお
いては、配線間の容量を低減することができ、そのため
高速動作が可能となるという効果を有する。

【００５９】又、本実施の形態３においては、第２の絶
縁膜７の下面においても第４の絶縁膜１５を形成してい
るので、低誘電率膜７の下層に存在する半導体基板１な
どに対して、第２の導電膜１６の形成時あるいはその後
の半導体製造工程の各種熱処理における低誘電率膜７か
らの水素又は炭化水素ガスの放出、拡散を防止でき、そ
のため、半導体基板１に形成されているＭＯＳトランジ
スタなどの半導体素子のホットキャリア特性の劣化など
を防止できるという効果を有する。

【００６０】又、本実施の形態３においては、低誘電率
膜７としてＰＰＳＱを用いているが、これに代えて、誘
電率が２〜３．５の典型的な他の低誘電率膜を用いても
良く、この場合においても上記の効果を有する。

【００６１】実施の形態４．図８はこの発明の実施の形
態４の半導体装置を示す要部断面図であり、図４にて示
した実施の形態２の半導体装置の構造に対し、第３の絶
縁膜８が形成されておらず、その代わりに、第３の絶縁
膜８の膜厚、例えば約３００ｎｍの厚さだけ第２の絶縁
膜である低誘電率膜７の膜厚が厚くなっている点、これ
に伴い、第１の絶縁膜４の膜厚も、例えば、約３００ｎ
ｍ厚くなっている点について相違するだけであり、その
他の点については上記実施の形態２と同様である。

【００６２】図９は本実施の形態４の半導体装置の製造
方法を工程順に示す要部断面図であり、図５にて示した
実施の形態２の半導体装置の製造方法に対し、以下に示
す点について相違するだけであり、その他の点について
は上記実施の形態２と同様である。

【００６３】本実施の形態４の半導体装置の製造方法に
おいては、実施の形態２の半導体装置の製造方法に対し
て、図５（ａ）〜（ｄ）にて示した工程において同様で
ある。但し、図９（ａ）（これは、図５（ｄ）に対応す
る工程を示す）において示すように、第２の絶縁膜であ
る低誘電率膜７の膜厚が約１０５０ｎｍとなっており、
第３の絶縁膜８の膜厚である、例えば約３００ｎｍの厚
さだけ厚くなっている。又、これに伴い、第１の絶縁膜
４の膜厚も約６００ｎｍとなっており、実施の形態２に
比べ、例えば約３００ｎｍ厚くなっている。

【００６４】次に、図９（ｂ）に示すように、第１及び
第４の絶縁膜４、１３上に、写真製版によりレジストマ
スク９を形成する。この時、レジストマスク９は接続孔
１０のパターンを備えているが、その開口径を下層配線
６の幅より広く設定しておく。その後、このレジストマ
スク９を用いたエッチングにより、第１の絶縁膜４をパ
ターニングし、下層配線６表面に開口する接続孔１０を
形成する。ここで、シリコン窒化膜からなるサイドウォ
ール１２、及び低誘電率膜７表面に形成されている第４
の絶縁膜１３はエッチングされない。

【００６５】なお、レジストマスク９は接続孔１０と同
じか、又は、それよりも小さい開口径のパターンを備え
たマスクであっても良いが、上記のように大きく設定し
ても、接続孔１０は下層配線６上の第２の絶縁膜４の存
在していた位置にのみ形成されるため、写真製版が容易
となるように、大きいサイズのパターンを備えたレジス
トマスク９を形成しておく方が好ましい。

【００６６】その後、実施の形態２と同様に、酸素プラ
ズマによるアッシング（灰化）により、上記レジストマ
スク９を除去し、例えばスパッタ法またはＣＶＤ法によ
り、Ａｌ合金またはＣｕ合金からなる第２の導電膜を、
接続孔１０の内部に埋め込むとともに、例えば約６００
ｎｍの膜厚となるように第３の絶縁膜８上に形成し、写
真製版およびエッチング法により、上記第２の導電膜を
パターニングして、上層配線１１を形成することによ
り、図６に示す半導体装置を得る。

【００６７】このように製造された半導体装置において
は、第３の絶縁膜８の製造工程を省略して、工程数を少
なくしているので、製造に要する時間を短縮でき、しか
も、下層配線６に対する低誘電率膜７の割合を増加して
いるので、さらに配線間の容量を低減することが可能に
なるという効果を有する。

【００６８】このように製造された半導体装置において
は、第１の絶縁膜に比べエッチング耐性の高い第４の絶
縁膜１２、１３を、下層配線６及び第１の絶縁膜４の側
面、並びに第２の絶縁膜７表面に形成することにより、
接続孔１０の側壁としての低誘電率膜７の露出を防止で
きるという効果を有する。

【００６９】又、このように製造された半導体装置にお
いては、配線間の容量を低減することができ、そのため
高速動作が可能となるという効果を有する。

【００７０】又、本実施の形態４においては、上記のよ
うに実施の形態２に示した半導体装置の構造を変形させ
ているが、実施の形態３に示した半導体装置の構造を変
形しても良く、この場合においては、第２の絶縁膜７の
下面においても第４の絶縁膜１５を形成することとなる
ので、低誘電率膜７の下層に存在する半導体基板１など
に対して、第２の導電膜１６の形成時等における低誘電
率膜７からの水素又は炭化水素ガスの放出、拡散を防止
でき、そのため、半導体基板１に形成されているＭＯＳ
トランジスタなどの半導体素子のホットキャリア特性の
劣化などを防止できるという効果を有する。

【００７１】又、本実施の形態４においては、低誘電率
膜７としてＰＰＳＱを用いているが、これに代えて、誘
電率が２〜３．５の典型的な他の低誘電率膜を用いても
良く、この場合においても上記の効果を有する。

【００７２】

【発明の効果】この発明に係る半導体装置は、半導体基
板上に形成された配線と、この配線上に積層された第１
の絶縁膜と、上記配線及び第１の絶縁膜の側面に隣接し
て上記半導体基板上に形成された、第１の絶縁膜より誘
電率が低い第２の絶縁膜と、上記配線表面に開口するよ
うに上記第１の絶縁膜に形成された接続孔と、上記接続
孔を介して上記配線に電気的に接続される電気的素子と
を具備しているので、上記配線を複数本形成した場合に
おいても、その配線間の容量を低減することができ、そ
のため高速な半導体装置を得ることができるという効果
を有する。

【００７３】この発明に係る半導体装置の製造方法は、
半導体基板上に第１の導電膜を形成する工程と、上記第
１の導電膜上に第１の絶縁膜を形成する工程と、上記第
１の絶縁膜をパターニングする工程と、上記パターニン
グされた第１の絶縁膜をマスクとして、上記第１の導電
膜をパターニングする工程と、上記半導体基板上に上記
第１の絶縁膜より誘電率が低い第２の絶縁膜を形成する
工程と、上記第１の絶縁膜上の第２の絶縁膜を除去する
工程と、上記第１の絶縁膜に上記第１の導電膜表面に開
口する接続孔を形成する工程と、上記接続孔内部に上記
第１の導電膜表面に接するように第２の導電膜を形成す
る工程とを含むので、上記配線を複数本形成した場合に
おいても、その配線間の容量を低減することができ、そ
のため高速な半導体装置を得ることができるという効果
を有する。

【００７４】又、半導体基板上に第１の導電膜を形成す
る工程と、上記第１の導電膜上に第１の絶縁膜を形成す
る工程と、上記第１の絶縁膜をパターニングする工程
と、上記パターニングされた第１の絶縁膜をマスクとし
て、上記第１の導電膜をパターニングする工程と、上記
半導体基板上に上記第１の絶縁膜より誘電率が低い第２
の絶縁膜を形成する工程と、上記第１の絶縁膜上の第２
の絶縁膜を除去する工程と、上記第１及び第２の絶縁膜
上に当該第２の絶縁膜より高い誘電率を有する第３の絶
縁膜を形成する工程と、上記第１及び第３の絶縁膜に上
記第１の導電膜表面に開口する接続孔を形成する工程
と、上記接続孔内部に上記第１の導電膜表面に接するよ
うに第２の導電膜を形成する工程とを含むので、上記配
線を複数本形成した場合においても、その配線間の容量
を低減することができ、そのため高速な半導体装置を得
ることができるという効果を有する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１を示す要部断面図。

【図２】 この発明の実施の形態１を工程順に示す要部
断面図。

【図３】 レジストマスク形成時において重ね合わせに
ずれが生じた場合の、この発明の実施の形態１の１工程
における要部断面図。

【図４】 この発明の実施の形態２を示す要部断面図。

【図５】 この発明の実施の形態２を工程順に示す要部
断面図。

【図６】 この発明の実施の形態３を示す要部断面図。

【図７】 この発明の実施の形態３を工程順に示す要部
断面図。

【図８】 この発明の実施の形態４を示す要部断面図。

【図９】 この発明の実施の形態４を工程順に示す要部
断面図。

【図１０】 従来の半導体装置を示す要部断面図。

【図１１】 従来の半導体装置を示す要部断面図。

【符号の説明】

１ 半導体基板、 ３ 第１の導電膜、 ４ 第１の絶
縁膜、６ 配線、 ７ 第２の絶縁膜、 ８ 第３の絶
縁膜、１０ 接続孔、 １１ 電気的素子、１２ 第４
の絶縁膜からなるサイドウォール、１３ 第２の絶縁膜
表面に形成された第４の絶縁膜、１４ 半導体基板上に
形成された第４の絶縁膜、１５ 配線及び第１の絶縁膜
の側面、並びに、第２の絶縁膜の下面に形成された第４
の絶縁膜、１６ 第２の導電膜。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された配線と、 この配線上に積層された第１の絶縁膜と、 上記配線及び第１の絶縁膜の側面に隣接して上記半導体
   基板上に形成された、第１の絶縁膜より誘電率が低い第
   ２の絶縁膜と、 上記配線表面に開口するように上記第１の絶縁膜に形成
   された接続孔と、 上記接続孔を介して上記配線に電気的に接続される電気
   的素子とを備えた半導体装置。
2. 【請求項２】 第１及び第２の絶縁膜上に形成された、
   第２の絶縁膜より高い誘電率を有する第３の絶縁膜を備
   えるとともに、接続孔が上記第３の絶縁膜を貫通してい
   ることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 第１の絶縁膜に比べエッチング耐性の高
   い第４の絶縁膜が、配線及び第１の絶縁膜の側面、並び
   に第２の絶縁膜表面に形成されていることを特徴とする
   請求項１又は請求項２記載の半導体装置。
4. 【請求項４】 エッチング耐性は接続孔形成時のエッチ
   ングに対する耐性であることを特徴とする請求項３記載
   の半導体装置。
5. 【請求項５】 第４の絶縁膜が第２の絶縁膜の下面にも
   形成されていることを特徴とする請求項３又は請求項４
   記載の半導体装置。
6. 【請求項６】 半導体基板上に第１の導電膜を形成する
   工程と、 上記第１の導電膜上に第１の絶縁膜を形成する工程と、 上記第１の絶縁膜をパターニングする工程と、 上記パターニングされた第１の絶縁膜をマスクとして、
   上記第１の導電膜をパターニングする工程と、 上記半導体基板上に上記第１の絶縁膜より誘電率が低い
   第２の絶縁膜を形成する工程と、 上記第１の絶縁膜上の第２の絶縁膜を除去する工程と、 上記第１の絶縁膜に上記第１の導電膜表面に開口する接
   続孔を形成する工程と、 上記接続孔内部に上記第１の導電膜表面に接するように
   第２の導電膜を形成する工程とを含む半導体装置の製造
   方法。
7. 【請求項７】 半導体基板上に第１の導電膜を形成する
   工程と、 上記第１の導電膜上に第１の絶縁膜を形成する工程と、 上記第１の絶縁膜をパターニングする工程と、 上記パターニングされた第１の絶縁膜をマスクとして、
   上記第１の導電膜をパターニングする工程と、 上記半導体基板上に上記第１の絶縁膜より誘電率が低い
   第２の絶縁膜を形成する工程と、 上記第１の絶縁膜上の第２の絶縁膜を除去する工程と、 上記第１及び第２の絶縁膜上に当該第１の絶縁膜とほぼ
   同じ誘電率を有する第３の絶縁膜を形成する工程と、 上記第１及び第３の絶縁膜に上記第１の導電膜表面に開
   口する接続孔を形成する工程と、 上記接続孔内部に上記第１の導電膜表面に接するように
   第２の導電膜を形成する工程とを含む半導体装置の製造
   方法。
8. 【請求項８】 第１の絶縁膜上の第２の絶縁膜を除去す
   る工程は、第２の絶縁膜を研磨法により平坦化する工程
   と、上記平坦化された第２の絶縁膜を第１の絶縁膜表面
   が露出するまで除去する工程とを含むことを特徴とする
   請求項６又は請求項７記載の半導体装置の製造方法。
9. 【請求項９】 第２の絶縁膜表面は第１の絶縁膜表面よ
   り低くなるまで除去されることを特徴とする請求項８記
   載の半導体装置の製造方法。
10. 【請求項１０】 第１の導電膜をパターニングした後第
    １の絶縁膜に比べエッチング耐性の高い第４の絶縁膜を
    半導体基板上に形成する工程と、 第１の絶縁膜に比べエッチング耐性の高い第４の絶縁膜
    を第１及び第２の絶縁膜上に形成する工程と、 上記第１の絶縁膜上に形成された第４の絶縁膜を異方性
    エッチング又は研磨により除去する工程とを含む請求項
    ９記載の半導体装置の製造方法。
11. 【請求項１１】 半導体基板上に形成された第４の絶縁
    膜を異方性エッチングして、第１の導電膜及び上記第１
    の絶縁膜の側面にサイドウォールを形成する工程を含む
    請求項１０記載の半導体装置の製造方法。