JPH04352455A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH04352455A JPH04352455A JP15371691A JP15371691A JPH04352455A JP H04352455 A JPH04352455 A JP H04352455A JP 15371691 A JP15371691 A JP 15371691A JP 15371691 A JP15371691 A JP 15371691A JP H04352455 A JPH04352455 A JP H04352455A
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- Japan
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- wiring
- film
- forming
- oxide film
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- Pending
Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、コンタクト形成位置
の下層配線に対する合わせ余裕を大きくとることができ
るようにした半導体素子の製造方法に関するものである
。
の下層配線に対する合わせ余裕を大きくとることができ
るようにした半導体素子の製造方法に関するものである
。
【０００２】
【従来の技術】最近、半導体素子の高密度化・多層化が
進み、下層配線の狭い間隙にコンタクトを形成する必要
が生じている。
進み、下層配線の狭い間隙にコンタクトを形成する必要
が生じている。
【０００３】図３は従来のコンタクト形成方法を説明す
るための工程断面図である。まず、図３（ａ）に示すよ
うに、シリコン基板１０１上に絶縁膜１０２を生成し、
その上に下層配線層１０３を形成した後、その上に絶縁
膜１０４を形成する。
るための工程断面図である。まず、図３（ａ）に示すよ
うに、シリコン基板１０１上に絶縁膜１０２を生成し、
その上に下層配線層１０３を形成した後、その上に絶縁
膜１０４を形成する。
【０００４】この二つの下層配線１０３の間にコンタク
トを形成する場合を考えると、従来の方法は、図３（ｂ
）に示すように、絶縁膜１０４の上面に全体にレジスト
１０５を塗布した後、コンタクトを形成したい場所に、
ホトリソ技術とエッチング技術を用いて、コンタクトホ
ール１０６を形成するようにしている。
トを形成する場合を考えると、従来の方法は、図３（ｂ
）に示すように、絶縁膜１０４の上面に全体にレジスト
１０５を塗布した後、コンタクトを形成したい場所に、
ホトリソ技術とエッチング技術を用いて、コンタクトホ
ール１０６を形成するようにしている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
コンタクト形成方法では、下層配線１０３の間隔が狭く
なると、下層配線１０３とコンタクトホール１０６の間
の合わせ余裕１０７が小さくなるという問題点があった
。
コンタクト形成方法では、下層配線１０３の間隔が狭く
なると、下層配線１０３とコンタクトホール１０６の間
の合わせ余裕１０７が小さくなるという問題点があった
。
【０００６】この発明は前記従来技術が持っている問題
点のうち、コンタクト形成位置の合わせ余裕が小さくな
るという問題点について解決した半導体素子の製造方法
を提供するものである。
点のうち、コンタクト形成位置の合わせ余裕が小さくな
るという問題点について解決した半導体素子の製造方法
を提供するものである。
【０００７】
【課題を解決するための手段】この発明は前記問題点を
解決するために、半導体素子の製造方法において、基板
上に第１の導電層を形成する工程と、前記第１の導電層
上に第１の絶縁層を形成する工程と、前記第１の絶縁層
上に第２の導電層を形成し、パターン化することにより
配線を形成する工程と、前記配線上に第２の絶縁層を形
成する工程と、前記第１の導電層に対応させて前記の配
線に接するか、あるいはオーバーラップさせてコンタク
トホールを形成する工程と、前記コンタクトホール内に
シリコン酸化膜を形成した後、異方性エッチングを行っ
て前記コンタクトホール側壁にサイドウォールを形成す
る工程とを導入したものである。
解決するために、半導体素子の製造方法において、基板
上に第１の導電層を形成する工程と、前記第１の導電層
上に第１の絶縁層を形成する工程と、前記第１の絶縁層
上に第２の導電層を形成し、パターン化することにより
配線を形成する工程と、前記配線上に第２の絶縁層を形
成する工程と、前記第１の導電層に対応させて前記の配
線に接するか、あるいはオーバーラップさせてコンタク
トホールを形成する工程と、前記コンタクトホール内に
シリコン酸化膜を形成した後、異方性エッチングを行っ
て前記コンタクトホール側壁にサイドウォールを形成す
る工程とを導入したものである。
【０００８】
【作用】この発明によれば、半導体素子の製造方法にお
いて、以上のような工程を導入したので、コンタクトホ
ールの形成後にコンタクトホール内にシリコン酸化膜を
形成して埋め込み、このシリコン酸化膜を異方性エッチ
ングすることにより、コンタクトホール側壁にサイドウ
ォールが形成され、このサイドウォールにより、下層の
配線とコンタクトホールの間の絶縁をとることができ、
したがって、前記問題点を除去できる。
いて、以上のような工程を導入したので、コンタクトホ
ールの形成後にコンタクトホール内にシリコン酸化膜を
形成して埋め込み、このシリコン酸化膜を異方性エッチ
ングすることにより、コンタクトホール側壁にサイドウ
ォールが形成され、このサイドウォールにより、下層の
配線とコンタクトホールの間の絶縁をとることができ、
したがって、前記問題点を除去できる。
【０００９】
【実施例】以下、この発明の半導体素子の製造方法の実
施例について図面に基づき説明する。図１（ａ）ないし
図１（ｄ）はその一実施例の前段の工程断面図であり、
図２（ａ）ないし図２（ｄ）はその後段の工程断面図で
ある。
施例について図面に基づき説明する。図１（ａ）ないし
図１（ｄ）はその一実施例の前段の工程断面図であり、
図２（ａ）ないし図２（ｄ）はその後段の工程断面図で
ある。
【００１０】まず、図１（ａ）に示すように、半導体基
板としてのシリコン基板１にリンをイオン注入し、熱処
理によりｎ＋ 拡散層２を形成する。
板としてのシリコン基板１にリンをイオン注入し、熱処
理によりｎ＋ 拡散層２を形成する。
【００１１】次に、図１（ｂ）に示すように、常圧ＣＶ
Ｄ法によりシリコン酸化膜３を１０００Å程度の厚さに
形成する。このシリコン酸化膜３の形成後、その上面に
減圧ＣＶＤ法により、多結晶シリコン膜４を１５００Å
程度の厚さに形成する。
Ｄ法によりシリコン酸化膜３を１０００Å程度の厚さに
形成する。このシリコン酸化膜３の形成後、その上面に
減圧ＣＶＤ法により、多結晶シリコン膜４を１５００Å
程度の厚さに形成する。
【００１２】その後、リンを含むガス中でウエハを熱処
理することにより、多結晶シリコン膜４の中にリンを拡
散させ、導電性を持たせる。
理することにより、多結晶シリコン膜４の中にリンを拡
散させ、導電性を持たせる。
【００１３】次に、ホトリソ技術およびエッチング技術
を用いて、図１（ｃ）に示すように、多結晶シリコン膜
４のパターニングを行ない、下層の配線５を形成する。
を用いて、図１（ｃ）に示すように、多結晶シリコン膜
４のパターニングを行ない、下層の配線５を形成する。
【００１４】次に、図１（ｄ）に示すように、全面に常
圧ＣＶＤ法により不純物（ボロンとリン）を含むシリコ
ン酸化膜６を４０００Å程度の厚さに形成し、その後、
Ｎ２ 雰囲気、９００℃で熱処理して、このシリコン酸
化膜６の表面を平坦化する。
圧ＣＶＤ法により不純物（ボロンとリン）を含むシリコ
ン酸化膜６を４０００Å程度の厚さに形成し、その後、
Ｎ２ 雰囲気、９００℃で熱処理して、このシリコン酸
化膜６の表面を平坦化する。
【００１５】次に、ホトリソ技術とエッチング技術を用
いて、この実施例の後段の工程断面図としての図２（ａ
）に示すように、シリコン酸化膜６にコンタクトホール
７を形成する。このとき、下層の配線５が露出するよう
な大きなコンタクトホール７を形成してもかまわない。
いて、この実施例の後段の工程断面図としての図２（ａ
）に示すように、シリコン酸化膜６にコンタクトホール
７を形成する。このとき、下層の配線５が露出するよう
な大きなコンタクトホール７を形成してもかまわない。
【００１６】次に、常圧ＣＶＤ法により、図２（ｂ）に
示すように、シリコン酸化膜８を３０００Å程度の厚さ
に形成することにより、コンタクトホール７を埋め込む
。
示すように、シリコン酸化膜８を３０００Å程度の厚さ
に形成することにより、コンタクトホール７を埋め込む
。
【００１７】次に、図２（ｃ）に示すように、シリコン
酸化膜８に異方性エッチングを行なって、コンタクトホ
ール側壁に、サイドウォール９を形成する。
酸化膜８に異方性エッチングを行なって、コンタクトホ
ール側壁に、サイドウォール９を形成する。
【００１８】次に、ウエハ全面にスパッタリング法によ
りＡｌ−Ｓｉ膜（Ｓｉ含有率１％）１０を０．７μｍ程
度の厚さで堆積する。
りＡｌ−Ｓｉ膜（Ｓｉ含有率１％）１０を０．７μｍ程
度の厚さで堆積する。
【００１９】次に、通常のホトリソ技術とエッチング技
術を用いて、Ａｌ−Ｓｉ膜１０の配線のパターニングを
行なう。かくして、この上層の配線としてのＡｌ−Ｓｉ
膜１０の配線とｎ＋ 拡散層２が電気的に接続され、し
かもサイドウォール９により、下層の配線５とコンタク
トホール７との間、すなわち、下層の配線５とＡｌ−Ｓ
ｉ膜１０による上層の配線との間を絶縁することができ
る。尚、本発明は上記実施例に限られるものではなく、
配線層が３つ以上あるものに好適に適用し得るのであり
、又該配線層の材質には特に制限はない。
術を用いて、Ａｌ−Ｓｉ膜１０の配線のパターニングを
行なう。かくして、この上層の配線としてのＡｌ−Ｓｉ
膜１０の配線とｎ＋ 拡散層２が電気的に接続され、し
かもサイドウォール９により、下層の配線５とコンタク
トホール７との間、すなわち、下層の配線５とＡｌ−Ｓ
ｉ膜１０による上層の配線との間を絶縁することができ
る。尚、本発明は上記実施例に限られるものではなく、
配線層が３つ以上あるものに好適に適用し得るのであり
、又該配線層の材質には特に制限はない。
【００２０】
【発明の効果】以上、詳細に説明したように、シリコン
酸化膜にコンタクトホールを形成し、シリコン酸化膜で
コンタクトホールを埋め込んだ後に、異方性エッチング
してサイドウォールをコンタクトホールの側壁に形成す
るようにしたので、下層の配線と上層の配線との間の絶
縁をサイドウォールでとることができ、コンタクトホー
ル形成の位置の合わせ余裕が大きくとれるので、高密度
化した半導体素子のコンタクトホール形成が容易になる
。
酸化膜にコンタクトホールを形成し、シリコン酸化膜で
コンタクトホールを埋め込んだ後に、異方性エッチング
してサイドウォールをコンタクトホールの側壁に形成す
るようにしたので、下層の配線と上層の配線との間の絶
縁をサイドウォールでとることができ、コンタクトホー
ル形成の位置の合わせ余裕が大きくとれるので、高密度
化した半導体素子のコンタクトホール形成が容易になる
。
【図１】この発明の半導体素子の製造方法の一実施例の
前段の工程断面図。
前段の工程断面図。
【図２】この発明の半導体素子の製造方法の一実施例の
後段の工程断面図。
後段の工程断面図。
【図３】従来のコンタクトホールの形成方法の工程断面
図。
図。
１ シリコン基板
２ ｎ＋ 拡散層
３，６，８ シリコン酸化膜
４ 多結晶シリコン膜
５ 下層の配線
７ コンタクトホール
９ サイドウォール
１０ Ａｌ−Ｓｉ膜
Claims (1)
- 【請求項１】 （ａ）基板上に第１の導電層を形成す
る工程と、（ｂ）前記第１の導電層上に第１の絶縁層を
形成する工程と、（ｃ）前記第１の絶縁層上に第２の導
電層を形成し、パターン化することにより配線を形成す
る工程と、（ｄ）前記配線上に第２の絶縁層を形成する
工程と、（ｅ）前記第１の導電層に対応させて前記の配
線に接するか、あるいはオーバーラップさせてコンタク
トホールを形成する工程と、（ｆ）前記コンタクトホー
ル内にシリコン酸化膜を形成した後、異方性エッチング
を行って前記コンタクトホール側壁にサイドウォールを
形成する工程とを含むことを特徴とする半導体素子の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15371691A JPH04352455A (ja) | 1991-05-30 | 1991-05-30 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15371691A JPH04352455A (ja) | 1991-05-30 | 1991-05-30 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352455A true JPH04352455A (ja) | 1992-12-07 |
Family
ID=15568544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15371691A Pending JPH04352455A (ja) | 1991-05-30 | 1991-05-30 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10509285A (ja) * | 1995-09-14 | 1998-09-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 縮小したフィーチャーサイズのためのダマスクプロセス |
-
1991
- 1991-05-30 JP JP15371691A patent/JPH04352455A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10509285A (ja) * | 1995-09-14 | 1998-09-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 縮小したフィーチャーサイズのためのダマスクプロセス |
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