JPH04352455A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH04352455A JPH04352455A JP15371691A JP15371691A JPH04352455A JP H04352455 A JPH04352455 A JP H04352455A JP 15371691 A JP15371691 A JP 15371691A JP 15371691 A JP15371691 A JP 15371691A JP H04352455 A JPH04352455 A JP H04352455A
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- Japan
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- wiring
- film
- forming
- oxide film
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- Pending
Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、コンタクト形成位置
の下層配線に対する合わせ余裕を大きくとることができ
るようにした半導体素子の製造方法に関するものである
。
の下層配線に対する合わせ余裕を大きくとることができ
るようにした半導体素子の製造方法に関するものである
。
【0002】
【従来の技術】最近、半導体素子の高密度化・多層化が
進み、下層配線の狭い間隙にコンタクトを形成する必要
が生じている。
進み、下層配線の狭い間隙にコンタクトを形成する必要
が生じている。
【0003】図3は従来のコンタクト形成方法を説明す
るための工程断面図である。まず、図3(a)に示すよ
うに、シリコン基板101上に絶縁膜102を生成し、
その上に下層配線層103を形成した後、その上に絶縁
膜104を形成する。
るための工程断面図である。まず、図3(a)に示すよ
うに、シリコン基板101上に絶縁膜102を生成し、
その上に下層配線層103を形成した後、その上に絶縁
膜104を形成する。
【0004】この二つの下層配線103の間にコンタク
トを形成する場合を考えると、従来の方法は、図3(b
)に示すように、絶縁膜104の上面に全体にレジスト
105を塗布した後、コンタクトを形成したい場所に、
ホトリソ技術とエッチング技術を用いて、コンタクトホ
ール106を形成するようにしている。
トを形成する場合を考えると、従来の方法は、図3(b
)に示すように、絶縁膜104の上面に全体にレジスト
105を塗布した後、コンタクトを形成したい場所に、
ホトリソ技術とエッチング技術を用いて、コンタクトホ
ール106を形成するようにしている。
【0005】
【発明が解決しようとする課題】しかしながら、上記の
コンタクト形成方法では、下層配線103の間隔が狭く
なると、下層配線103とコンタクトホール106の間
の合わせ余裕107が小さくなるという問題点があった
。
コンタクト形成方法では、下層配線103の間隔が狭く
なると、下層配線103とコンタクトホール106の間
の合わせ余裕107が小さくなるという問題点があった
。
【0006】この発明は前記従来技術が持っている問題
点のうち、コンタクト形成位置の合わせ余裕が小さくな
るという問題点について解決した半導体素子の製造方法
を提供するものである。
点のうち、コンタクト形成位置の合わせ余裕が小さくな
るという問題点について解決した半導体素子の製造方法
を提供するものである。
【0007】
【課題を解決するための手段】この発明は前記問題点を
解決するために、半導体素子の製造方法において、基板
上に第1の導電層を形成する工程と、前記第1の導電層
上に第1の絶縁層を形成する工程と、前記第1の絶縁層
上に第2の導電層を形成し、パターン化することにより
配線を形成する工程と、前記配線上に第2の絶縁層を形
成する工程と、前記第1の導電層に対応させて前記の配
線に接するか、あるいはオーバーラップさせてコンタク
トホールを形成する工程と、前記コンタクトホール内に
シリコン酸化膜を形成した後、異方性エッチングを行っ
て前記コンタクトホール側壁にサイドウォールを形成す
る工程とを導入したものである。
解決するために、半導体素子の製造方法において、基板
上に第1の導電層を形成する工程と、前記第1の導電層
上に第1の絶縁層を形成する工程と、前記第1の絶縁層
上に第2の導電層を形成し、パターン化することにより
配線を形成する工程と、前記配線上に第2の絶縁層を形
成する工程と、前記第1の導電層に対応させて前記の配
線に接するか、あるいはオーバーラップさせてコンタク
トホールを形成する工程と、前記コンタクトホール内に
シリコン酸化膜を形成した後、異方性エッチングを行っ
て前記コンタクトホール側壁にサイドウォールを形成す
る工程とを導入したものである。
【0008】
【作用】この発明によれば、半導体素子の製造方法にお
いて、以上のような工程を導入したので、コンタクトホ
ールの形成後にコンタクトホール内にシリコン酸化膜を
形成して埋め込み、このシリコン酸化膜を異方性エッチ
ングすることにより、コンタクトホール側壁にサイドウ
ォールが形成され、このサイドウォールにより、下層の
配線とコンタクトホールの間の絶縁をとることができ、
したがって、前記問題点を除去できる。
いて、以上のような工程を導入したので、コンタクトホ
ールの形成後にコンタクトホール内にシリコン酸化膜を
形成して埋め込み、このシリコン酸化膜を異方性エッチ
ングすることにより、コンタクトホール側壁にサイドウ
ォールが形成され、このサイドウォールにより、下層の
配線とコンタクトホールの間の絶縁をとることができ、
したがって、前記問題点を除去できる。
【0009】
【実施例】以下、この発明の半導体素子の製造方法の実
施例について図面に基づき説明する。図1(a)ないし
図1(d)はその一実施例の前段の工程断面図であり、
図2(a)ないし図2(d)はその後段の工程断面図で
ある。
施例について図面に基づき説明する。図1(a)ないし
図1(d)はその一実施例の前段の工程断面図であり、
図2(a)ないし図2(d)はその後段の工程断面図で
ある。
【0010】まず、図1(a)に示すように、半導体基
板としてのシリコン基板1にリンをイオン注入し、熱処
理によりn+ 拡散層2を形成する。
板としてのシリコン基板1にリンをイオン注入し、熱処
理によりn+ 拡散層2を形成する。
【0011】次に、図1(b)に示すように、常圧CV
D法によりシリコン酸化膜3を1000Å程度の厚さに
形成する。このシリコン酸化膜3の形成後、その上面に
減圧CVD法により、多結晶シリコン膜4を1500Å
程度の厚さに形成する。
D法によりシリコン酸化膜3を1000Å程度の厚さに
形成する。このシリコン酸化膜3の形成後、その上面に
減圧CVD法により、多結晶シリコン膜4を1500Å
程度の厚さに形成する。
【0012】その後、リンを含むガス中でウエハを熱処
理することにより、多結晶シリコン膜4の中にリンを拡
散させ、導電性を持たせる。
理することにより、多結晶シリコン膜4の中にリンを拡
散させ、導電性を持たせる。
【0013】次に、ホトリソ技術およびエッチング技術
を用いて、図1(c)に示すように、多結晶シリコン膜
4のパターニングを行ない、下層の配線5を形成する。
を用いて、図1(c)に示すように、多結晶シリコン膜
4のパターニングを行ない、下層の配線5を形成する。
【0014】次に、図1(d)に示すように、全面に常
圧CVD法により不純物(ボロンとリン)を含むシリコ
ン酸化膜6を4000Å程度の厚さに形成し、その後、
N2 雰囲気、900℃で熱処理して、このシリコン酸
化膜6の表面を平坦化する。
圧CVD法により不純物(ボロンとリン)を含むシリコ
ン酸化膜6を4000Å程度の厚さに形成し、その後、
N2 雰囲気、900℃で熱処理して、このシリコン酸
化膜6の表面を平坦化する。
【0015】次に、ホトリソ技術とエッチング技術を用
いて、この実施例の後段の工程断面図としての図2(a
)に示すように、シリコン酸化膜6にコンタクトホール
7を形成する。このとき、下層の配線5が露出するよう
な大きなコンタクトホール7を形成してもかまわない。
いて、この実施例の後段の工程断面図としての図2(a
)に示すように、シリコン酸化膜6にコンタクトホール
7を形成する。このとき、下層の配線5が露出するよう
な大きなコンタクトホール7を形成してもかまわない。
【0016】次に、常圧CVD法により、図2(b)に
示すように、シリコン酸化膜8を3000Å程度の厚さ
に形成することにより、コンタクトホール7を埋め込む
。
示すように、シリコン酸化膜8を3000Å程度の厚さ
に形成することにより、コンタクトホール7を埋め込む
。
【0017】次に、図2(c)に示すように、シリコン
酸化膜8に異方性エッチングを行なって、コンタクトホ
ール側壁に、サイドウォール9を形成する。
酸化膜8に異方性エッチングを行なって、コンタクトホ
ール側壁に、サイドウォール9を形成する。
【0018】次に、ウエハ全面にスパッタリング法によ
りAl−Si膜(Si含有率1%)10を0.7μm程
度の厚さで堆積する。
りAl−Si膜(Si含有率1%)10を0.7μm程
度の厚さで堆積する。
【0019】次に、通常のホトリソ技術とエッチング技
術を用いて、Al−Si膜10の配線のパターニングを
行なう。かくして、この上層の配線としてのAl−Si
膜10の配線とn+ 拡散層2が電気的に接続され、し
かもサイドウォール9により、下層の配線5とコンタク
トホール7との間、すなわち、下層の配線5とAl−S
i膜10による上層の配線との間を絶縁することができ
る。尚、本発明は上記実施例に限られるものではなく、
配線層が3つ以上あるものに好適に適用し得るのであり
、又該配線層の材質には特に制限はない。
術を用いて、Al−Si膜10の配線のパターニングを
行なう。かくして、この上層の配線としてのAl−Si
膜10の配線とn+ 拡散層2が電気的に接続され、し
かもサイドウォール9により、下層の配線5とコンタク
トホール7との間、すなわち、下層の配線5とAl−S
i膜10による上層の配線との間を絶縁することができ
る。尚、本発明は上記実施例に限られるものではなく、
配線層が3つ以上あるものに好適に適用し得るのであり
、又該配線層の材質には特に制限はない。
【0020】
【発明の効果】以上、詳細に説明したように、シリコン
酸化膜にコンタクトホールを形成し、シリコン酸化膜で
コンタクトホールを埋め込んだ後に、異方性エッチング
してサイドウォールをコンタクトホールの側壁に形成す
るようにしたので、下層の配線と上層の配線との間の絶
縁をサイドウォールでとることができ、コンタクトホー
ル形成の位置の合わせ余裕が大きくとれるので、高密度
化した半導体素子のコンタクトホール形成が容易になる
。
酸化膜にコンタクトホールを形成し、シリコン酸化膜で
コンタクトホールを埋め込んだ後に、異方性エッチング
してサイドウォールをコンタクトホールの側壁に形成す
るようにしたので、下層の配線と上層の配線との間の絶
縁をサイドウォールでとることができ、コンタクトホー
ル形成の位置の合わせ余裕が大きくとれるので、高密度
化した半導体素子のコンタクトホール形成が容易になる
。
【図1】この発明の半導体素子の製造方法の一実施例の
前段の工程断面図。
前段の工程断面図。
【図2】この発明の半導体素子の製造方法の一実施例の
後段の工程断面図。
後段の工程断面図。
【図3】従来のコンタクトホールの形成方法の工程断面
図。
図。
1 シリコン基板
2 n+ 拡散層
3,6,8 シリコン酸化膜
4 多結晶シリコン膜
5 下層の配線
7 コンタクトホール
9 サイドウォール
10 Al−Si膜
Claims (1)
- 【請求項1】 (a)基板上に第1の導電層を形成す
る工程と、(b)前記第1の導電層上に第1の絶縁層を
形成する工程と、(c)前記第1の絶縁層上に第2の導
電層を形成し、パターン化することにより配線を形成す
る工程と、(d)前記配線上に第2の絶縁層を形成する
工程と、(e)前記第1の導電層に対応させて前記の配
線に接するか、あるいはオーバーラップさせてコンタク
トホールを形成する工程と、(f)前記コンタクトホー
ル内にシリコン酸化膜を形成した後、異方性エッチング
を行って前記コンタクトホール側壁にサイドウォールを
形成する工程とを含むことを特徴とする半導体素子の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15371691A JPH04352455A (ja) | 1991-05-30 | 1991-05-30 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15371691A JPH04352455A (ja) | 1991-05-30 | 1991-05-30 | 半導体素子の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04352455A true JPH04352455A (ja) | 1992-12-07 |
Family
ID=15568544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15371691A Pending JPH04352455A (ja) | 1991-05-30 | 1991-05-30 | 半導体素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04352455A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10509285A (ja) * | 1995-09-14 | 1998-09-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 縮小したフィーチャーサイズのためのダマスクプロセス |
-
1991
- 1991-05-30 JP JP15371691A patent/JPH04352455A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10509285A (ja) * | 1995-09-14 | 1998-09-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 縮小したフィーチャーサイズのためのダマスクプロセス |
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