JP2574910B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2574910B2 JP2574910B2 JP1340159A JP34015989A JP2574910B2 JP 2574910 B2 JP2574910 B2 JP 2574910B2 JP 1340159 A JP1340159 A JP 1340159A JP 34015989 A JP34015989 A JP 34015989A JP 2574910 B2 JP2574910 B2 JP 2574910B2
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- wiring
- film
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体装置の製造方法に関し、特には配線幅
0.8um以下の高集積半導体装置を高歩留まりで生産する
方法に関するものである。
0.8um以下の高集積半導体装置を高歩留まりで生産する
方法に関するものである。
＜従来の技術＞ 半導体基板の要部断面図を用いて従来技術及びその問
題点を説明する。
題点を説明する。
従来技術においては第３図a,bに示すように、拡散に
よって形成した第１下層配線21を有する半導体基板１に
第２下層配線22を形成した後、SiO2等の層間絶縁膜３を
堆積し、その後フォトリソグラフィ、エッチング等の処
理を施すことにより接続穴４が開口される。この接続穴
４を被って上層配線５が形成され、上層・下層間の配線
が電気的に接続される。
よって形成した第１下層配線21を有する半導体基板１に
第２下層配線22を形成した後、SiO2等の層間絶縁膜３を
堆積し、その後フォトリソグラフィ、エッチング等の処
理を施すことにより接続穴４が開口される。この接続穴
４を被って上層配線５が形成され、上層・下層間の配線
が電気的に接続される。
ここで特に上記上層配線５がAlのような金属材料から
なり、第１下層配線21が基板１に形成した拡散層からな
る場合、接続穴４が第１下層配線21である拡散層に対し
て位置ずれを起こした場合には、第４図に示すように点
Ｑにおいて金属配線５が基板１と短絡する可能性があ
る。しかしこのような短絡は、第５図に示すように、第
１下層配線21との接続のために接続穴部分に露出される
基板表面を、高濃度に不純物をドーピングした多結晶Si
膜６で被い、金属配線５と基板１との間に多結晶Si膜６
を挟むことにより防止することができる。すなわち接続
穴４に露出する拡散領域の端を高濃度に不純物ドーピン
グした多結晶Si膜６で覆うことにより、基板１と金属配
線５間の短絡を阻止している。これは多結晶Si膜６から
高濃度にドーピングされた不純物が基板側に拡散にする
ため、多結晶Si膜６は拡散領域の端に堆積しても短絡は
生じないことに起因する。
なり、第１下層配線21が基板１に形成した拡散層からな
る場合、接続穴４が第１下層配線21である拡散層に対し
て位置ずれを起こした場合には、第４図に示すように点
Ｑにおいて金属配線５が基板１と短絡する可能性があ
る。しかしこのような短絡は、第５図に示すように、第
１下層配線21との接続のために接続穴部分に露出される
基板表面を、高濃度に不純物をドーピングした多結晶Si
膜６で被い、金属配線５と基板１との間に多結晶Si膜６
を挟むことにより防止することができる。すなわち接続
穴４に露出する拡散領域の端を高濃度に不純物ドーピン
グした多結晶Si膜６で覆うことにより、基板１と金属配
線５間の短絡を阻止している。これは多結晶Si膜６から
高濃度にドーピングされた不純物が基板側に拡散にする
ため、多結晶Si膜６は拡散領域の端に堆積しても短絡は
生じないことに起因する。
＜発明が解決しようとする問題点＞ 上述のような多結晶Si膜６で接続穴４を覆う方法には
大きく２つの問題点がある。
大きく２つの問題点がある。
１） 接続穴間の距離を縮小できない。
例えば、接続穴部分において基板１を覆う役割を果し
ている多結晶Si膜６をエッチングにより加工する場合を
考える。多結晶Si膜６の加工後の形状を規定するフォト
レジストが、所定の位置からずれたために基板の一部が
露出した場合に、この状態で多結晶Si膜６のエッチング
を行なうと、基板もシリコンであるために第６図の点Ｒ
に示すように露出部分がエッチングされてしまう。この
ような基板のエッチングは接合リーク等の不良原因にな
る。このため多結晶Si膜６の接続穴４上における端は必
ず基板上の露出した領域から一定距離Ａ（0.1から0.3u
m）離れたところに位置しなければならない。
ている多結晶Si膜６をエッチングにより加工する場合を
考える。多結晶Si膜６の加工後の形状を規定するフォト
レジストが、所定の位置からずれたために基板の一部が
露出した場合に、この状態で多結晶Si膜６のエッチング
を行なうと、基板もシリコンであるために第６図の点Ｒ
に示すように露出部分がエッチングされてしまう。この
ような基板のエッチングは接合リーク等の不良原因にな
る。このため多結晶Si膜６の接続穴４上における端は必
ず基板上の露出した領域から一定距離Ａ（0.1から0.3u
m）離れたところに位置しなければならない。
一方多結晶Siパターン間の距離は投影露光機の解像度
で下限がきまる。従って接続穴間の最小距離は、投影露
光機の解像度（0.6um程度）に加えて上記距離Ａのほぼ
２倍（0.2から0.6um）の距離になる。いいかえれば、接
続穴間の距離Ｌを投影露光機の解像度（0.6um程度）ま
で近接させることは不可能である。
で下限がきまる。従って接続穴間の最小距離は、投影露
光機の解像度（0.6um程度）に加えて上記距離Ａのほぼ
２倍（0.2から0.6um）の距離になる。いいかえれば、接
続穴間の距離Ｌを投影露光機の解像度（0.6um程度）ま
で近接させることは不可能である。
２） 接続穴の自己整合的形成が困難である。
第７図に示すように第２下層配線22上に層間絶縁膜を
堆積し、接続穴が形成されるべき箇所を層間絶縁膜３の
膜厚に相当する厚さに及んでエッチングすることによ
り、第２下層配線22に対して自己整合的に基板表面に接
続穴が形成される。
堆積し、接続穴が形成されるべき箇所を層間絶縁膜３の
膜厚に相当する厚さに及んでエッチングすることによ
り、第２下層配線22に対して自己整合的に基板表面に接
続穴が形成される。
しかしながら基板１と接続すべき上層配線層５が複数
層存在する場合、基板上に層間絶縁膜と多結晶Si膜とを
第８図に示すように複数回堆積しなければならず、この
ように複数層を堆積した場合、下層配線上の層間絶縁膜
厚＜接続穴上の層間絶縁膜厚となり、特に接続穴上のス
ペースが絶縁膜で埋まり込み、自己整合的に接続穴を形
成することが不可能になる。
層存在する場合、基板上に層間絶縁膜と多結晶Si膜とを
第８図に示すように複数回堆積しなければならず、この
ように複数層を堆積した場合、下層配線上の層間絶縁膜
厚＜接続穴上の層間絶縁膜厚となり、特に接続穴上のス
ペースが絶縁膜で埋まり込み、自己整合的に接続穴を形
成することが不可能になる。
本発明は上記のような問題点に鑑みてなされたもの
で、半導体基板の拡散領域との接続を確実になすことが
できる接続穴を形成することができる半導体装置の製造
方法を提供する。
で、半導体基板の拡散領域との接続を確実になすことが
できる接続穴を形成することができる半導体装置の製造
方法を提供する。
＜問題点を解決するための手段＞ 本発明の半導体装置の製造方法は、半導体基板上の導
電膜から成る第２下層配線間に、上記半導体基板に形成
された拡散層から成る第１下層配線と上層配線とを接続
するための接続穴を有する半導体装置の製造方法におい
て、 上記第２下層配線間に第１下層配線が形成された半導体
基板全面に、SiO2からなる層間絶縁膜を堆積し、該層間
絶縁膜上にSiO2よりエッチング速度の遅い材料を堆積
し、上記接続穴に対応するように上記材料からなるダミ
ーパターンを形成し、その上に絶縁膜を堆積し、その
後、該絶縁膜をエッチバックし、上記ダミーパターン上
面の上記絶縁膜を全て除去し、次に上記ダミーパターン
をエッチングで除去し、さらに上記層間絶縁膜をエッチ
バックすることにより自己整合的に接続穴を形成するこ
とを特徴とする。
電膜から成る第２下層配線間に、上記半導体基板に形成
された拡散層から成る第１下層配線と上層配線とを接続
するための接続穴を有する半導体装置の製造方法におい
て、 上記第２下層配線間に第１下層配線が形成された半導体
基板全面に、SiO2からなる層間絶縁膜を堆積し、該層間
絶縁膜上にSiO2よりエッチング速度の遅い材料を堆積
し、上記接続穴に対応するように上記材料からなるダミ
ーパターンを形成し、その上に絶縁膜を堆積し、その
後、該絶縁膜をエッチバックし、上記ダミーパターン上
面の上記絶縁膜を全て除去し、次に上記ダミーパターン
をエッチングで除去し、さらに上記層間絶縁膜をエッチ
バックすることにより自己整合的に接続穴を形成するこ
とを特徴とする。
更には上記の工程で接続穴を形成した後、接続穴上を
被って、高濃度にドーピングした多結晶Si膜を堆積し、
エッチバックすることにより上層配線との接続穴にあら
かじめ多結晶Siの埋め込み層を形成して半導体基板の拡
散領域に接続された配線を形成して半導体装置を製造す
る。
被って、高濃度にドーピングした多結晶Si膜を堆積し、
エッチバックすることにより上層配線との接続穴にあら
かじめ多結晶Siの埋め込み層を形成して半導体基板の拡
散領域に接続された配線を形成して半導体装置を製造す
る。
＜作用＞ SiO2よりエッチング速度の遅い材料膜を堆積し、これ
をパターニングした後絶縁膜を形成して接続穴を形成す
ることにより、接続穴部分に確実に穴を形成することが
でき、また高不純物濃度の多結晶Siで接続穴を埋め込む
ことにより、半導体基板上に導体材料を堆積して形成し
た配線を、半導体基板に拡散等によって形成した配線と
電気的接続する際に、埋め込まれた多結晶Siによって半
導体基板の配線は確実に半導体基板上に引き出され、配
線の接続における信頼性を確保した装置ができる。
をパターニングした後絶縁膜を形成して接続穴を形成す
ることにより、接続穴部分に確実に穴を形成することが
でき、また高不純物濃度の多結晶Siで接続穴を埋め込む
ことにより、半導体基板上に導体材料を堆積して形成し
た配線を、半導体基板に拡散等によって形成した配線と
電気的接続する際に、埋め込まれた多結晶Siによって半
導体基板の配線は確実に半導体基板上に引き出され、配
線の接続における信頼性を確保した装置ができる。
＜実施例＞ 第１図ａにおいて、0.4um程度の熱酸化膜12で素子分
離された半導体基板11上に100Å程度の熱酸化によるゲ
ート絶縁膜13を形成し、このゲート絶縁膜13上に高濃度
にリンを拡散した3000Å程度の多結晶Si膜を用いてMOS
トランジスタのゲート配線及び第２下層配線14を形成す
る。この配線14の上面及び側面部には、SiO2からなるス
ペーサ15,16が形成され、このスペーサ15,16をマスクに
拡散により基板11に第１下層配線17が形成される。上記
スペーサ15,16はCVD法でSiO2堆積後、RIE等の異方性エ
ッチングによって形成され、スペーサ15,16で被われた
配線上に更にCVD法により0.2um程度の層間絶縁のための
薄いSiO2膜18が堆積される。
離された半導体基板11上に100Å程度の熱酸化によるゲ
ート絶縁膜13を形成し、このゲート絶縁膜13上に高濃度
にリンを拡散した3000Å程度の多結晶Si膜を用いてMOS
トランジスタのゲート配線及び第２下層配線14を形成す
る。この配線14の上面及び側面部には、SiO2からなるス
ペーサ15,16が形成され、このスペーサ15,16をマスクに
拡散により基板11に第１下層配線17が形成される。上記
スペーサ15,16はCVD法でSiO2堆積後、RIE等の異方性エ
ッチングによって形成され、スペーサ15,16で被われた
配線上に更にCVD法により0.2um程度の層間絶縁のための
薄いSiO2膜18が堆積される。
次に第１図ｂに示すように上記SiO2膜18を被って基板
上に0.5um程度にSiO2よりもエッチング速度の遅い多結
晶Si膜19を堆積し、投影露光により形成したフォトレジ
ストパターンを用いて上記多結晶Si膜19をRIE等の異方
性エッチング法でエッチングし、接続穴が必要となる部
分Ｘにダミーパターンを形成する。本工程において接続
穴を必要としない配線間の領域は、図中Ｙで示すように
絶縁膜18が残される。
上に0.5um程度にSiO2よりもエッチング速度の遅い多結
晶Si膜19を堆積し、投影露光により形成したフォトレジ
ストパターンを用いて上記多結晶Si膜19をRIE等の異方
性エッチング法でエッチングし、接続穴が必要となる部
分Ｘにダミーパターンを形成する。本工程において接続
穴を必要としない配線間の領域は、図中Ｙで示すように
絶縁膜18が残される。
その後CVD法で0.1um程度に薄いSiO2膜20を堆積し、こ
の薄いSiO2膜20の膜厚程度RIE等の異方性エッチング法
で基板表面を第１図ｃのようにエッチバックする。引続
き、露出した多結晶Si膜19をプラズマエッチング等の等
方性エッチング法で除去する（第１図ｄ）。さらに基板
表面を被う上記SiO2膜18に対してその膜厚相当分の厚さ
に及んでRIE等の異方性エッチング法でエッチバックす
る。この処理で、穴形成を必要としない領域Ｙでの絶縁
膜をほとんど損なうことなく上層配線との接続穴が形成
されるべき箇所Ｘにおいて基板11が露出し、拡散領域17
に対して自己整合的に接続穴が形成される。
の薄いSiO2膜20の膜厚程度RIE等の異方性エッチング法
で基板表面を第１図ｃのようにエッチバックする。引続
き、露出した多結晶Si膜19をプラズマエッチング等の等
方性エッチング法で除去する（第１図ｄ）。さらに基板
表面を被う上記SiO2膜18に対してその膜厚相当分の厚さ
に及んでRIE等の異方性エッチング法でエッチバックす
る。この処理で、穴形成を必要としない領域Ｙでの絶縁
膜をほとんど損なうことなく上層配線との接続穴が形成
されるべき箇所Ｘにおいて基板11が露出し、拡散領域17
に対して自己整合的に接続穴が形成される。
その後、0.4um程度の膜厚の高濃度にリンをドーピン
グした多結晶Si膜21をCVD法で第１図ｅに示すように堆
積し、この多結晶Si膜21の膜厚程度に及んでRIE等の異
方性エッチング法でエッチバックし、第１図ｆに示すよ
うに接続穴を埋め込む多結晶Si膜21を形成する。エッチ
バック後、0.2um程度のSiO2膜22をCVD法で基板表面上に
形成する。
グした多結晶Si膜21をCVD法で第１図ｅに示すように堆
積し、この多結晶Si膜21の膜厚程度に及んでRIE等の異
方性エッチング法でエッチバックし、第１図ｆに示すよ
うに接続穴を埋め込む多結晶Si膜21を形成する。エッチ
バック後、0.2um程度のSiO2膜22をCVD法で基板表面上に
形成する。
上記工程により自己整合的に拡散領域上の接続穴を覆
う多結晶Si埋め込み層21が形成される。複数層の上層配
線と基板との接続穴が形成される箇所すべてに多結晶Si
膜21のパターンを同時に形成することにより、すべての
接続穴において第２下層配線に対して自己整合的に多結
晶Siの埋め込み層が形成される。この埋め込み層21の基
板側の基板表面の拡散領域17と直接接触し、電気的接続
が達成される。
う多結晶Si埋め込み層21が形成される。複数層の上層配
線と基板との接続穴が形成される箇所すべてに多結晶Si
膜21のパターンを同時に形成することにより、すべての
接続穴において第２下層配線に対して自己整合的に多結
晶Siの埋め込み層が形成される。この埋め込み層21の基
板側の基板表面の拡散領域17と直接接触し、電気的接続
が達成される。
上記埋め込み層21が形成された後、半導体基板上にメ
モリセルを構成するに必要なキャパシタ及びビット線が
多層配線構造をなして形成された半導体装置が、第２図
の断面図に示すように形成される。
モリセルを構成するに必要なキャパシタ及びビット線が
多層配線構造をなして形成された半導体装置が、第２図
の断面図に示すように形成される。
即ちまずキャパシタを形成するために、キャパシタと
接続すべき埋め込み層20bを被う部分の薄いCVDSiO2膜22
を除去し、この除去部分において埋め込み層21bに接続
されたキャパシタ下部電極31を形成する。次にこの下部
電極31を被ってキャパシタ絶縁膜32を形成し、更にキャ
パシタ上部電極33を堆積させる。
接続すべき埋め込み層20bを被う部分の薄いCVDSiO2膜22
を除去し、この除去部分において埋め込み層21bに接続
されたキャパシタ下部電極31を形成する。次にこの下部
電極31を被ってキャパシタ絶縁膜32を形成し、更にキャ
パシタ上部電極33を堆積させる。
上記堆積工程によってメモリセルキャパシタ要素が形
成された上記半導体基板は表面に絶縁材料が層間絶縁膜
34として形成され、この絶縁膜34介してビット線36が形
成される。このビット線36は例えば多結晶Si配線36a及
び高融点金属36bの多層導体からなり、半導体基板に形
成した配線との接続が必要な部分において、前記埋め込
み多結晶SiO2膜21aに接続される。この接続過程におい
て、拡散によって基板に形成した配線17は既に埋め込み
層21aによって基板上に引き出されているため、十分な
接触面積が確保でき確実に電気的接続がなされる。
成された上記半導体基板は表面に絶縁材料が層間絶縁膜
34として形成され、この絶縁膜34介してビット線36が形
成される。このビット線36は例えば多結晶Si配線36a及
び高融点金属36bの多層導体からなり、半導体基板に形
成した配線との接続が必要な部分において、前記埋め込
み多結晶SiO2膜21aに接続される。この接続過程におい
て、拡散によって基板に形成した配線17は既に埋め込み
層21aによって基板上に引き出されているため、十分な
接触面積が確保でき確実に電気的接続がなされる。
16MDRAM等の配線幅0.6umの高集積LSIにおいては４層
以上の多層配線が使用されており、基板と接続すべき配
線も２層以上存在する。このような半導体構造において
も複数層の上層配線と基板との接続穴が形成される箇所
すべてに多結晶Si膜21のパターンを同時に形成すること
により、すべての接続穴においてゲート配線に対して自
己整合的に多結晶Siの埋め込み層が形成される。
以上の多層配線が使用されており、基板と接続すべき配
線も２層以上存在する。このような半導体構造において
も複数層の上層配線と基板との接続穴が形成される箇所
すべてに多結晶Si膜21のパターンを同時に形成すること
により、すべての接続穴においてゲート配線に対して自
己整合的に多結晶Siの埋め込み層が形成される。
第２図の半導体装置は、下層配線が基板に形成した拡
散層であり、上層配線がメモリーセルのキャパシタ下部
電極、ビット線の２種類からなる構造を示す。
散層であり、上層配線がメモリーセルのキャパシタ下部
電極、ビット線の２種類からなる構造を示す。
＜発明の効果＞ 以上のように本発明によれば、0.6um以下の配線幅の
高集積LSIの多層配線の下層配線と上層配線の接続穴を
高密度に確実に形成可能になる。また下層配線と上層配
線との接続穴が配線に対して自己整合的に形成されるた
め、投影露光時のパターンの重ね合わせ精度が低くても
よく、生産時の高歩留が期待でき、特に多層配線が必要
となる半導体装置に適する。
高集積LSIの多層配線の下層配線と上層配線の接続穴を
高密度に確実に形成可能になる。また下層配線と上層配
線との接続穴が配線に対して自己整合的に形成されるた
め、投影露光時のパターンの重ね合わせ精度が低くても
よく、生産時の高歩留が期待でき、特に多層配線が必要
となる半導体装置に適する。
第１図は本発明の一実施例の工程を説明するための半導
体基板断面図、第２図は本発明を適用した半導体装置の
断面図、第３図は従来の半導体装置の接続穴部分を示す
断面図、第４図は従来装置の欠点を説明する断面図、第
５図は改良型従来装置の断面図、第６図乃至第８図は改
良型従来装置の欠点を説明する断面図である。 11:半導体基板、14:第１下層配線 17:第１下層配線、18:層間絶縁膜 19:多結晶SiO2膜、20:薄いSiO2膜 21:高濃度不純物ドープ多結晶Si
体基板断面図、第２図は本発明を適用した半導体装置の
断面図、第３図は従来の半導体装置の接続穴部分を示す
断面図、第４図は従来装置の欠点を説明する断面図、第
５図は改良型従来装置の断面図、第６図乃至第８図は改
良型従来装置の欠点を説明する断面図である。 11:半導体基板、14:第１下層配線 17:第１下層配線、18:層間絶縁膜 19:多結晶SiO2膜、20:薄いSiO2膜 21:高濃度不純物ドープ多結晶Si
Claims (2)
- 【請求項１】半導体基板上の導電膜から成る第２下層配
線間に、上記半導体基板に形成された拡散層から成る第
１下層配線と上層配線とを接続するための接続穴を有す
る半導体装置の製造方法において、 上記第２下層配線間に第１下層配線が形成された半導体
基板全面に、SiO2からなる層間絶縁膜を堆積し、該層間
絶縁膜上にSiO2よりエッチング速度の遅い材料を堆積
し、上記接続穴に対応するように上記材料からなるダミ
ーパターンを形成し、その上に絶縁膜を堆積し、その
後、該絶縁膜をエッチバックし、上記ダミーパターン上
面の上記絶縁膜を全て除去し、次に、上記ダミーパター
ンをエッチングで除去し、さらに上記層間絶縁膜をエッ
チバックすることにより自己整合的に接続穴を形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板上の導電膜から成る第２下層配
線間に、上記半導体基板に形成された拡散層から成る第
１下層配線と上層配線とを接続するための接続穴を有す
る半導体装置の製造方法において、 上記第２下層配線間に第１下層配線が形成された半導体
基板全面に、SiO2からなる層間絶縁膜を堆積し、該層間
絶縁膜上にSiO2よりエッチング速度の遅い材料を堆積
し、上記接続穴に対応するように上記材料からなるダミ
ーパターンを形成し、その上に絶縁膜を堆積し、その
後、該絶縁膜をエッチバックし、上記ダミーパターン上
面の上記絶縁膜を全て除去し、次に、上記ダミーパター
ンをエッチングで除去し、さらに上記層間絶縁膜をエッ
チバックすることにより自己整合的に接続穴を形成し、
該接続穴上を被って、高濃度にドーピングした多結晶Si
膜を堆積し、エッチバックすることにより上層配線との
上記接続穴にあらかじめ多結晶Siの埋め込み層を形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340159A JP2574910B2 (ja) | 1989-12-29 | 1989-12-29 | 半導体装置の製造方法 |
| KR1019900022098A KR960002078B1 (ko) | 1989-12-29 | 1990-12-28 | 반도체메모리의 제조방법 |
| DE69030433T DE69030433T2 (de) | 1989-12-29 | 1990-12-28 | Herstellungsmethode für Halbleiterspeicher |
| EP90314415A EP0439965B1 (en) | 1989-12-29 | 1990-12-28 | Method of manufacturing a semiconductor memory |
| US07/728,024 US5100828A (en) | 1989-12-29 | 1991-07-08 | Method of manufacturing a semiconductor memory using dummy source/drain contacting method |
| US07/725,326 US5118640A (en) | 1989-12-29 | 1991-07-08 | Method of manufacturing a semiconductor memory |
| TW079110800A01A TW218933B (ja) | 1989-12-29 | 1993-02-04 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340159A JP2574910B2 (ja) | 1989-12-29 | 1989-12-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03203231A JPH03203231A (ja) | 1991-09-04 |
| JP2574910B2 true JP2574910B2 (ja) | 1997-01-22 |
Family
ID=18334296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340159A Expired - Fee Related JP2574910B2 (ja) | 1989-12-29 | 1989-12-29 | 半導体装置の製造方法 |
Country Status (1)
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| JP (1) | JP2574910B2 (ja) |
-
1989
- 1989-12-29 JP JP1340159A patent/JP2574910B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03203231A (ja) | 1991-09-04 |
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