JP2855981B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2855981B2 JP2855981B2 JP20635392A JP20635392A JP2855981B2 JP 2855981 B2 JP2855981 B2 JP 2855981B2 JP 20635392 A JP20635392 A JP 20635392A JP 20635392 A JP20635392 A JP 20635392A JP 2855981 B2 JP2855981 B2 JP 2855981B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に微細なコンタクト孔，および微細な配線層の
形成方法に関する。
関し、特に微細なコンタクト孔，および微細な配線層の
形成方法に関する。
【０００２】
【従来の技術】従来、半導体装置の高密度・高集積化に
伴ない、コンタクト孔の口径は小さく、その小さいコン
タクト孔を介して接続される配線層の幅・間隔とも狭く
なってきている。また、コンタクト孔と他の配線層との
マージンも縮まっている。
伴ない、コンタクト孔の口径は小さく、その小さいコン
タクト孔を介して接続される配線層の幅・間隔とも狭く
なってきている。また、コンタクト孔と他の配線層との
マージンも縮まっている。
【０００３】半導体装置の製造方法を説明するための工
程順の断面図である図３を参照すると、シリコン基板表
面もしくはシリコン基板上に設けられた下層配線層上に
形成された層間絶縁膜にコンタクト孔を開口してこの下
層配線層と電気的に接続される上層配線層を形成する従
来の方法は、まず、例えばＰ型シリコン基板１表面に、
通常のＬＯＣＯＳ法による膜厚４００ｎｍのフィールド
酸化膜２と膜厚２０ｎｍのゲート酸化膜３とを形成す
る。続いて、膜厚４００ｎｍの多結晶シリコンを積層
し、この多結晶シリコンをエッチング加工して多結晶シ
リコン４からなるゲート電極を形成する。次に、このゲ
ート電極である多結晶シリコン４と自己整合的に例えば
Ａｓを７０ｋｅＶ，１．０×１０16ｃｍ-2イオン注入す
ることにより、ソース・ドレイン領域となるＮ型拡散層
５を形成する〔図３（ａ）〕。
程順の断面図である図３を参照すると、シリコン基板表
面もしくはシリコン基板上に設けられた下層配線層上に
形成された層間絶縁膜にコンタクト孔を開口してこの下
層配線層と電気的に接続される上層配線層を形成する従
来の方法は、まず、例えばＰ型シリコン基板１表面に、
通常のＬＯＣＯＳ法による膜厚４００ｎｍのフィールド
酸化膜２と膜厚２０ｎｍのゲート酸化膜３とを形成す
る。続いて、膜厚４００ｎｍの多結晶シリコンを積層
し、この多結晶シリコンをエッチング加工して多結晶シ
リコン４からなるゲート電極を形成する。次に、このゲ
ート電極である多結晶シリコン４と自己整合的に例えば
Ａｓを７０ｋｅＶ，１．０×１０16ｃｍ-2イオン注入す
ることにより、ソース・ドレイン領域となるＮ型拡散層
５を形成する〔図３（ａ）〕。
【０００４】次に、層間絶縁膜として膜厚２００ｎｍの
ＣＶＤシリコン酸化膜６を積層した後、フォトレジスト
１０ｂをマスクにしてＣＶＤシリコン酸化膜６のエッチ
ングを行ない、コンタクト孔を形成する〔図３
（ｂ）〕。
ＣＶＤシリコン酸化膜６を積層した後、フォトレジスト
１０ｂをマスクにしてＣＶＤシリコン酸化膜６のエッチ
ングを行ない、コンタクト孔を形成する〔図３
（ｂ）〕。
【０００５】このフォトレジスト１０ｂを除去した後、
例えば５００ｎｍのアルミを積層し、フォトレジスト９
ｂをマスクにしてこのアルミをエッチングしてアルミ７
ｂを形成することにより、上層配線層を形成する〔図３
（ｃ）〕。
例えば５００ｎｍのアルミを積層し、フォトレジスト９
ｂをマスクにしてこのアルミをエッチングしてアルミ７
ｂを形成することにより、上層配線層を形成する〔図３
（ｃ）〕。
【０００６】
【発明が解決しようとする課題】しかしながら上述した
ような従来のコンタクト孔，配線の形成方法では、フォ
トレジストのパターンの解像度より小さなコンタクト
孔，狭い間隔の配線の形成はできなかった。このよう
に、小さなコンタクト孔の形成ができないため、他の配
線との設計マージンも大きくとる必要があり、高集積化
に対する大きな障害となっていた。
ような従来のコンタクト孔，配線の形成方法では、フォ
トレジストのパターンの解像度より小さなコンタクト
孔，狭い間隔の配線の形成はできなかった。このよう
に、小さなコンタクト孔の形成ができないため、他の配
線との設計マージンも大きくとる必要があり、高集積化
に対する大きな障害となっていた。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板表面，もしくは該シリコン基板
上に設けられた下層配線層上に形成された絶縁膜に、こ
の下層配線層に達するコンタクト孔を開口し、下層配線
層と電気的に接続される上層配線層をこの絶縁膜上に形
成する半導体装置の製造方法において、下層配線層を形
成した後、全面に第１の絶縁膜，第１の導電体膜，およ
び第２の絶縁膜を順次形成する工程と、上記上層配線層
を形成する領域を覆う形状を有する第１のフォトレジス
トをマスクにして第２の絶縁膜，および第１の導電体膜
のエッチングを行ない、第１の形状の第２の絶縁膜，お
よび第１の形状の第１の導電体膜を形成する工程と、第
１のフォトレジストを除去し、上記コンタクト孔を形成
する領域に開口部を有する第２のフォトレジストをマス
クにして前記第１の形状の第２の絶縁膜，および第１の
形状の第１の導電体膜のエッチングを行ない、第２の形
状の第２の絶縁膜，および第２の形状の第１の導電体膜
を形成する工程と、第２のフォトレジストを除去し、第
２の形状の第１の導電体膜の側壁に第２の導電体膜から
なるスペーサを形成する工程と、全面に第３の絶縁膜を
形成し、上記コンタクト孔を形成する領域の近傍に開口
部を有する第３のフォトレジスト，上記スペーサ，およ
び上記第２の形状の第１の導電体膜をマスクにして、第
３の絶縁膜，第２の絶縁膜，および第１の絶縁膜をエッ
チング除去し、上記コンタクト孔を形成する工程と、第
３のフォトレジストを除去し、全面に第３の導電体膜を
形成した後、異方性エッチングによりこのコンタクト孔
に第３の導電体膜を残留形成して、第２の形状の第１の
導電体膜，第２の導電体膜からなるスペーサ，および残
留形成された第３の導電体膜からなる上層配線層を形成
する工程とを含んでいる。
造方法は、シリコン基板表面，もしくは該シリコン基板
上に設けられた下層配線層上に形成された絶縁膜に、こ
の下層配線層に達するコンタクト孔を開口し、下層配線
層と電気的に接続される上層配線層をこの絶縁膜上に形
成する半導体装置の製造方法において、下層配線層を形
成した後、全面に第１の絶縁膜，第１の導電体膜，およ
び第２の絶縁膜を順次形成する工程と、上記上層配線層
を形成する領域を覆う形状を有する第１のフォトレジス
トをマスクにして第２の絶縁膜，および第１の導電体膜
のエッチングを行ない、第１の形状の第２の絶縁膜，お
よび第１の形状の第１の導電体膜を形成する工程と、第
１のフォトレジストを除去し、上記コンタクト孔を形成
する領域に開口部を有する第２のフォトレジストをマス
クにして前記第１の形状の第２の絶縁膜，および第１の
形状の第１の導電体膜のエッチングを行ない、第２の形
状の第２の絶縁膜，および第２の形状の第１の導電体膜
を形成する工程と、第２のフォトレジストを除去し、第
２の形状の第１の導電体膜の側壁に第２の導電体膜から
なるスペーサを形成する工程と、全面に第３の絶縁膜を
形成し、上記コンタクト孔を形成する領域の近傍に開口
部を有する第３のフォトレジスト，上記スペーサ，およ
び上記第２の形状の第１の導電体膜をマスクにして、第
３の絶縁膜，第２の絶縁膜，および第１の絶縁膜をエッ
チング除去し、上記コンタクト孔を形成する工程と、第
３のフォトレジストを除去し、全面に第３の導電体膜を
形成した後、異方性エッチングによりこのコンタクト孔
に第３の導電体膜を残留形成して、第２の形状の第１の
導電体膜，第２の導電体膜からなるスペーサ，および残
留形成された第３の導電体膜からなる上層配線層を形成
する工程とを含んでいる。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】半導体装置の製造方法を説明するための工
程順の断面図である図１を参照すると、本発明の第１の
実施例は、まず、例えばＰ型シリコン基板１表面に、通
常のＬＯＣＯＳ法による膜厚４００ｎｍのフィールド酸
化膜２と熱酸化法による，膜厚２０ｎｍのゲート酸化膜
３とを形成する。続いて、膜厚４００ｎｍの多結晶シリ
コンを積層し、この多結晶シリコンをエッチング加工し
て多結晶シリコン４からなるゲート電極を形成する。次
に、このゲート電極と自己整合的に例えばＡｓを７０ｋ
ｅＶ，１．０×１０16ｃｍ-2イオン注入することによ
り、ソース・ドレイン領域となるＮ型拡散層５を形成す
る〔図１（ａ）〕。これらゲート電極である多結晶シリ
コン４，ソース・ドレイン領域となるＮ型拡散層５は、
下層配線層となる。
程順の断面図である図１を参照すると、本発明の第１の
実施例は、まず、例えばＰ型シリコン基板１表面に、通
常のＬＯＣＯＳ法による膜厚４００ｎｍのフィールド酸
化膜２と熱酸化法による，膜厚２０ｎｍのゲート酸化膜
３とを形成する。続いて、膜厚４００ｎｍの多結晶シリ
コンを積層し、この多結晶シリコンをエッチング加工し
て多結晶シリコン４からなるゲート電極を形成する。次
に、このゲート電極と自己整合的に例えばＡｓを７０ｋ
ｅＶ，１．０×１０16ｃｍ-2イオン注入することによ
り、ソース・ドレイン領域となるＮ型拡散層５を形成す
る〔図１（ａ）〕。これらゲート電極である多結晶シリ
コン４，ソース・ドレイン領域となるＮ型拡散層５は、
下層配線層となる。
【００１０】次に、全面に層間絶縁膜となり第１の絶縁
膜となる例えば膜厚２００ｎｍのＣＶＤシリコン酸化膜
６，第１の導電体膜であるアルミ（膜厚５００ｎｍ），
および第２の絶縁膜であるＣＶＤシリコン酸化膜（膜厚
５０ｎｍ）を順次積層する。続いて、上層配線層を形成
する領域を覆う形状を有する第１のフォトレジストであ
るフォトレジスト９ａを形成し、このフォトレジスト９
ａをマスクにして第２の絶縁膜であるＣＶＤシリコン酸
化膜，および第１の導電体膜であるアルミを順次エッチ
ングし、第１の形状を有するＣＶＤシリコン酸化膜８
ａ，および第１の形状を有するアルミ７ａを形成する
〔図１（ｂ）〕。このとき、隣接する２つのアルミ７ａ
の間の最小間隔は、フォトレジストの解像度（例えば、
０．４μｍ）になっている。
膜となる例えば膜厚２００ｎｍのＣＶＤシリコン酸化膜
６，第１の導電体膜であるアルミ（膜厚５００ｎｍ），
および第２の絶縁膜であるＣＶＤシリコン酸化膜（膜厚
５０ｎｍ）を順次積層する。続いて、上層配線層を形成
する領域を覆う形状を有する第１のフォトレジストであ
るフォトレジスト９ａを形成し、このフォトレジスト９
ａをマスクにして第２の絶縁膜であるＣＶＤシリコン酸
化膜，および第１の導電体膜であるアルミを順次エッチ
ングし、第１の形状を有するＣＶＤシリコン酸化膜８
ａ，および第１の形状を有するアルミ７ａを形成する
〔図１（ｂ）〕。このとき、隣接する２つのアルミ７ａ
の間の最小間隔は、フォトレジストの解像度（例えば、
０．４μｍ）になっている。
【００１１】フォトレジスト９ａを除去した後、コンタ
クト孔を形成する領域に開口部を有する第２のフォトレ
ジストであるフォトレジスト１０ａを形成し、このフォ
トレジスト１０ａをマスクにして上記ＣＶＤシリコン酸
化膜８ａ，および上記アルミ７ａを順次エッチングし、
第２の形状を有するＣＶＤシリコン酸化膜８ａａ，およ
び第２の形状を有するアルミ７ａａを形成する〔図１
（ｃ）〕。このとき、上記フォトレジスト１０ａの開口
部の最小口径は、フォトレジストの解像度（例えば、
０．４μｍ）になっている。このように、２つのフォト
レジスト９ａ，１０ａを用いて第２の形状を有するこの
アルミａａを形成方法は、あるコンタクト孔の端部とそ
のコンタクト孔により下層配線層と接続されるアルミ７
ａａの端部との間隔がフォトレジストの解像度より小さ
いとき、特に有効である。
クト孔を形成する領域に開口部を有する第２のフォトレ
ジストであるフォトレジスト１０ａを形成し、このフォ
トレジスト１０ａをマスクにして上記ＣＶＤシリコン酸
化膜８ａ，および上記アルミ７ａを順次エッチングし、
第２の形状を有するＣＶＤシリコン酸化膜８ａａ，およ
び第２の形状を有するアルミ７ａａを形成する〔図１
（ｃ）〕。このとき、上記フォトレジスト１０ａの開口
部の最小口径は、フォトレジストの解像度（例えば、
０．４μｍ）になっている。このように、２つのフォト
レジスト９ａ，１０ａを用いて第２の形状を有するこの
アルミａａを形成方法は、あるコンタクト孔の端部とそ
のコンタクト孔により下層配線層と接続されるアルミ７
ａａの端部との間隔がフォトレジストの解像度より小さ
いとき、特に有効である。
【００１２】なお、本実施例では、Ｎ型拡散層５に達す
るコンタクト孔を例としているが、ゲート電極である多
結晶シリコン４に達するコンタクト孔に対しても本実施
例を適用できる。
るコンタクト孔を例としているが、ゲート電極である多
結晶シリコン４に達するコンタクト孔に対しても本実施
例を適用できる。
【００１３】次に、上記フォトレジスト１０ａを除去し
た後、アルミ７ａａの側壁に、第２の導電体膜でありス
ペーサとなる膜厚１００ｎｍのタングステン１１を選択
成長させる。これにより、上層配線層の間隔は実効的に
狭く（上層配線層の線幅は広く）なり、コンタクト孔の
口径も実効的に小さくなる〔図１（ｄ）〕。
た後、アルミ７ａａの側壁に、第２の導電体膜でありス
ペーサとなる膜厚１００ｎｍのタングステン１１を選択
成長させる。これにより、上層配線層の間隔は実効的に
狭く（上層配線層の線幅は広く）なり、コンタクト孔の
口径も実効的に小さくなる〔図１（ｄ）〕。
【００１４】次に、第３の絶縁膜である膜厚２００ｎｍ
のＣＶＤシリコン酸化膜１２を全面に積層し、コンタク
ト孔を形成する領域の近傍に開口部を有する第３のフォ
トレジストであるフォトレジスト１３を形成する。この
フォトレジスト１３の開口部の最小口径もフォトレジス
トの最小解像度となっているが、目合われずれのためフ
ォトレジスト１０ａによりエッチング除去した位置とこ
のフォトレジスト１３の開口部との間にはずれが生じ
る。このずれのため、このフォトレジスト１３の開口部
の一部に、アルミ７ａａの上面に形成された部分のうち
の一部のＣＶＤシリコン酸化膜１２が露出する。このフ
ォトレジスト１３をマスクにして上記ＣＶＤシリコン酸
化膜１２，８ａａ，６，およびゲート酸化膜３を順次エ
ッチング除去し、最小口径がフォトレジストの解像度よ
り小さいＮ型拡散層５に対するコンタクト孔を形成する
〔図１（ｅ）〕。
のＣＶＤシリコン酸化膜１２を全面に積層し、コンタク
ト孔を形成する領域の近傍に開口部を有する第３のフォ
トレジストであるフォトレジスト１３を形成する。この
フォトレジスト１３の開口部の最小口径もフォトレジス
トの最小解像度となっているが、目合われずれのためフ
ォトレジスト１０ａによりエッチング除去した位置とこ
のフォトレジスト１３の開口部との間にはずれが生じ
る。このずれのため、このフォトレジスト１３の開口部
の一部に、アルミ７ａａの上面に形成された部分のうち
の一部のＣＶＤシリコン酸化膜１２が露出する。このフ
ォトレジスト１３をマスクにして上記ＣＶＤシリコン酸
化膜１２，８ａａ，６，およびゲート酸化膜３を順次エ
ッチング除去し、最小口径がフォトレジストの解像度よ
り小さいＮ型拡散層５に対するコンタクト孔を形成する
〔図１（ｅ）〕。
【００１５】次に、フォトレジスト１３を除去した後、
全面に第３の導電膜である膜厚６００ｎｍのタングステ
ンを気相成長法により成膜し、このタングステンを異方
性エッチングすることにより、上記コンタクト孔を埋め
込むタングステン１４を形成する。これにより、タング
ステン１４によりアルミ７ａａとＮ型拡散層５とが電気
的に接続され、アルミ７ａａとタングステン１１とタン
グステン１４とからなる上層配線層の形成が完了する
〔図１（ｆ）〕。
全面に第３の導電膜である膜厚６００ｎｍのタングステ
ンを気相成長法により成膜し、このタングステンを異方
性エッチングすることにより、上記コンタクト孔を埋め
込むタングステン１４を形成する。これにより、タング
ステン１４によりアルミ７ａａとＮ型拡散層５とが電気
的に接続され、アルミ７ａａとタングステン１１とタン
グステン１４とからなる上層配線層の形成が完了する
〔図１（ｆ）〕。
【００１６】以上説明したように上記第１の実施例によ
ると、フォトレジストのパターンの解像度より小さなコ
ンタクト孔，およびこの解像度より狭い間隔の配線の形
成が可能となり、高集積化が容易となる。また、配線層
の線幅と線間隔とはこのフォトレジストのパターンの解
像度と等しくして高集積化を図るのが一般な手法である
ため、このような手法では微細化に伴なって配線層の抵
抗値も増大するが、本実施例によれば線幅を広くできる
ためこの配線層の抵抗値の増大を抑制しやすくなる。さ
らに、コンタクト孔を第２の導電体膜によりスペーサを
形成し，第３の導電体膜を埋設することにより、微細な
コンタクト孔であるにもかかわらずコンタクト抵抗の増
加を抑制することが可能になる。
ると、フォトレジストのパターンの解像度より小さなコ
ンタクト孔，およびこの解像度より狭い間隔の配線の形
成が可能となり、高集積化が容易となる。また、配線層
の線幅と線間隔とはこのフォトレジストのパターンの解
像度と等しくして高集積化を図るのが一般な手法である
ため、このような手法では微細化に伴なって配線層の抵
抗値も増大するが、本実施例によれば線幅を広くできる
ためこの配線層の抵抗値の増大を抑制しやすくなる。さ
らに、コンタクト孔を第２の導電体膜によりスペーサを
形成し，第３の導電体膜を埋設することにより、微細な
コンタクト孔であるにもかかわらずコンタクト抵抗の増
加を抑制することが可能になる。
【００１７】半導体装置の製造方法を説明するための工
程順の断面図である図２を参照すると、本発明の第２の
実施例は、第１の導電体膜として上記第１の実施例で採
用したアルミの代りに膜厚２００ｎｍの多結晶シリコン
を用い、図１（ａ），（ｂ），（ｃ）に示した上記第１
の実施例と同様の製造方法により、ＣＶＤシリコン酸化
膜８ａａと多結晶シリコン１５ａａを形成する。これに
用いたフォトレジスト（図示せず、図１（ｃ）のフォト
レジスト１０ａを参照）を除去した後、全面に第２の導
電体膜としての膜厚１００ｎｍの多結晶シリコンを積層
する。この多結晶シリコンを異方性エッチングすること
により、多結晶シリコン１５ａａの側壁に第２の導電体
膜であり，スペーサとなる多結晶シリコン１６を形成す
る〔図２（ａ）〕。
程順の断面図である図２を参照すると、本発明の第２の
実施例は、第１の導電体膜として上記第１の実施例で採
用したアルミの代りに膜厚２００ｎｍの多結晶シリコン
を用い、図１（ａ），（ｂ），（ｃ）に示した上記第１
の実施例と同様の製造方法により、ＣＶＤシリコン酸化
膜８ａａと多結晶シリコン１５ａａを形成する。これに
用いたフォトレジスト（図示せず、図１（ｃ）のフォト
レジスト１０ａを参照）を除去した後、全面に第２の導
電体膜としての膜厚１００ｎｍの多結晶シリコンを積層
する。この多結晶シリコンを異方性エッチングすること
により、多結晶シリコン１５ａａの側壁に第２の導電体
膜であり，スペーサとなる多結晶シリコン１６を形成す
る〔図２（ａ）〕。
【００１８】次に、第３の絶縁膜である膜厚４００ｎｍ
のＣＶＤシリコン酸化膜を全面に積層し、このＣＶＤシ
リコン酸化膜を異方性エッチングすることにより、多結
晶シリコン１６の空隙部を第３の絶縁膜であるＣＶＤシ
リコン酸化膜１２ａにより埋設する。続いて、上記第１
の実施例と同様に、フォトレジスト１３をマスクにして
上記ＣＶＤシリコン酸化膜１２ａ，８ａａ，６，および
ゲート酸化膜３を順次エッチング除去し、最小口径がフ
ォトレジストの解像度より小さな，Ｎ型拡散層５に対す
るコンタクト孔を形成する〔図２（ｂ）〕。
のＣＶＤシリコン酸化膜を全面に積層し、このＣＶＤシ
リコン酸化膜を異方性エッチングすることにより、多結
晶シリコン１６の空隙部を第３の絶縁膜であるＣＶＤシ
リコン酸化膜１２ａにより埋設する。続いて、上記第１
の実施例と同様に、フォトレジスト１３をマスクにして
上記ＣＶＤシリコン酸化膜１２ａ，８ａａ，６，および
ゲート酸化膜３を順次エッチング除去し、最小口径がフ
ォトレジストの解像度より小さな，Ｎ型拡散層５に対す
るコンタクト孔を形成する〔図２（ｂ）〕。
【００１９】次に、フォトレジスト１３を除去した後、
全面に第３の導電膜として膜厚６００ｎｍの多結晶シリ
コンを気相成長法により成膜し、この多結晶シリコンを
異方性エッチングすることにより、上記コンタクト孔を
埋め込む多結晶シリコン１７を形成する。これにより、
多結晶シリコン１７により多結晶シリコン１５ａａとＮ
型拡散層５とが電気的に接続され、多結晶シリコン１５
ａａ，１６，および１７からなる上層配線層の形成が完
了する〔図２（ｃ）〕。
全面に第３の導電膜として膜厚６００ｎｍの多結晶シリ
コンを気相成長法により成膜し、この多結晶シリコンを
異方性エッチングすることにより、上記コンタクト孔を
埋め込む多結晶シリコン１７を形成する。これにより、
多結晶シリコン１７により多結晶シリコン１５ａａとＮ
型拡散層５とが電気的に接続され、多結晶シリコン１５
ａａ，１６，および１７からなる上層配線層の形成が完
了する〔図２（ｃ）〕。
【００２０】上記第２の実施例は、上記第１の実施例の
有する効果と同じ効果を有している。
有する効果と同じ効果を有している。
【００２１】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、フォトレジストのパターンの解像度より
小さなコンタクト孔，およびこの解像度より狭い間隔の
配線の形成が可能となり、高集積化が容易となる。
の製造方法は、フォトレジストのパターンの解像度より
小さなコンタクト孔，およびこの解像度より狭い間隔の
配線の形成が可能となり、高集積化が容易となる。
【図１】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図２】本発明の第２の実施例を説明するための工程順
の断面図である。
の断面図である。
【図３】従来の半導体装置の製造方法を説明するための
工程順の断面図である。
工程順の断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４，１５ａａ，１６，１７ 多結晶シリコン ５ Ｎ型拡散層 ６，８ａ，８ａａ，１２，１２ａ ＣＶＤシリコン酸
化膜 ７ａ，７ａａ，７ｂ アルミ ９ａ，９ｂ，１０ａ，１０ｂ，１３ フォトレジスト １１，１４ タングステン
化膜 ７ａ，７ａａ，７ｂ アルミ ９ａ，９ｂ，１０ａ，１０ｂ，１３ フォトレジスト １１，１４ タングステン
Claims (2)
- 【請求項１】 シリコン基板表面，もしくは該シリコン
基板上に設けられた下層配線層上に形成された絶縁膜
に、前記下層配線層に達するコンタクト孔を開口し、前
記下層配線層と電気的に接続される上層配線層を前記絶
縁膜上に形成する半導体装置の製造方法において、 前記下層配線層を形成した後、全面に第１の絶縁膜，第
１の導電体膜，および第２の絶縁膜を順次形成する工程
と、 前記上層配線層を形成する領域を覆う形状を有する第１
のフォトレジストをマスクにして前記第２の絶縁膜，お
よび前記第１の導電体膜のエッチングを行ない、第１の
形状の第２の絶縁膜，および第１の形状の第１の導電体
膜を形成する工程と、 前記第１のフォトレジストを除去し、前記コンタクト孔
を形成する領域に開口部を有する第２のフォトレジスト
をマスクにして前記第１の形状の第２の絶縁膜，および
前記第１の形状の第１の導電体膜のエッチングを行な
い、第２の形状の第２の絶縁膜，および第２の形状の第
１の導電体膜を形成する工程と、 前記第２のフォトレジストを除去し、前記第２の形状の
第１の導電体膜の側壁に第２の導電体膜からなるスペー
サを形成する工程と、 全面に第３の絶縁膜を形成し、前記コンタクト孔を形成
する領域の近傍に開口部を有する第３のフォトレジス
ト，前記スペーサ，および前記第２の形状の第１の導電
体膜をマスクにして、前記第３の絶縁膜，前記第２の絶
縁膜，および前記第１の絶縁膜をエッチング除去し、前
記コンタクト孔を形成する工程と、 前記第３のフォトレジストを除去し、全面に第３の導電
体膜を形成した後、異方性エッチングにより前記コンタ
クト孔に前記第３の導電体膜を残留形成して、前記第２
の形状の第１の導電体膜，前記第２の導電体膜からなる
前記スペーサ，および残留形成された前記第３の導電体
膜からなる前記上層配線層を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２の導電体膜がタングステンから
なり、前記スペーサの形成方法が該タングステンの選択
成長法であることを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20635392A JP2855981B2 (ja) | 1992-08-03 | 1992-08-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20635392A JP2855981B2 (ja) | 1992-08-03 | 1992-08-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653166A JPH0653166A (ja) | 1994-02-25 |
| JP2855981B2 true JP2855981B2 (ja) | 1999-02-10 |
Family
ID=16521914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20635392A Expired - Fee Related JP2855981B2 (ja) | 1992-08-03 | 1992-08-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2855981B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0137978B1 (ko) * | 1994-10-12 | 1998-06-15 | 김주용 | 반도체 소자 제조방법 |
-
1992
- 1992-08-03 JP JP20635392A patent/JP2855981B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0653166A (ja) | 1994-02-25 |
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