JPH06104334A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06104334A JPH06104334A JP24966592A JP24966592A JPH06104334A JP H06104334 A JPH06104334 A JP H06104334A JP 24966592 A JP24966592 A JP 24966592A JP 24966592 A JP24966592 A JP 24966592A JP H06104334 A JPH06104334 A JP H06104334A
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- JP
- Japan
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- substrate
- film
- insulating film
- silicon nitride
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】素子分離用絶縁膜の表面と素子形成領域の表面
との段差を低減して後の電極配線形成工程における加工
精度を向上させる。 【構成】Ｐ型シリコン基板１の上に設けた窒化シリコン
膜３及びＰ型シリコン基板１の上面を選択的に順次エッ
チングしてＰ型シリコン基板１の上面に溝を有する開孔
部を設け、窒化シリコン膜３を耐酸化性マスクとして開
孔部のＰ型シリコン基板１を選択酸化し、溝内を充填す
る厚いフィールド酸化膜７を設けることにより、素子形
成領域とフィールド酸化膜７との段差を低減させる。
との段差を低減して後の電極配線形成工程における加工
精度を向上させる。 【構成】Ｐ型シリコン基板１の上に設けた窒化シリコン
膜３及びＰ型シリコン基板１の上面を選択的に順次エッ
チングしてＰ型シリコン基板１の上面に溝を有する開孔
部を設け、窒化シリコン膜３を耐酸化性マスクとして開
孔部のＰ型シリコン基板１を選択酸化し、溝内を充填す
る厚いフィールド酸化膜７を設けることにより、素子形
成領域とフィールド酸化膜７との段差を低減させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に素子分離用絶縁膜の形成方法に関する。
関し、特に素子分離用絶縁膜の形成方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法は、まず、
図２（ａ）に示すように、Ｐ型シリコン基板１の表面を
熱酸化して酸化シリコン膜２を設け、酸化シリコン膜２
の上に窒化シリコン膜３を堆積する。
図２（ａ）に示すように、Ｐ型シリコン基板１の表面を
熱酸化して酸化シリコン膜２を設け、酸化シリコン膜２
の上に窒化シリコン膜３を堆積する。
【０００３】次に、図２（ｂ）に示すように、窒化シリ
コン膜３の上にフォトレジスト膜４を塗布してパターニ
ングし、フォトレジスト膜４をマスクとして窒化シリコ
ン膜３をエッチングし、開孔部を形成する。
コン膜３の上にフォトレジスト膜４を塗布してパターニ
ングし、フォトレジスト膜４をマスクとして窒化シリコ
ン膜３をエッチングし、開孔部を形成する。
【０００４】次に、図２（ｃ）に示すように、フォトレ
ジスト膜４をマスクとしてホウ素イオンをイオン注入
し、Ｐ型シリコン基板１の表面にチャネルストッパ用の
Ｐ+ 型拡散層６を形成する。
ジスト膜４をマスクとしてホウ素イオンをイオン注入
し、Ｐ型シリコン基板１の表面にチャネルストッパ用の
Ｐ+ 型拡散層６を形成する。
【０００５】次に、図２（ｄ）に示すように、フォトレ
ジスト膜４を除去した後、窒化シリコン膜３をマスクと
してＰ型シリコン基板１の表面を熱酸化し素子分離用の
フィールド酸化膜７を形成する。
ジスト膜４を除去した後、窒化シリコン膜３をマスクと
してＰ型シリコン基板１の表面を熱酸化し素子分離用の
フィールド酸化膜７を形成する。
【０００６】
【発明が解決しようとする課題】従来の半導体装置の製
造方法では、素子分離用のフィールド酸化膜によって区
画される素子形成領域の表面とフィールド酸化膜の表面
との段差を生じ、近年の素子の微細化及び多層配線化に
伴い、後のフォトリソグラフィー工程において焦点深度
の不足によるパターン精度の低下を生じたり、配線材の
段差被覆性を低下させる等の問題点があった。
造方法では、素子分離用のフィールド酸化膜によって区
画される素子形成領域の表面とフィールド酸化膜の表面
との段差を生じ、近年の素子の微細化及び多層配線化に
伴い、後のフォトリソグラフィー工程において焦点深度
の不足によるパターン精度の低下を生じたり、配線材の
段差被覆性を低下させる等の問題点があった。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型半導体基板上に耐酸化性絶縁膜を形
成する工程と、前記耐酸化性絶縁膜及び半導体基板の上
面を選択的に順次エッチングして前記耐酸化性絶縁膜を
貫通し且つ前記半導体基板の上面に溝を有する開孔部を
形成する工程と、前記耐酸化性絶縁膜をマスクとして前
記半導体基板の表面を熱酸化し前記溝内を充填する素子
分離用絶縁膜を形成する工程とを含んで構成する。
造方法は、一導電型半導体基板上に耐酸化性絶縁膜を形
成する工程と、前記耐酸化性絶縁膜及び半導体基板の上
面を選択的に順次エッチングして前記耐酸化性絶縁膜を
貫通し且つ前記半導体基板の上面に溝を有する開孔部を
形成する工程と、前記耐酸化性絶縁膜をマスクとして前
記半導体基板の表面を熱酸化し前記溝内を充填する素子
分離用絶縁膜を形成する工程とを含んで構成する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１（ａ）〜（ｅ）は本発明の一実施例を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
【００１０】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１の表面を熱酸化して酸化シリコン膜２を形成
し、酸化シリコン膜２の上にＣＶＤ法により窒化シリコ
ン膜３を堆積する。
コン基板１の表面を熱酸化して酸化シリコン膜２を形成
し、酸化シリコン膜２の上にＣＶＤ法により窒化シリコ
ン膜３を堆積する。
【００１１】次に、図１（ｂ）に示すように、窒化シリ
コン膜３の上にフォトレジスト膜４を塗布してパターニ
ングした後、フォトレジスト膜４をマスクとして窒化シ
リコン膜３，酸化シリコン膜２及びＰ型シリコン基板１
の上面を順次エッチングし、窒化シリコン膜３及び酸化
シリコン膜２を貫通し且つＰ型シリコン基板１の上面に
溝を有する開孔部を形成する。
コン膜３の上にフォトレジスト膜４を塗布してパターニ
ングした後、フォトレジスト膜４をマスクとして窒化シ
リコン膜３，酸化シリコン膜２及びＰ型シリコン基板１
の上面を順次エッチングし、窒化シリコン膜３及び酸化
シリコン膜２を貫通し且つＰ型シリコン基板１の上面に
溝を有する開孔部を形成する。
【００１２】次に、図１（ｃ）に示すように、フォトレ
ジスト膜４をマスクとして開孔部のＰ型シリコン基板１
の表面にホウ素イオン５をイオン注入しチャネルストッ
パ用のＰ+ 型拡散層６を形成する。
ジスト膜４をマスクとして開孔部のＰ型シリコン基板１
の表面にホウ素イオン５をイオン注入しチャネルストッ
パ用のＰ+ 型拡散層６を形成する。
【００１３】次に、図１（ｄ）に示すように、フォトレ
ジスト膜４を除去した後窒化シリコン膜３を耐酸化性マ
スクとして開孔部のＰ型シリコン基板１の表面を熱酸化
し、Ｐ型シリコン基板１の表面に設けた溝内を充填する
厚いフィールド酸化膜７を形成する。ここでＰ+ 型拡散
層６はＰ型シリコン基板１の内部に押込まれ、フィール
ド酸化膜７の下面に沿ったチャネルストッパを形成す
る。
ジスト膜４を除去した後窒化シリコン膜３を耐酸化性マ
スクとして開孔部のＰ型シリコン基板１の表面を熱酸化
し、Ｐ型シリコン基板１の表面に設けた溝内を充填する
厚いフィールド酸化膜７を形成する。ここでＰ+ 型拡散
層６はＰ型シリコン基板１の内部に押込まれ、フィール
ド酸化膜７の下面に沿ったチャネルストッパを形成す
る。
【００１４】次に、図１（ｅ）に示すように、窒化シリ
コン膜３をウェットエッチングにより除去し素子形成領
域を区画するフィールド酸化膜７の表面と素子形成領域
の表面との段差を低減させる。
コン膜３をウェットエッチングにより除去し素子形成領
域を区画するフィールド酸化膜７の表面と素子形成領域
の表面との段差を低減させる。
【００１５】
【発明の効果】以上説明したように本発明は、素子分離
用絶縁膜を形成する領域の半導体基板の上面をあらかじ
め選択的に掘り下げて溝を形成し、その掘り下げた溝内
を選択酸化して素子分離用の絶縁膜を形成し溝内を充填
することにより、区画された素子形成領域の表面と素子
分離用絶縁膜の表面との段差を低減でき、後の電極配線
形成を目的としたフォトリソグラフィー工程における加
工精度を向上できるという効果を有する。
用絶縁膜を形成する領域の半導体基板の上面をあらかじ
め選択的に掘り下げて溝を形成し、その掘り下げた溝内
を選択酸化して素子分離用の絶縁膜を形成し溝内を充填
することにより、区画された素子形成領域の表面と素子
分離用絶縁膜の表面との段差を低減でき、後の電極配線
形成を目的としたフォトリソグラフィー工程における加
工精度を向上できるという効果を有する。
【図１】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図。
した半導体チップの断面図。
【図２】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
１ Ｐ型シリコン基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ フォトレジスト膜 ５ ホウ素イオン ６ Ｐ+ 型拡散層 ７ フィールド酸化膜
Claims (1)
- 【請求項１】 一導電型半導体基板上に耐酸化性絶縁膜
を形成する工程と、前記耐酸化性絶縁膜及び半導体基板
の上面を選択的に順次エッチングして前記耐酸化性絶縁
膜を貫通し且つ前記半導体基板の上面に溝を有する開孔
部を形成する工程と、前記耐酸化性絶縁膜をマスクとし
て前記半導体基板の表面を熱酸化し前記溝内を充填する
素子分離用絶縁膜を形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24966592A JPH06104334A (ja) | 1992-09-18 | 1992-09-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24966592A JPH06104334A (ja) | 1992-09-18 | 1992-09-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104334A true JPH06104334A (ja) | 1994-04-15 |
Family
ID=17196399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24966592A Withdrawn JPH06104334A (ja) | 1992-09-18 | 1992-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104334A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727161B2 (en) | 2000-02-16 | 2004-04-27 | Cypress Semiconductor Corp. | Isolation technology for submicron semiconductor devices |
| US8358142B2 (en) | 2008-02-27 | 2013-01-22 | Cypress Semiconductor Corporation | Methods and circuits for measuring mutual and self capacitance |
| US9760192B2 (en) | 2008-01-28 | 2017-09-12 | Cypress Semiconductor Corporation | Touch sensing |
| US10025441B2 (en) | 2007-07-03 | 2018-07-17 | Cypress Semiconductor Corporation | Capacitive field sensor with sigma-delta modulator |
-
1992
- 1992-09-18 JP JP24966592A patent/JPH06104334A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727161B2 (en) | 2000-02-16 | 2004-04-27 | Cypress Semiconductor Corp. | Isolation technology for submicron semiconductor devices |
| US10025441B2 (en) | 2007-07-03 | 2018-07-17 | Cypress Semiconductor Corporation | Capacitive field sensor with sigma-delta modulator |
| US11549975B2 (en) | 2007-07-03 | 2023-01-10 | Cypress Semiconductor Corporation | Capacitive field sensor with sigma-delta modulator |
| US9760192B2 (en) | 2008-01-28 | 2017-09-12 | Cypress Semiconductor Corporation | Touch sensing |
| US8358142B2 (en) | 2008-02-27 | 2013-01-22 | Cypress Semiconductor Corporation | Methods and circuits for measuring mutual and self capacitance |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |