JPH05175206A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH05175206A JPH05175206A JP33903891A JP33903891A JPH05175206A JP H05175206 A JPH05175206 A JP H05175206A JP 33903891 A JP33903891 A JP 33903891A JP 33903891 A JP33903891 A JP 33903891A JP H05175206 A JPH05175206 A JP H05175206A
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Abstract
(57)【要約】
【目的】 本発明は，エミッタ自己整合型トランジスタ
のエミッタ電極に関し，電極配線膜の平坦性及びステッ
プカバレッジの向上を目的とする。 【構成】 エミッタ自己整合型バイポーラトランジスタ
において, トランジスタのエミッタ電極窓が多結晶シリ
コン膜により埋め込まれた構造を有するように構成す
る。
のエミッタ電極に関し，電極配線膜の平坦性及びステッ
プカバレッジの向上を目的とする。 【構成】 エミッタ自己整合型バイポーラトランジスタ
において, トランジスタのエミッタ電極窓が多結晶シリ
コン膜により埋め込まれた構造を有するように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明はエミッタ自己整合型トラ
ンジスタのエミッタ電極に関する。近年の半導体装置に
は，高速化が要求されている。
ンジスタのエミッタ電極に関する。近年の半導体装置に
は，高速化が要求されている。
【０００２】高速化を実現する方法として，より大きな
電流を半導体装置に流すことが挙げられる。この場合，
電極配線膜のステップカバレッジが悪いと，電流密度が
大きくなり，エレクトロマイグレーション等の障害が懸
念される。
電流を半導体装置に流すことが挙げられる。この場合，
電極配線膜のステップカバレッジが悪いと，電流密度が
大きくなり，エレクトロマイグレーション等の障害が懸
念される。
【０００３】また，単に電極窓の段差が大きいだけで
も，段差上部と段差側面のアルミ合金電極配線膜のスパ
ッタ時の付着状態が違うために，エレクトロマイグレー
ション等の障害が起こり易くなっていた。
も，段差上部と段差側面のアルミ合金電極配線膜のスパ
ッタ時の付着状態が違うために，エレクトロマイグレー
ション等の障害が起こり易くなっていた。
【０００４】そのため，電極配線膜の平坦性を良くし
て，ステップカバレッジを向上させ，電流密度の低減を
図る必要がある。
て，ステップカバレッジを向上させ，電流密度の低減を
図る必要がある。
【０００５】
【従来の技術】図４は従来例の説明図である。図におい
て，１はシリコン(Si)基板, ２はフィールド二酸化シリ
コン(SiO2)膜, ３は第１の多結晶シリコン（ポリSi）
膜，４は外部ベース領域，５はカバーSiO2膜，６は開口
部，７はスルーSiO2膜，８はベース不純物，９は内部ベ
ース領域，10はサイドウォールSiO2膜, 11はエミッタ不
純物, 12はエミッタ領域, 13は第２のポリSi膜，14は第
３のポリSi膜，16はエミッタ電極配線膜, 17はエミッタ
電極配線である。
て，１はシリコン(Si)基板, ２はフィールド二酸化シリ
コン(SiO2)膜, ３は第１の多結晶シリコン（ポリSi）
膜，４は外部ベース領域，５はカバーSiO2膜，６は開口
部，７はスルーSiO2膜，８はベース不純物，９は内部ベ
ース領域，10はサイドウォールSiO2膜, 11はエミッタ不
純物, 12はエミッタ領域, 13は第２のポリSi膜，14は第
３のポリSi膜，16はエミッタ電極配線膜, 17はエミッタ
電極配線である。
【０００６】従来のエミッタ自己整合型バイポーラトラ
ンジスタの製造方法を図４に工程順模式断面図で示す。
先ず，図４（ａ）に示すように，フィールドSiO2膜２で
画定されたSi基板１の素子形成領域に，ベース引き出し
電極となるベース不純物をドープした第１のポリSi膜を
パタニングし，Si基板１をカバーSiO2膜５で被覆した
後，カバーSiO2膜５に，内部ベース領域，及びエミッタ
領域形成用の開口部６を形成する。
ンジスタの製造方法を図４に工程順模式断面図で示す。
先ず，図４（ａ）に示すように，フィールドSiO2膜２で
画定されたSi基板１の素子形成領域に，ベース引き出し
電極となるベース不純物をドープした第１のポリSi膜を
パタニングし，Si基板１をカバーSiO2膜５で被覆した
後，カバーSiO2膜５に，内部ベース領域，及びエミッタ
領域形成用の開口部６を形成する。
【０００７】その後，熱酸化により，イオン注入用のス
ルーSiO2膜７を開口部６のSi基板１上に 200〜700 Å程
度に薄く形成するとともに, 第１のポリSi膜３中にドー
プされているベース不純物をSi基板１に拡散して外部ベ
ース領域４を形成する。
ルーSiO2膜７を開口部６のSi基板１上に 200〜700 Å程
度に薄く形成するとともに, 第１のポリSi膜３中にドー
プされているベース不純物をSi基板１に拡散して外部ベ
ース領域４を形成する。
【０００８】その後，スルーSiO2膜７を通して，内部ベ
ース領域９形成のためのベース不純物８のイオン注入を
行う。次に，図４（ｂ）に示すように，開口部６の側壁
にサイドウォールSiO2膜10と第２のポリSi膜13を異方性
エッチングして形成したサイドウォールを順次形成し，
スルーSiO2膜７を除去すると, 開口部６内にSi基板１が
表出した狭くて深い凹部が形成される。
ース領域９形成のためのベース不純物８のイオン注入を
行う。次に，図４（ｂ）に示すように，開口部６の側壁
にサイドウォールSiO2膜10と第２のポリSi膜13を異方性
エッチングして形成したサイドウォールを順次形成し，
スルーSiO2膜７を除去すると, 開口部６内にSi基板１が
表出した狭くて深い凹部が形成される。
【０００９】次いで，図４（ｃ）に示すように，第３の
ポリSi膜14を薄く開口部６内の凹部に被覆し，エミッタ
領域12を形成するためのSi基板１へのエミッタ不純物11
のイオン注入をこの第３のポリSi膜14を通して行い，そ
の後，エミッタ電極配線膜16として，例えば，バリアメ
タルをスパッタ後Siや銅(Cu)を含むアルミニウム(Al)合
金膜をスパッタしていた。
ポリSi膜14を薄く開口部６内の凹部に被覆し，エミッタ
領域12を形成するためのSi基板１へのエミッタ不純物11
のイオン注入をこの第３のポリSi膜14を通して行い，そ
の後，エミッタ電極配線膜16として，例えば，バリアメ
タルをスパッタ後Siや銅(Cu)を含むアルミニウム(Al)合
金膜をスパッタしていた。
【００１０】ところが，エミッタ領域12を形成するため
のイオン注入を第３のポリSi膜14を通してSi基板１に行
うために，第３のポリSi膜14の成長膜厚は余り厚くでき
ず，限度があった。
のイオン注入を第３のポリSi膜14を通してSi基板１に行
うために，第３のポリSi膜14の成長膜厚は余り厚くでき
ず，限度があった。
【００１１】そのため，開口部６内のエミッタ電極窓と
なる凹部の断面構造は極端な凹型の形状になっていた。
なる凹部の断面構造は極端な凹型の形状になっていた。
【００１２】
【発明が解決しようとする課題】従って，従来のエミッ
タ自己整合型バイポーラトランジスタでは，エミッタ電
極窓が凹型になっているため，図４（ｄ）に示すよう
に，エミッタ電極配線膜16であるAl合金膜をスパッタ法
等で形成した場合，この電極窓の上縁部分でのエミッタ
電極配線膜16のステップカバレッジが非常に悪くなり，
断線等の電気的障害が起こる恐れがあった。
タ自己整合型バイポーラトランジスタでは，エミッタ電
極窓が凹型になっているため，図４（ｄ）に示すよう
に，エミッタ電極配線膜16であるAl合金膜をスパッタ法
等で形成した場合，この電極窓の上縁部分でのエミッタ
電極配線膜16のステップカバレッジが非常に悪くなり，
断線等の電気的障害が起こる恐れがあった。
【００１３】本発明は, 以上の点を鑑み，エミッタ電極
窓の平坦性を良くし，エミッタ電極配線膜のステップカ
バレッジを向上させる事を目的として提供されるもので
ある。
窓の平坦性を良くし，エミッタ電極配線膜のステップカ
バレッジを向上させる事を目的として提供されるもので
ある。
【００１４】
【課題を解決するための手段】図１〜３は本発明の原理
説明図であり, 工程順模式断面図で示してある。図にお
いて，１はSi基板，２はフィールドSiO2膜, ３は第１の
ポリSi膜，４は外部ベース領域，５はカバーSiO2膜，６
は開口部，７はスルーSiO2膜，８はベース不純物，９は
内部ベース領域，10はサイドウォールSiO2膜, 11はエミ
ッタ不純物, 12はエミッタ領域, 13は第２のポリSi膜，
14は第３のポリSi膜，15は第４のポリSi膜，16はエミッ
タ電極配線膜, 17はエミッタ電極配線であり, 図１から
図４まで全図を通して共通の番号を付与してある。
説明図であり, 工程順模式断面図で示してある。図にお
いて，１はSi基板，２はフィールドSiO2膜, ３は第１の
ポリSi膜，４は外部ベース領域，５はカバーSiO2膜，６
は開口部，７はスルーSiO2膜，８はベース不純物，９は
内部ベース領域，10はサイドウォールSiO2膜, 11はエミ
ッタ不純物, 12はエミッタ領域, 13は第２のポリSi膜，
14は第３のポリSi膜，15は第４のポリSi膜，16はエミッ
タ電極配線膜, 17はエミッタ電極配線であり, 図１から
図４まで全図を通して共通の番号を付与してある。
【００１５】上記の問題点を解決するための方法は，エ
ミッタ領域形成のためのイオン注入を行った後で，Al合
金膜等のエミッタ配線電極膜の下地膜となるポリSi膜を
ＣＶＤ法により成長する等の方法で，開口部内のエミッ
タ電極窓内側の凹部全体をポリSi膜で埋め込むことであ
る。
ミッタ領域形成のためのイオン注入を行った後で，Al合
金膜等のエミッタ配線電極膜の下地膜となるポリSi膜を
ＣＶＤ法により成長する等の方法で，開口部内のエミッ
タ電極窓内側の凹部全体をポリSi膜で埋め込むことであ
る。
【００１６】即ち，本発明の目的は，エミッタ自己整合
型バイポーラトランジスタにおいて, 図１〜図３に示す
ように，該トランジスタのカバーSiO2膜に開口されたエ
ミッタ電極窓がポリSi膜により埋め込まれた構造を有す
ることにより，図１（ａ）に示すように，フィールドSi
O2膜２で画定されたSi基板１の素子形成領域に, 第１の
ポリSi膜３からなるベース引き出し電極, 外部ベース領
域４，及び，カバーSiO2膜５を順次形成し, 該カバーSi
O2膜５に内部ベース領域，及び，エミッタ領域12形成用
の開口部６を設け, 該開口部６内の該Si基板１にベース
不純物８をイオン注入して内部ベース領域９を形成する
工程と,図１（ｂ）に示すように，該開口部６内にサイ
ドウォールSiO2膜８を形成し,エミッタ不純物11を該Si
基板１に注入してエミッタ領域12を形成する工程と,図
１（ｃ）に示すように，該開口部６内に第２のポリSi膜
13を埋め込み, 該第２のポリSi膜13を覆って, 該Si基板
１上に第３のポリSi膜14を被覆する工程と,図１（ｄ）
に示すように，該第３のポリSi膜14上にエミッタ電極配
線膜16を被覆し, 該エミッタ電極配線膜16, 及び, 該第
３のポリSi膜14をパタニングして,エミッタ電極配線17
を形成する工程とを含むことにより,また, 図２（ａ）
に示すように，フィールドSiO2膜２で画定されたSi基板
１の素子形成領域に, 第１のポリSi膜３からなるベース
引き出し電極, 外部ベース領域４，及び，カバーSiO2膜
５を順次形成し, 該カバーSiO2膜５に内部ベース領域，
及び，エミッタ領域12形成用の開口部６を設け, 該開口
部６内の該Si基板１にベース不純物８をイオン注入して
内部ベース領域９を形成する工程と,図２（ｂ）に示す
ように，該開口部６内にサイドウォールSiO2膜10を形成
し,エミッタ不純物11を該Si基板１に注入してエミッタ
領域12を形成する工程と,図２（ｃ）に示すように，第
２のポリSi膜13を該開口部６に埋め込んで, 該カバーSi
O2膜５上に被覆する工程と,図２（ｄ）に示すように，
該第２のポリSi膜13上にエミッタ電極配線膜16を被覆
し, 該エミッタ電極配線膜16, 及び, 該第２のポリSi膜
13をパタニングして,エミッタ電極配線16を形成する工
程とを含むことにより,更に, 図３（ａ）に示すよう
に，フィールドSiO2膜２で画定されたSi基板１の素子形
成領域に, 第１のポリSi膜３からなるベース引き出し電
極, 外部ベース領域４，及び，カバーSiO2膜５を順次形
成し, 該カバーSiO2膜５に内部ベース領域，及び，エミ
ッタ領域12形成用の開口部６を設け, 該開口部６内の該
Si基板１にベース不純物８をイオン注入して内部ベース
領域９を形成する工程と,図３（ｂ）に示すように，該
開口部６内にサイドウォールSiO2膜10を形成し,第２の
ポリSi膜13を該Si基板１上に被覆し, 該第２のポリSi膜
13を異方性エッチングして, 該開口部６にサイドウォー
ルとして形成する工程と,図３（ｃ）に示すように，第
３のポリSi膜14を該開口部６内壁のサイドウオールを覆
って, 該Si基板１上に形成し, エミッタ不純物11を該第
３のポリSi膜14を通して, 該Si基板１に注入し, エミッ
タ領域12を形成する工程と,図３（ｄ）に示すように，
第４のポリSi膜15を該開口部６内に埋め込んで, 該カバ
ーSiO2膜５上に被覆する工程と,図３（ｅ）に示すよう
に，該第４のポリSi膜15上にエミッタ電極配線膜16を被
覆し, 該エミッタ電極配線膜16, 及び, 該第４のポリSi
膜15，該第３のポリSi14をパタニングして, エミッタ電
極を形成する工程とを含むことにより達成される。
型バイポーラトランジスタにおいて, 図１〜図３に示す
ように，該トランジスタのカバーSiO2膜に開口されたエ
ミッタ電極窓がポリSi膜により埋め込まれた構造を有す
ることにより，図１（ａ）に示すように，フィールドSi
O2膜２で画定されたSi基板１の素子形成領域に, 第１の
ポリSi膜３からなるベース引き出し電極, 外部ベース領
域４，及び，カバーSiO2膜５を順次形成し, 該カバーSi
O2膜５に内部ベース領域，及び，エミッタ領域12形成用
の開口部６を設け, 該開口部６内の該Si基板１にベース
不純物８をイオン注入して内部ベース領域９を形成する
工程と,図１（ｂ）に示すように，該開口部６内にサイ
ドウォールSiO2膜８を形成し,エミッタ不純物11を該Si
基板１に注入してエミッタ領域12を形成する工程と,図
１（ｃ）に示すように，該開口部６内に第２のポリSi膜
13を埋め込み, 該第２のポリSi膜13を覆って, 該Si基板
１上に第３のポリSi膜14を被覆する工程と,図１（ｄ）
に示すように，該第３のポリSi膜14上にエミッタ電極配
線膜16を被覆し, 該エミッタ電極配線膜16, 及び, 該第
３のポリSi膜14をパタニングして,エミッタ電極配線17
を形成する工程とを含むことにより,また, 図２（ａ）
に示すように，フィールドSiO2膜２で画定されたSi基板
１の素子形成領域に, 第１のポリSi膜３からなるベース
引き出し電極, 外部ベース領域４，及び，カバーSiO2膜
５を順次形成し, 該カバーSiO2膜５に内部ベース領域，
及び，エミッタ領域12形成用の開口部６を設け, 該開口
部６内の該Si基板１にベース不純物８をイオン注入して
内部ベース領域９を形成する工程と,図２（ｂ）に示す
ように，該開口部６内にサイドウォールSiO2膜10を形成
し,エミッタ不純物11を該Si基板１に注入してエミッタ
領域12を形成する工程と,図２（ｃ）に示すように，第
２のポリSi膜13を該開口部６に埋め込んで, 該カバーSi
O2膜５上に被覆する工程と,図２（ｄ）に示すように，
該第２のポリSi膜13上にエミッタ電極配線膜16を被覆
し, 該エミッタ電極配線膜16, 及び, 該第２のポリSi膜
13をパタニングして,エミッタ電極配線16を形成する工
程とを含むことにより,更に, 図３（ａ）に示すよう
に，フィールドSiO2膜２で画定されたSi基板１の素子形
成領域に, 第１のポリSi膜３からなるベース引き出し電
極, 外部ベース領域４，及び，カバーSiO2膜５を順次形
成し, 該カバーSiO2膜５に内部ベース領域，及び，エミ
ッタ領域12形成用の開口部６を設け, 該開口部６内の該
Si基板１にベース不純物８をイオン注入して内部ベース
領域９を形成する工程と,図３（ｂ）に示すように，該
開口部６内にサイドウォールSiO2膜10を形成し,第２の
ポリSi膜13を該Si基板１上に被覆し, 該第２のポリSi膜
13を異方性エッチングして, 該開口部６にサイドウォー
ルとして形成する工程と,図３（ｃ）に示すように，第
３のポリSi膜14を該開口部６内壁のサイドウオールを覆
って, 該Si基板１上に形成し, エミッタ不純物11を該第
３のポリSi膜14を通して, 該Si基板１に注入し, エミッ
タ領域12を形成する工程と,図３（ｄ）に示すように，
第４のポリSi膜15を該開口部６内に埋め込んで, 該カバ
ーSiO2膜５上に被覆する工程と,図３（ｅ）に示すよう
に，該第４のポリSi膜15上にエミッタ電極配線膜16を被
覆し, 該エミッタ電極配線膜16, 及び, 該第４のポリSi
膜15，該第３のポリSi14をパタニングして, エミッタ電
極を形成する工程とを含むことにより達成される。
【００１７】
【作用】本発明では，上記のように，エミッタ電極窓の
凹部をポリSi膜で完全に埋め込んでしまうため，エミッ
タ電極窓の表面が平坦化され, Al合金膜等のエミッタ電
極配線膜のステップカバレッジが大幅に改善される。
凹部をポリSi膜で完全に埋め込んでしまうため，エミッ
タ電極窓の表面が平坦化され, Al合金膜等のエミッタ電
極配線膜のステップカバレッジが大幅に改善される。
【００１８】
【実施例】図１〜図３は本発明の原理説明図兼第１〜第
３の実施例の工程順模式断面図である。
３の実施例の工程順模式断面図である。
【００１９】第１の実施例について，図１により説明す
る。図１（ａ）に示すように，ｐ型Si基板１上にｎ型エ
ピタキシャル層を成長し，選択酸化法により 6,000Åの
厚さにフィールドSiO2膜２を形成して, Si基板１上に素
子形成領域を画定する。
る。図１（ａ）に示すように，ｐ型Si基板１上にｎ型エ
ピタキシャル層を成長し，選択酸化法により 6,000Åの
厚さにフィールドSiO2膜２を形成して, Si基板１上に素
子形成領域を画定する。
【００２０】第１のポリSi膜３をＣＶＤ法により 1,000
Åの厚さに成長し, パタニングして, ベース引き出し電
極を形成する。第１のポリSi膜３は成長時にベース不純
物としてボロンをドープするか, 或いは, 成長後, イオ
ン注入法によりボロンを注入する。
Åの厚さに成長し, パタニングして, ベース引き出し電
極を形成する。第１のポリSi膜３は成長時にベース不純
物としてボロンをドープするか, 或いは, 成長後, イオ
ン注入法によりボロンを注入する。
【００２１】Si基板１上にカバーSiO2膜５をＣＶＤ法に
より 3,000Åの厚さに被覆し, エミッタ及びベース領域
形成用の開口部６をフォトリソグラフィ技術により設け
る。その後，ウエット酸素中で 900℃15分の熱処理を行
い，開口部６内のSi基板１上に 700Åの厚さのスルーSi
O2膜７を形成するとともに，第１のポリSi膜３中のポロ
ンをSi基板１に拡散して外部ベース領域４を形成する。
より 3,000Åの厚さに被覆し, エミッタ及びベース領域
形成用の開口部６をフォトリソグラフィ技術により設け
る。その後，ウエット酸素中で 900℃15分の熱処理を行
い，開口部６内のSi基板１上に 700Åの厚さのスルーSi
O2膜７を形成するとともに，第１のポリSi膜３中のポロ
ンをSi基板１に拡散して外部ベース領域４を形成する。
【００２２】イオン注入法により，ボロン(B +) を加速
電圧35KeV,ドーズ量３ｘ1013/cm 2 程度の条件で内部ベ
ースの形成予定領域に注入する。図１（ｂ）に示すよう
に，Si基板１上にＣＶＤ法によりSiO2膜を 3,000Åの厚
さに被覆し, 異方性ドライエッチングにより, 開口部６
の側壁のみにサイドウォールSiO2膜８を形成する。
電圧35KeV,ドーズ量３ｘ1013/cm 2 程度の条件で内部ベ
ースの形成予定領域に注入する。図１（ｂ）に示すよう
に，Si基板１上にＣＶＤ法によりSiO2膜を 3,000Åの厚
さに被覆し, 異方性ドライエッチングにより, 開口部６
の側壁のみにサイドウォールSiO2膜８を形成する。
【００２３】ついで, イオン注入法により, エミッタ不
純物として砒素(As)を, 加速電圧60KeV,ドーズ量１ｘ10
16/cm 2 程度の条件で注入し, エミッタの形成予定領域
に注入する。
純物として砒素(As)を, 加速電圧60KeV,ドーズ量１ｘ10
16/cm 2 程度の条件で注入し, エミッタの形成予定領域
に注入する。
【００２４】続いて, Si基板１を 1,150℃で30秒間の熱
処理を行い, Si基板１に注入したイオンを活性化して,
エミッタ領域12を形成する。図１（ｃ）に示すように，
開口部６内に第２のポリSi膜13をＣＶＤ法により，3,00
0Åの厚さに堆積して一杯に埋め込み, 続いて, Si基板
１上に第３のポリSi膜14を 1,000Åの厚さに被覆する。
処理を行い, Si基板１に注入したイオンを活性化して,
エミッタ領域12を形成する。図１（ｃ）に示すように，
開口部６内に第２のポリSi膜13をＣＶＤ法により，3,00
0Åの厚さに堆積して一杯に埋め込み, 続いて, Si基板
１上に第３のポリSi膜14を 1,000Åの厚さに被覆する。
【００２５】図１（ｄ）に示すように，第３のポリSi膜
14上にエミッタ電極配線膜16としてバリアメリルととAl
と銅(Cu)の合金膜をスパッタ法により10,000Åの厚さに
被覆し, 図示しないバリアメタルとレジスト膜をマスク
として, エミッタ電極配線膜16, 及び, 第３のポリSi膜
14をパタニングして, エミッタ電極配線17を形成する。
14上にエミッタ電極配線膜16としてバリアメリルととAl
と銅(Cu)の合金膜をスパッタ法により10,000Åの厚さに
被覆し, 図示しないバリアメタルとレジスト膜をマスク
として, エミッタ電極配線膜16, 及び, 第３のポリSi膜
14をパタニングして, エミッタ電極配線17を形成する。
【００２６】次に，第２の実施例について，図２により
説明する。第２の実施例は第１の実施例との違いは，エ
ミッタ電極窓となる開口部６に，第１の実施例では第２
のポリSi膜を埋め込み，電極配線用の第３のポリSi膜を
Si基板１に被覆するというように，ポリSi膜の被着を２
回に分けて行ったのに対して，第２の実施例では，図２
（ｃ）に示すように，第２のポリSi膜を厚くし，ＣＶＤ
法により 4,000Åの厚さにして, １回のＣＶＤ工程で，
ポリSi膜を開口部６内に一杯に埋め込み，更にSi基板１
上も被覆している。
説明する。第２の実施例は第１の実施例との違いは，エ
ミッタ電極窓となる開口部６に，第１の実施例では第２
のポリSi膜を埋め込み，電極配線用の第３のポリSi膜を
Si基板１に被覆するというように，ポリSi膜の被着を２
回に分けて行ったのに対して，第２の実施例では，図２
（ｃ）に示すように，第２のポリSi膜を厚くし，ＣＶＤ
法により 4,000Åの厚さにして, １回のＣＶＤ工程で，
ポリSi膜を開口部６内に一杯に埋め込み，更にSi基板１
上も被覆している。
【００２７】その外の工程は，第１の実施例と同一であ
る。更に，第３の実施例について，図３により説明す
る。第３の実施例は，図３（ｄ）に示すように，エミッ
タ領域の形成に開口部６内に 1,000Å程度のポリSi膜を
薄く成長して, イオン注入によりエミッタ領域に不純物
を注入する工程までは, 従来例と同じであり, その後,
エミッタ電極配線膜16となるAl合金膜を被覆する前に,
第４のポリSiをＣＶＤ法により開口部６を埋め込むと同
時に，第３のポリSi膜の上に重ねて被覆する。
る。更に，第３の実施例について，図３により説明す
る。第３の実施例は，図３（ｄ）に示すように，エミッ
タ領域の形成に開口部６内に 1,000Å程度のポリSi膜を
薄く成長して, イオン注入によりエミッタ領域に不純物
を注入する工程までは, 従来例と同じであり, その後,
エミッタ電極配線膜16となるAl合金膜を被覆する前に,
第４のポリSiをＣＶＤ法により開口部６を埋め込むと同
時に，第３のポリSi膜の上に重ねて被覆する。
【００２８】そして，図３（ｅ）に示すように，エミッ
タ電極配線膜16であるバリアメタル, 及び, Al合金膜を
スパッタ法により10,000Åの厚さに積層し, 図示しない
マスクを用いてエミッタ電極配線膜16, 及び, 第４のポ
リSi15, 第３のポリSi膜14をパタニングして, エミッタ
配線電極を形成する。
タ電極配線膜16であるバリアメタル, 及び, Al合金膜を
スパッタ法により10,000Åの厚さに積層し, 図示しない
マスクを用いてエミッタ電極配線膜16, 及び, 第４のポ
リSi15, 第３のポリSi膜14をパタニングして, エミッタ
配線電極を形成する。
【００２９】
【発明の効果】本発明によれば，以上説明したように，
エミッタ電極窓の凹部をポリSi膜で完全に埋め込んでし
まうため，エミッタ電極窓の表面が平坦化され, Al合金
膜等のエミッタ電極配線膜のステップカバレッジが大幅
に改善され, 自己整合型バイポーラトランジスタの品質
が向上し, 半導体装置の信頼性に寄与するところが大き
い。
エミッタ電極窓の凹部をポリSi膜で完全に埋め込んでし
まうため，エミッタ電極窓の表面が平坦化され, Al合金
膜等のエミッタ電極配線膜のステップカバレッジが大幅
に改善され, 自己整合型バイポーラトランジスタの品質
が向上し, 半導体装置の信頼性に寄与するところが大き
い。
【図面の簡単な説明】
【図１】 本発明の第１の実施例の工程順模式断面図
【図２】 本発明の第２の実施例の工程順模式断面図
【図３】 本発明の第３の実施例の工程順模式断面図
【図４】 従来例の説明図
１ Si基板 ２ フィールドSiO2膜 ３ 第１のポリSi膜 ４ 外部ベース領域 ５ カバーSiO2膜 ６ 開口部 ７ スルーSiO2膜 ８ ベース不純物 ９ 内部ベース領域 10 サイドウォールSiO2膜 11 エミッタ不純物 12 エミッタ領域 13 第２のポリSi膜 14 第３のポリSi膜 15 第４のポリSi膜 16 エミッタ電極配線膜 17 エミッタ電極配線
Claims (4)
- 【請求項１】 エミッタ自己整合型バイポーラトランジ
スタにおいて, 該トランジスタのカバー酸化膜に開口されたエミッタ電
極窓が多結晶シリコン膜により埋め込まれた構造を有す
ることを特徴とする半導体装置。 - 【請求項２】 フィールド二酸化シリコン膜(2) で画定
されたシリコン基板(1) の素子形成領域に, 第１の多結
晶シリコン膜(3) からなるベース引き出し電極, 外部ベ
ース領域(4) 及びカバー二酸化シリコン膜(5) を順次形
成し, 該カバー酸化膜(5) に内部ベース領域及びエミッ
タ領域(12)形成用の開口部(6) を設け, 該開口部(6) 内
の該シリコン基板(1) にベース不純物(8) イオン注入し
て内部ベース領域(9) を形成する工程と, 該開口部(6) 内にサイドウォール二酸化シリコン膜(10)
を形成し, エミッタ不純物(11)を該シリコン基板(1) に
注入してエミッタ領域(12)を形成する工程と, 該開口部(6) 内に第２の多結晶シリコン膜(13)を埋め込
み, 該第２の多結晶シリコン膜(13)を覆って, 該シリコ
ン基板(1) 上に第３の多結晶シリコン膜(14)を被覆する
工程と, 該第３の多結晶シリコン膜(14)上にエミッタ電極配線膜
(16)を被覆し, 該エミッタ電極配線膜(16), 及び, 該第
３の多結晶シリコン膜(14)をパタニングして,エミッタ
電極配線(17)を形成する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項３】 フィールド二酸化シリコン膜(2) で画定
されたシリコン基板(1) の素子形成領域に, 第１の多結
晶シリコン膜(3) からなるベース引き出し電極, 外部ベ
ース領域(4) 及びカバー二酸化シリコン膜(5) を順次形
成し, 該カバー二酸化シリコン膜(5) に内部ベース領域
及びエミッタ領域(12)形成用の開口部(6) を設け, 該開
口部(6) 内の該シリコン基板(1) にベース不純物(8) を
イオン注入して内部ベース領域(9) を形成する工程と, 該開口部(6) 内にサイドウォール二酸化シリコン膜(10)
を形成し, エミッタ不純物(11)を該シリコン基板(1) に
注入してエミッタ領域(12)を形成する工程と, 第２の多結晶シリコン膜(13)を該開口部(6) に埋め込ん
で, 該カバー二酸化シリコン膜(5) 上に被覆する工程
と, 該第２の多結晶シリコン膜(13)上にエミッタ電極配線膜
(16)を被覆し, 該エミッタ電極配線膜(16), 及び, 該第
２の多結晶シリコン膜(13)をパタニングして,エミッタ
電極配線(16)を形成する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項４】 フィールド二酸化シリコン膜(2) で画定
されたシリコン基板(1) の素子形成領域に, 第１の多結
晶シリコン膜(3) からなるベース引き出し電極, 外部ベ
ース領域(4) 及びカバー二酸化シリコン膜(5) を順次形
成し, 該カバー二酸化シリコン膜(5) に内部ベース領域
及びエミッタ領域(12)形成用の開口部(6) を設け, 該開
口部(6) 内の該シリコン基板(1) にベース不純物(8) を
イオン注入して内部ベース領域(9) を形成する工程と, 該開口部(6) 内のスルー酸化膜(7) 上に, サイドウォー
ル二酸化シリコン膜(10), 及び, 第２の多結晶シリコン
膜(13)を順次形成し, 該第２の多結晶シリコン膜(13),
サイドウォール二酸化シリコン膜(5),及び, 該開口部
(6) 内のスルー酸化膜(7) を異方性エッチングして, 該
開口部(6) にサイドウォールとして形成する工程と, 第３の多結晶シリコン膜(14)を該開口部(6) 内壁のサイ
ドウオールを覆って,該シリコン基板(1) 上に形成し,
エミッタ不純物(11)を該第３の多結晶シリコン膜(14)を
通して, 該シリコン基板(1) に注入し, エミッタ領域(1
2)を形成する工程と, 第４の多結晶シリコン膜(15)を該開口部(6) 内に埋め込
んで, 該カバー二酸化シリコン膜(5) 上に被覆する工程
と, 該第４の多結晶シリコン膜(15)上にエミッタ電極配線膜
(16)を被覆し, 該エミッタ電極配線膜(16), 及び, 該第
４の多結晶シリコン膜(15)，該第３の多結晶シリコン膜
(14)をパタニングして, エミッタ電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33903891A JPH05175206A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33903891A JPH05175206A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175206A true JPH05175206A (ja) | 1993-07-13 |
Family
ID=18323686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33903891A Withdrawn JPH05175206A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175206A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5893759A (en) * | 1995-04-20 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
| US8148748B2 (en) | 2007-09-26 | 2012-04-03 | Stmicroelectronics N.V. | Adjustable field effect rectifier |
| US9029921B2 (en) | 2007-09-26 | 2015-05-12 | Stmicroelectronics International N.V. | Self-bootstrapping field effect diode structures and methods |
| US9048308B2 (en) | 2007-09-26 | 2015-06-02 | Stmicroelectronics International N.V. | Regenerative building block and diode bridge rectifier and methods |
| US9111988B2 (en) | 2013-02-20 | 2015-08-18 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
-
1991
- 1991-12-20 JP JP33903891A patent/JPH05175206A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5893759A (en) * | 1995-04-20 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
| US8148748B2 (en) | 2007-09-26 | 2012-04-03 | Stmicroelectronics N.V. | Adjustable field effect rectifier |
| US9012954B2 (en) | 2007-09-26 | 2015-04-21 | STMicroelectronics International B.V. | Adjustable field effect rectifier |
| US9029921B2 (en) | 2007-09-26 | 2015-05-12 | Stmicroelectronics International N.V. | Self-bootstrapping field effect diode structures and methods |
| US9048308B2 (en) | 2007-09-26 | 2015-06-02 | Stmicroelectronics International N.V. | Regenerative building block and diode bridge rectifier and methods |
| US9111988B2 (en) | 2013-02-20 | 2015-08-18 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |