JP3029653B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、特にMOSト
ランジスタのゲート電極形成方法に関する。
ランジスタのゲート電極形成方法に関する。
（従来の技術） 第８図は、従来例のゲート電極形成の工程断面図であ
る。
る。
半導体基板101上に厚さ約10nmのゲート酸化膜102を熱
酸化によって形成する。次に厚さ約400nmのポリシリコ
ン103をCVD法によって堆積する。次にフォトリソグラフ
ィ工程によりゲート電極のレジストパターン104を形成
する（第８図（ａ））。
酸化によって形成する。次に厚さ約400nmのポリシリコ
ン103をCVD法によって堆積する。次にフォトリソグラフ
ィ工程によりゲート電極のレジストパターン104を形成
する（第８図（ａ））。
次に、このレジストパターン104をマスクにリアクテ
ィブイオンエッチング（RIE法）によりゲートポリシリ
コン103を異方的にエッチングする。その際ゲートポリ
シリコン103とゲート酸化膜102の厚さの比は約40あるの
で、ゲートポリシリコン103のエッチングの10％オーバ
に行なうと40倍、20％オーバに行なうと80倍のエッチン
グ選択比がないとゲート酸化膜102はエッチングされつ
くしてしまう。更に、ゲートポリシリコン103と半導体
基板101のエッチング選択比は、ほぼ１に近いので瞬時
にして半導体基板101はエッチングされてしまう。この
際、半導体基板101に入ったダメージにより、素子がリ
ークするなどの悪影響がある（第８図（ｂ））。
ィブイオンエッチング（RIE法）によりゲートポリシリ
コン103を異方的にエッチングする。その際ゲートポリ
シリコン103とゲート酸化膜102の厚さの比は約40あるの
で、ゲートポリシリコン103のエッチングの10％オーバ
に行なうと40倍、20％オーバに行なうと80倍のエッチン
グ選択比がないとゲート酸化膜102はエッチングされつ
くしてしまう。更に、ゲートポリシリコン103と半導体
基板101のエッチング選択比は、ほぼ１に近いので瞬時
にして半導体基板101はエッチングされてしまう。この
際、半導体基板101に入ったダメージにより、素子がリ
ークするなどの悪影響がある（第８図（ｂ））。
次に、この状態で酸化を行なうと酸化膜105形成時の
ゲートポリシリコン103端に酸化膜105がバースビーク10
6の様にくい込み、ゲート端でゲート酸化膜102の厚さが
厚くなるため、或値の変動など素子の特性劣化を招来す
る（第８図（ｃ））。
ゲートポリシリコン103端に酸化膜105がバースビーク10
6の様にくい込み、ゲート端でゲート酸化膜102の厚さが
厚くなるため、或値の変動など素子の特性劣化を招来す
る（第８図（ｃ））。
次に、ソース／ドレイン領域107を形成すると酸化膜1
05のバーズビーク106の為、ゲートポリシリコン103端と
ソース／ドレイン領域107端との重なりが小さくなりす
ぎボットキャリアに対する信頼性が低下する（第８図
（ｄ））。
05のバーズビーク106の為、ゲートポリシリコン103端と
ソース／ドレイン領域107端との重なりが小さくなりす
ぎボットキャリアに対する信頼性が低下する（第８図
（ｄ））。
以上に示す様なゲート電極の形成方法においては、ゲ
ートポリシリコン103のリアクティブイオンエッチング
時に、半導体基板101がエッチングされる為リークの発
生、素子特性の変動、劣化あるいは素子の信頼性の低下
等の問題点をひきおこす。しかしながら現状のエッチン
グ技術では、ポリシリコンと酸化膜のエッチング選択比
を40倍以上に向上させることは難しい。従って、厚さ約
10nm以下の薄いゲート酸化膜を持つMOSトランジスタを
製造することは極めて困難である。
ートポリシリコン103のリアクティブイオンエッチング
時に、半導体基板101がエッチングされる為リークの発
生、素子特性の変動、劣化あるいは素子の信頼性の低下
等の問題点をひきおこす。しかしながら現状のエッチン
グ技術では、ポリシリコンと酸化膜のエッチング選択比
を40倍以上に向上させることは難しい。従って、厚さ約
10nm以下の薄いゲート酸化膜を持つMOSトランジスタを
製造することは極めて困難である。
第９図は従来技術のアルミゲートトランジスタ形状の
工程断面図である。
工程断面図である。
半導体基板108上に酸化膜109を厚さ約200nm堆積しフ
ォトリソグラフィ工程によりゲート電極のレジストパタ
ーン110を形成し、これをマスクに酸化膜109をエッチン
グする（第９図（ａ））。
ォトリソグラフィ工程によりゲート電極のレジストパタ
ーン110を形成し、これをマスクに酸化膜109をエッチン
グする（第９図（ａ））。
次に、レジストをはく離し、酸化膜109をマスクに不
純物を拡散させ、半導体基板108中にソース／ドレイン
領域111を形成する（第９図（ｂ））。
純物を拡散させ、半導体基板108中にソース／ドレイン
領域111を形成する（第９図（ｂ））。
次に、酸化膜109をエッチング除去後、厚さ約100nmの
ゲート酸化膜112を熱酸化法によって形成する。次に、
厚さ約400nmのアルミニウム合金をスパッタ法により堆
積する。次にフォトリソグラフィ工程によりゲート電極
のレジストパターンを形成し、これをマスクにアルミニ
ウムゲート113をエッチングにより形成する（第９図
（ｃ））。
ゲート酸化膜112を熱酸化法によって形成する。次に、
厚さ約400nmのアルミニウム合金をスパッタ法により堆
積する。次にフォトリソグラフィ工程によりゲート電極
のレジストパターンを形成し、これをマスクにアルミニ
ウムゲート113をエッチングにより形成する（第９図
（ｃ））。
以上に示す様なアルミニウムゲートトランジスタの形
成方法においては、ソース／ドレイン領域111とアルミ
ニウムゲート113の形成が異なるフォトリソグラフィ工
程により行なわれている為ソース／ドレイン領域111と
アルミニウムゲート113との間の合わせずれを見込んで
素子を形成する必要があり、素子の微細化には適さな
い。
成方法においては、ソース／ドレイン領域111とアルミ
ニウムゲート113の形成が異なるフォトリソグラフィ工
程により行なわれている為ソース／ドレイン領域111と
アルミニウムゲート113との間の合わせずれを見込んで
素子を形成する必要があり、素子の微細化には適さな
い。
第10図は、従来技術のポリシリコンゲートトランジス
タ形成の工程断面図である。
タ形成の工程断面図である。
ｎ型半導体基板114上に厚さ約20nmの酸化膜115を熱酸
化法によって形成する。次にチャネル不純物層115を形
成する為に、ボロンを加速電圧20keV、ドーズ量２×10
12cm-2の条件でイオン注入する。この際のチャネル不純
物層1141の深さは約0.1μｍである（第10図（ａ））。
化法によって形成する。次にチャネル不純物層115を形
成する為に、ボロンを加速電圧20keV、ドーズ量２×10
12cm-2の条件でイオン注入する。この際のチャネル不純
物層1141の深さは約0.1μｍである（第10図（ａ））。
次に、リンを拡散させたポリシリコンを半導体基板11
4上に堆積後、フォトソグラフィ工程によりゲート電極
のレジストパターンを形成し、これをマスクにエッチン
グを行ないポリシリコンゲート116を形成する。次に、
レジストパターンをはく離後、ポリシリコンゲート116
を熱酸化する。この熱酸化の際、チャネル不純物層1141
の深さは約0.15μｍ迄伸びる（第10図（ｂ））。
4上に堆積後、フォトソグラフィ工程によりゲート電極
のレジストパターンを形成し、これをマスクにエッチン
グを行ないポリシリコンゲート116を形成する。次に、
レジストパターンをはく離後、ポリシリコンゲート116
を熱酸化する。この熱酸化の際、チャネル不純物層1141
の深さは約0.15μｍ迄伸びる（第10図（ｂ））。
次に、ソース／ドレイン領域117をボロンのイオン注
入と900℃,30分程度のアニールによって形成する。この
アニール処理の際、チャネル不純物層115の深さは約0.2
μｍ迄伸びる（第10図（ｃ））。
入と900℃,30分程度のアニールによって形成する。この
アニール処理の際、チャネル不純物層115の深さは約0.2
μｍ迄伸びる（第10図（ｃ））。
一般にn+ゲートを用いた場合、ゲートポリシリコンと
半導体基板の仕事関数の差から、半導体基板の表面を薄
いｐ型にする必要があるがこのｐ型不純物層が浅ければ
浅い程ゲート電極によるチャネル領域の制御がしやすく
なり、いわゆるショートチャネル効果に有利である。
半導体基板の仕事関数の差から、半導体基板の表面を薄
いｐ型にする必要があるがこのｐ型不純物層が浅ければ
浅い程ゲート電極によるチャネル領域の制御がしやすく
なり、いわゆるショートチャネル効果に有利である。
しかしながら、以上に示した様なポリシリコンゲート
トランジスタの形成方法においては、チャネル不純物を
イオン注入してからの熱処理工程が、数多く入る為、浅
いチャネル不純物層を形成できない。従って、素子を微
細化することも難しくなる。
トランジスタの形成方法においては、チャネル不純物を
イオン注入してからの熱処理工程が、数多く入る為、浅
いチャネル不純物層を形成できない。従って、素子を微
細化することも難しくなる。
（発明が解決しようとする課題） 以上の様に、従来のMOSトランジスタの形成方法にお
いては、薄いゲート酸化膜を用いたMOSトランジスタが
形成できない金属をゲート材料とした場合、セルファラ
インでソース／ドレイン領域が形成できない、浅いチャ
ネル領域の不純物拡散層が形成できず、従って0.5μｍ
以下のゲート長を持つ微細なMOSトランジスタを製造で
きないという問題点があった。
いては、薄いゲート酸化膜を用いたMOSトランジスタが
形成できない金属をゲート材料とした場合、セルファラ
インでソース／ドレイン領域が形成できない、浅いチャ
ネル領域の不純物拡散層が形成できず、従って0.5μｍ
以下のゲート長を持つ微細なMOSトランジスタを製造で
きないという問題点があった。
本発明は、この様な課題を解決する半導体装置の製造
方法を提供することを目的とする。
方法を提供することを目的とする。
（課題を解決するための手段） 本発明は上記事実に鑑みて為されたもので、半導体基
板上のゲート電極形成予定域にこのゲート電極と同一形
状のダミーゲートを形成する工程と、このダミーゲート
をマスクに不純物を導入しソース／ドレイン領域を形成
する工程と、このソース／ドレイン領域上に前記ダミー
ゲート以下の厚さに絶縁膜を形成する工程と、前記ダミ
ーゲートをエッチング除去し溝を形成する工程と、この
エッチング除去された溝にゲート電極材料を埋め込む工
程とを具備したことを特徴とする半導体装置の製造方法
を提供する。
板上のゲート電極形成予定域にこのゲート電極と同一形
状のダミーゲートを形成する工程と、このダミーゲート
をマスクに不純物を導入しソース／ドレイン領域を形成
する工程と、このソース／ドレイン領域上に前記ダミー
ゲート以下の厚さに絶縁膜を形成する工程と、前記ダミ
ーゲートをエッチング除去し溝を形成する工程と、この
エッチング除去された溝にゲート電極材料を埋め込む工
程とを具備したことを特徴とする半導体装置の製造方法
を提供する。
（作用） この様に本発明によればダミーゲートをマスクにして
自己整合的にソース／ドレイン領域を形成すると共に、
ダミーゲートを除去後更に自己整合的にゲート電極を形
成している為、ソース／ドレイン領域とゲート電極に合
わせずれが生じず微細化された素子を形成することがで
きる。
自己整合的にソース／ドレイン領域を形成すると共に、
ダミーゲートを除去後更に自己整合的にゲート電極を形
成している為、ソース／ドレイン領域とゲート電極に合
わせずれが生じず微細化された素子を形成することがで
きる。
また、ゲート電極と周囲の絶縁膜の高さをそろえるこ
とが可能であるので素子の平坦化をはかることができ
る。
とが可能であるので素子の平坦化をはかることができ
る。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は、本発明の第１の実施例の半導体装置の製造
方法の工程断面図である。
方法の工程断面図である。
ｎ型シリコン基板１表面に熱酸化により酸化膜２を形
成する。次にフォトリソグラフィ工程により厚さ約１μ
ｍのゲート電極のレジストパターンを形成する。このレ
ジストパターンがダミーゲート３となる。なお、この際
レジストとしては疎水性のものを用いる（第１図
（ａ））。
成する。次にフォトリソグラフィ工程により厚さ約１μ
ｍのゲート電極のレジストパターンを形成する。このレ
ジストパターンがダミーゲート３となる。なお、この際
レジストとしては疎水性のものを用いる（第１図
（ａ））。
次に、ダミーゲート３をマスクにボロンを加速電圧20
keV、ドーズ量５×1015cm-2の条件でイオン注入し、ソ
ース／ドレイン領域４を形成する。この際、ソース／ド
レイン領域４はダミーゲート３に対して自己整合的に形
成される（第１図（ｂ））。
keV、ドーズ量５×1015cm-2の条件でイオン注入し、ソ
ース／ドレイン領域４を形成する。この際、ソース／ド
レイン領域４はダミーゲート３に対して自己整合的に形
成される（第１図（ｂ））。
次に、シリカを飽和させたケイフッ化水素酸水溶液に
ウェーハを浸漬し、Alを添加すると、ｎ型シリコン基板
１上にSiO2膜５が形成される。この際、レジストから成
るダミーゲート３は疎水性である為、ダミーゲート３上
には、SiO2膜５は形成されない。通常ポジ型レジストは
疎水性を示すが、フッ素を含むプラズマにさらすことに
より、より一層疎水性を示す様になる為、SiO2膜５を形
成する工程に先だってｎ型シリコン基板１にプラズマ処
理を施しておいてもよい。また、このSiO2膜５は、ダミ
ーゲート３より薄く例えば厚さ約0.8μｍとする。この
際、SiO2膜５は、ダミーゲート３に対して自己整合的に
形成される（第１図（ｃ））。
ウェーハを浸漬し、Alを添加すると、ｎ型シリコン基板
１上にSiO2膜５が形成される。この際、レジストから成
るダミーゲート３は疎水性である為、ダミーゲート３上
には、SiO2膜５は形成されない。通常ポジ型レジストは
疎水性を示すが、フッ素を含むプラズマにさらすことに
より、より一層疎水性を示す様になる為、SiO2膜５を形
成する工程に先だってｎ型シリコン基板１にプラズマ処
理を施しておいてもよい。また、このSiO2膜５は、ダミ
ーゲート３より薄く例えば厚さ約0.8μｍとする。この
際、SiO2膜５は、ダミーゲート３に対して自己整合的に
形成される（第１図（ｃ））。
次に、レジストから成るダミーゲート３を除去し、チ
ャネル不純物としてボロンを加速電圧20keV、ドーズ量
２×1013の条件でイオンを注入する。この際、既にソー
ス／ドレイン領域４は形成されているので、チャネルイ
オン注入後の熱処理に従来に比べ短時間で済む。従って
チャネル不純物層はシャープなチャネルプロファイルを
得ることができる（第１図（ｄ））。
ャネル不純物としてボロンを加速電圧20keV、ドーズ量
２×1013の条件でイオンを注入する。この際、既にソー
ス／ドレイン領域４は形成されているので、チャネルイ
オン注入後の熱処理に従来に比べ短時間で済む。従って
チャネル不純物層はシャープなチャネルプロファイルを
得ることができる（第１図（ｄ））。
次に、フッ化アンモニウム溶液を用いてダミーゲート
３を除去することにより露出したSiO2膜２をエッチング
除去し、ゲート酸化を行って厚さ約5nmのゲート酸化膜
６を形成する。ここで、SiO2膜２を除去したのは、SiO2
膜２上にはレジストが形成されていたので、このSiO2膜
２をそのままゲート酸化膜として用いるとレジストによ
る汚染で素子特性を劣化させる為である。次に、除去さ
れたダミーゲート３の部分にポリシリコン７をCVD法に
より堆積する。CVD法により形成されたポリシリコン７
は、カバレージが良く、除去されたダミーゲートの溝部
を埋め込むことができる（第１図（ｅ））。
３を除去することにより露出したSiO2膜２をエッチング
除去し、ゲート酸化を行って厚さ約5nmのゲート酸化膜
６を形成する。ここで、SiO2膜２を除去したのは、SiO2
膜２上にはレジストが形成されていたので、このSiO2膜
２をそのままゲート酸化膜として用いるとレジストによ
る汚染で素子特性を劣化させる為である。次に、除去さ
れたダミーゲート３の部分にポリシリコン７をCVD法に
より堆積する。CVD法により形成されたポリシリコン７
は、カバレージが良く、除去されたダミーゲートの溝部
を埋め込むことができる（第１図（ｅ））。
次に、このポリシリコン７にリンを拡散した後、リア
クティブイオンエッチングを行なうことにより、除去さ
れたダミーゲートの部分にのみ、ポリシリコン７が埋め
込まれることになる。この際、ポリシリコン７から成る
ゲート電極は、ソース／ドレイン領域４に対して自己整
合的に形成される（第１図（ｆ））。
クティブイオンエッチングを行なうことにより、除去さ
れたダミーゲートの部分にのみ、ポリシリコン７が埋め
込まれることになる。この際、ポリシリコン７から成る
ゲート電極は、ソース／ドレイン領域４に対して自己整
合的に形成される（第１図（ｆ））。
以上に示した様な半導体装置の製造方法によれば、ダ
ミーゲートをマスクにして自己整合的にソース／ドレイ
ン領域を形成し、このダミーゲートを除去後、従来に比
べ比較的短時間の熱処理によりチャネル不純物層を形成
し、続いてゲート酸化膜を形成し、更にこのゲート酸化
膜上に自己整合的にポリシリコンゲート電極を形成して
いる為、以下の効果を奏する。即ち、ゲート酸化膜厚が
5nmという極めて薄い場合でもシリコン基板に損傷を与
えることなくゲートの加工ができる。また、チャネル不
純物プロファイルをシャープに形成することができる。
また、ソース／ドレイン領域より後にゲート電極を形成
しているにもかかわらず両者に合わせずれが生じず、微
細化された素子を形成することができる。更に、ゲート
電極とその周囲のSiO2膜の高さがほぼそろうので、例え
ば、この後の工程において絶縁膜の堆積平坦化を容易に
行なうことが可能となる。
ミーゲートをマスクにして自己整合的にソース／ドレイ
ン領域を形成し、このダミーゲートを除去後、従来に比
べ比較的短時間の熱処理によりチャネル不純物層を形成
し、続いてゲート酸化膜を形成し、更にこのゲート酸化
膜上に自己整合的にポリシリコンゲート電極を形成して
いる為、以下の効果を奏する。即ち、ゲート酸化膜厚が
5nmという極めて薄い場合でもシリコン基板に損傷を与
えることなくゲートの加工ができる。また、チャネル不
純物プロファイルをシャープに形成することができる。
また、ソース／ドレイン領域より後にゲート電極を形成
しているにもかかわらず両者に合わせずれが生じず、微
細化された素子を形成することができる。更に、ゲート
電極とその周囲のSiO2膜の高さがほぼそろうので、例え
ば、この後の工程において絶縁膜の堆積平坦化を容易に
行なうことが可能となる。
なお、ポリシリコンのかわりにアルミニウムをスパッ
タ法又はCVD法により堆積後エッチバックすることによ
りアルミニウムゲート電極のMOSトランジスタを形成す
ることができる。以上の様なアルミニウムゲート電極の
MOSトランジスタの形成方法によれば上記に示した効果
の他に以下に示す様な効果を得ることができる。
タ法又はCVD法により堆積後エッチバックすることによ
りアルミニウムゲート電極のMOSトランジスタを形成す
ることができる。以上の様なアルミニウムゲート電極の
MOSトランジスタの形成方法によれば上記に示した効果
の他に以下に示す様な効果を得ることができる。
即ち、ソース／ドレイン領域形成後にゲート電極を形
成しているので熱処理が少なくてすみアルミニウムの様
な比較的融点の低い材料をゲート電極に用いることがで
きる。
成しているので熱処理が少なくてすみアルミニウムの様
な比較的融点の低い材料をゲート電極に用いることがで
きる。
第２図は、本発明の第２の実施例の半導体装置の製造
方法の工程断面図である。
方法の工程断面図である。
ｐ型シリコン基板８上に厚さ約20nmの熱酸化膜９を形
成する。次に厚さ約0.3μｍのポリシリコン10をCVD法に
より堆積し、リンを拡散させ、更にこのポリシリコン10
上にシリコンチッ化膜11をCVD法により堆積する。次に
フォトリソグラフィ工程により、ゲート電極のレジスト
パターンを形成し、このレジストパターンをマスクにリ
アクティブイオンエッチングによりシリコンチッ化膜1
1、ポリシリコン10をエッチング除去する。この際残置
したシリコンチッ化膜11、ポリシリコン10がダミーゲー
ト12となる。ダミーゲート12の材料としては、レジス
ト、絶縁物、タングステン等の高融点金属、ポリシリコ
ン、ポリシリコンとシリサイド、高融点金属の積層膜等
を用いることができる（第２図（ａ））。
成する。次に厚さ約0.3μｍのポリシリコン10をCVD法に
より堆積し、リンを拡散させ、更にこのポリシリコン10
上にシリコンチッ化膜11をCVD法により堆積する。次に
フォトリソグラフィ工程により、ゲート電極のレジスト
パターンを形成し、このレジストパターンをマスクにリ
アクティブイオンエッチングによりシリコンチッ化膜1
1、ポリシリコン10をエッチング除去する。この際残置
したシリコンチッ化膜11、ポリシリコン10がダミーゲー
ト12となる。ダミーゲート12の材料としては、レジス
ト、絶縁物、タングステン等の高融点金属、ポリシリコ
ン、ポリシリコンとシリサイド、高融点金属の積層膜等
を用いることができる（第２図（ａ））。
次にレジストをはく離し、ヒ素のイオン注入により、
n+型のソース／ドレイン領域13を形成する（第２図
（ｂ））。
n+型のソース／ドレイン領域13を形成する（第２図
（ｂ））。
次に絶縁膜例えばSiO2膜14を厚さ約0.35μｍ異方性堆
積させる。これは、例えばプラズマエレクトロンサイク
ロトロンレゾナンス法（プラズマECR法）によって実現
することが可能である。このプラズマECR法によれば垂
直方向にはSiO2膜14は堆積するが、横方向にはほとんど
堆積しない（第２図（ｃ））。
積させる。これは、例えばプラズマエレクトロンサイク
ロトロンレゾナンス法（プラズマECR法）によって実現
することが可能である。このプラズマECR法によれば垂
直方向にはSiO2膜14は堆積するが、横方向にはほとんど
堆積しない（第２図（ｃ））。
次に、レジスト141を厚さ約１μｍ塗布し、そのまま
現象し厚さ約0.2μｍ残す様にする（第２図（ｄ））。
現象し厚さ約0.2μｍ残す様にする（第２図（ｄ））。
次に、NH4OH溶液によってダミーゲート12上のSiO2膜1
4のみをエッチング除去する。次にレジストをはく離す
ると、SiO2膜14の残渣142がシリコンチッ化膜11上に残
る。次にケミカルドライエッチング法によりシリコンチ
ッ化膜11を除去する。この際、シリコンチッ化膜11上の
SiO2膜14の残渣も同時に除くことができる。これがダミ
ーゲート12を積層構造にする理由である（第２図
（ｅ））。
4のみをエッチング除去する。次にレジストをはく離す
ると、SiO2膜14の残渣142がシリコンチッ化膜11上に残
る。次にケミカルドライエッチング法によりシリコンチ
ッ化膜11を除去する。この際、シリコンチッ化膜11上の
SiO2膜14の残渣も同時に除くことができる。これがダミ
ーゲート12を積層構造にする理由である（第２図
（ｅ））。
次に、ポリシリコン10をエッチングにより取り除く。
次に、この除去されたダミーゲート12部及びSiO2膜14上
にシリコンチッ化膜を形成し、全面リアクティブイオン
エッチングすることにより、ゲート領域15の内側に側壁
16を形成することができる。次に、チャネル部へのイオ
ン注入を行なう（第２図（ｆ））。
次に、この除去されたダミーゲート12部及びSiO2膜14上
にシリコンチッ化膜を形成し、全面リアクティブイオン
エッチングすることにより、ゲート領域15の内側に側壁
16を形成することができる。次に、チャネル部へのイオ
ン注入を行なう（第２図（ｆ））。
次に、ゲート領域15に露出している熱酸化膜９をエッ
チング除去する。次に、第１の実施例で示した工程を用
いてゲート電極17を形成する。この後、絶縁膜を堆積し
て次の工程に進んでよい（第２図（ｇ））。
チング除去する。次に、第１の実施例で示した工程を用
いてゲート電極17を形成する。この後、絶縁膜を堆積し
て次の工程に進んでよい（第２図（ｇ））。
または、絶縁膜を堆積して次の工程に進むかわりにゲ
ート領域15の内側に設けられた側壁16をケミカルドライ
エッチング法により除去し、この除去された部分にリン
をイオン注入することによりLDD構造のn-領域18を形成
することができる（第２図（ｈ））。
ート領域15の内側に設けられた側壁16をケミカルドライ
エッチング法により除去し、この除去された部分にリン
をイオン注入することによりLDD構造のn-領域18を形成
することができる（第２図（ｈ））。
以上に示した様な半導体装置の製造方法によれば、ゲ
ート領域15の内側にシリコンチッ化膜の側壁16を設ける
ことにより、リソグラフィの限界より更に細いゲート電
極17を形成することができる。また、熱酸化膜９のエッ
チング時にゲート領域15の側部のSiO2膜14の後退を防ぐ
ことができる。また、従来の工程で形成されたLDD構造
のn-領域に比べて熱処理工程が少ないので不純物濃度の
制御がしやすい。
ート領域15の内側にシリコンチッ化膜の側壁16を設ける
ことにより、リソグラフィの限界より更に細いゲート電
極17を形成することができる。また、熱酸化膜９のエッ
チング時にゲート領域15の側部のSiO2膜14の後退を防ぐ
ことができる。また、従来の工程で形成されたLDD構造
のn-領域に比べて熱処理工程が少ないので不純物濃度の
制御がしやすい。
ここでダミーゲートの側部に形成される絶縁膜の形成
方法について説明する。
方法について説明する。
ダミーゲートの下部が平坦な場合は通常の酸化膜堆
積、エッチバック法を用いて絶縁膜をダミーゲート以下
の厚さに形成することは可能であるが、通常の場合は、
ダミーゲートの下部には少なくともフィールド酸化膜の
段差があるので、このようにはできない。
積、エッチバック法を用いて絶縁膜をダミーゲート以下
の厚さに形成することは可能であるが、通常の場合は、
ダミーゲートの下部には少なくともフィールド酸化膜の
段差があるので、このようにはできない。
第３図の断面図に示したように通常のMOSトランジス
タでは、シリコン基板19上にフィールド酸化膜20のある
領域と、ゲート酸化膜21のある領域で数百nmの段差があ
る。この上をダミーゲートとしてのポリシリコン22が数
さ300nmで堆積され、さらに酸化膜23を通常のCVD法によ
って堆積、エッチバックすると段差上部（フィールド酸
化膜20上）では酸化膜23がダミーゲート以下の厚さにな
るが、段差下部（ゲート酸化膜21上）ではダミーゲート
の方が絶縁膜より薄くなつてしまう。この状態ではダミ
ーゲートをエッチング除去できない。従って第１または
第２実施例で示したように絶縁膜の選択成長または異方
性堆積を用いることが望ましい。
タでは、シリコン基板19上にフィールド酸化膜20のある
領域と、ゲート酸化膜21のある領域で数百nmの段差があ
る。この上をダミーゲートとしてのポリシリコン22が数
さ300nmで堆積され、さらに酸化膜23を通常のCVD法によ
って堆積、エッチバックすると段差上部（フィールド酸
化膜20上）では酸化膜23がダミーゲート以下の厚さにな
るが、段差下部（ゲート酸化膜21上）ではダミーゲート
の方が絶縁膜より薄くなつてしまう。この状態ではダミ
ーゲートをエッチング除去できない。従って第１または
第２実施例で示したように絶縁膜の選択成長または異方
性堆積を用いることが望ましい。
第４図は、本発明の第３の実施例の半導体装置の製造
方法の工程断面図である。
方法の工程断面図である。
ｎ型シリコン基板24表面に熱酸化により酸化膜25を形
成する。次にフォトリソグラフィ工程により厚さ約１μ
ｍのゲート電極のレジストパターンを形成する。このレ
ジストパターンがダミーゲート26となる。なお、この際
レジストとしては疎水性のものを用いる（第１図
（ａ））。
成する。次にフォトリソグラフィ工程により厚さ約１μ
ｍのゲート電極のレジストパターンを形成する。このレ
ジストパターンがダミーゲート26となる。なお、この際
レジストとしては疎水性のものを用いる（第１図
（ａ））。
次に、ダミーゲート26をマスクにボロンを加速電圧20
keV、ドーズ量５×1015cm-2の条件でイオン注入し、ソ
ース／ドレイン領域27を形成する。この際、ソース／ド
レイン領域27はダミーゲート26に対して自己整合的に形
成される（第１図（ｂ））。
keV、ドーズ量５×1015cm-2の条件でイオン注入し、ソ
ース／ドレイン領域27を形成する。この際、ソース／ド
レイン領域27はダミーゲート26に対して自己整合的に形
成される（第１図（ｂ））。
次に、シリカを飽和させたケイフッ化水素酸水溶液に
ウェーハを浸漬し、Alを添加すると、ｎ型シリコン基板
24上にSiO2膜28が形成される。この際、レジストからな
るダミーゲート26は疎水性である為、ダミーゲート26上
には、SiO2膜28は形成されない。通前ポジ型レジストは
疎水性を示すが、フッ素を含むプラズマにさらすことに
より、より一層疎水性を示す様になる為、SiO2膜28を形
成する工程に先だってｎ型シリコン基板24にプラズマ処
理を施しておいてもよい。また、このSiO2膜28は、ダミ
ーゲート26より薄く例えば厚さ約0.8μｍとする。この
際、SiO2膜28は、ダミーゲート26に対して自己整合的に
形成される（第１図（ｃ））。
ウェーハを浸漬し、Alを添加すると、ｎ型シリコン基板
24上にSiO2膜28が形成される。この際、レジストからな
るダミーゲート26は疎水性である為、ダミーゲート26上
には、SiO2膜28は形成されない。通前ポジ型レジストは
疎水性を示すが、フッ素を含むプラズマにさらすことに
より、より一層疎水性を示す様になる為、SiO2膜28を形
成する工程に先だってｎ型シリコン基板24にプラズマ処
理を施しておいてもよい。また、このSiO2膜28は、ダミ
ーゲート26より薄く例えば厚さ約0.8μｍとする。この
際、SiO2膜28は、ダミーゲート26に対して自己整合的に
形成される（第１図（ｃ））。
次に、レジストから成るダミーゲート26を除去し、チ
ャネル不純物としてボロンを加速電圧20keV、ドーズ量
２×1013の条件でイオン注入する。この際、既にソース
／ドレイン領域27は形成されているので、チャネルイオ
ン注入後の熱処理に従来に比べ短時間で済む。従ってシ
ャープなチャネルプロファイルを得ることができる。こ
こまでは、第１の実施例と同様の工程である（第１図
（ｄ））。
ャネル不純物としてボロンを加速電圧20keV、ドーズ量
２×1013の条件でイオン注入する。この際、既にソース
／ドレイン領域27は形成されているので、チャネルイオ
ン注入後の熱処理に従来に比べ短時間で済む。従ってシ
ャープなチャネルプロファイルを得ることができる。こ
こまでは、第１の実施例と同様の工程である（第１図
（ｄ））。
次に、チタンナイトライド膜29をスパッタ又はCVD法
により厚さ約600Å堆積する。続いて、ダミーゲート26
を除去することにより生じた溝部30にタングステン膜31
をCVD法により埋め込む（第４図（ａ））。
により厚さ約600Å堆積する。続いて、ダミーゲート26
を除去することにより生じた溝部30にタングステン膜31
をCVD法により埋め込む（第４図（ａ））。
次に、チタンナイトライド膜29及びタングステン膜31
をリアクティブイオンエッチングによりエッチングし溝
部30以外のタングステン膜31及びチタンナイトライド溝
29を除去する（第４（ｂ））。
をリアクティブイオンエッチングによりエッチングし溝
部30以外のタングステン膜31及びチタンナイトライド溝
29を除去する（第４（ｂ））。
以上に示した様な半導体装置の製造方法によれば、第
１の実施例と同様の効果を奏するのみならず低抵抗で高
熱の処理に耐え得るゲート電極を得ることができる。
１の実施例と同様の効果を奏するのみならず低抵抗で高
熱の処理に耐え得るゲート電極を得ることができる。
第５図は、本発明の第４の実施例の半導体装置の製造
方法の工程断面図である。
方法の工程断面図である。
ｎ型シリコン基板24表面に熱酸化により酸化膜25を形
成する。次にフォトリソグラフィ工程により厚さ約１μ
ｍのゲート電極のレジストパターンを形成する。このレ
ジストパターンがダミーゲート26となる。なお、この際
レジストとしては疎水性のものを用いる（第１図
（ａ））。
成する。次にフォトリソグラフィ工程により厚さ約１μ
ｍのゲート電極のレジストパターンを形成する。このレ
ジストパターンがダミーゲート26となる。なお、この際
レジストとしては疎水性のものを用いる（第１図
（ａ））。
次に、ダミーゲート26をマスクにボロンを加速電圧20
keV、ドーズ量５×1015cm-2の条件でイオン注入し、ソ
ース／ドレイン領域27を形成する。この際、ソース／ド
レイン領域27はダミーゲート26に対して自己整合的に形
成される（第１図（ｂ））。
keV、ドーズ量５×1015cm-2の条件でイオン注入し、ソ
ース／ドレイン領域27を形成する。この際、ソース／ド
レイン領域27はダミーゲート26に対して自己整合的に形
成される（第１図（ｂ））。
次に、シリカを飽和させたケイフッ化水素酸水溶液に
ウェーハを浸漬し、Alを添加すると、ｎ型シリコン基板
24上にSiO2膜28が形成される。この際、レジストから成
るダミーゲート26は疎水性である為、ダミーゲート26上
には、SiO2膜28は形成されない。通常ポジ型レジストは
疎水性を示すが、フッ素を含むプラズマにさらすことに
より、より一層疎水性を示す様になる為、SiO2膜28を形
成する工程に先だってｎ型シリコン基板24にプラズマ処
理を施しておいてもよい。また、このSiO2膜28は、ダミ
ーゲート26より薄く例えば厚さ約0.8μｍとする。この
際、SiO2膜28は、ダミーゲート26に対して自己整合的に
形成される（第１図（ｃ））。
ウェーハを浸漬し、Alを添加すると、ｎ型シリコン基板
24上にSiO2膜28が形成される。この際、レジストから成
るダミーゲート26は疎水性である為、ダミーゲート26上
には、SiO2膜28は形成されない。通常ポジ型レジストは
疎水性を示すが、フッ素を含むプラズマにさらすことに
より、より一層疎水性を示す様になる為、SiO2膜28を形
成する工程に先だってｎ型シリコン基板24にプラズマ処
理を施しておいてもよい。また、このSiO2膜28は、ダミ
ーゲート26より薄く例えば厚さ約0.8μｍとする。この
際、SiO2膜28は、ダミーゲート26に対して自己整合的に
形成される（第１図（ｃ））。
次に、レジストから成るダミーゲート26を除去し、チ
ャネル不純物としてボロンを加速電圧20keV、ドーズ量
２×1013の条件でイオン注入する。この際、既にソース
／ドレイン領域27は形成されているので、チャネルイオ
ン注入後の熱処理に従来に比べ短時間で済む。従ってシ
ャープなチャネルプロファイルを得ることができる。こ
こまでは、第１の実施例と同様の工程である（第１図
（ｄ））。
ャネル不純物としてボロンを加速電圧20keV、ドーズ量
２×1013の条件でイオン注入する。この際、既にソース
／ドレイン領域27は形成されているので、チャネルイオ
ン注入後の熱処理に従来に比べ短時間で済む。従ってシ
ャープなチャネルプロファイルを得ることができる。こ
こまでは、第１の実施例と同様の工程である（第１図
（ｄ））。
次に、ダミーゲートを除去することにより生じた溝部
30にポリシリコン32をCVD法により堆積し、この溝部30
を埋め込む（第５図（ａ））。
30にポリシリコン32をCVD法により堆積し、この溝部30
を埋め込む（第５図（ａ））。
次に、リアクティブイオンエッチングによりポリシリ
コン32を溝部30の深さ以下の厚さになるまで除去する
（第５図（ｂ））。
コン32を溝部30の深さ以下の厚さになるまで除去する
（第５図（ｂ））。
次にチタンをスパッタ法により厚さ約50nm堆積し、80
0℃チッ素雰囲気でアニールするとポリシリコン32上に
のみチタンシリサイド層33が形成される。アンモニア処
理により未反応のチタンを除去することでポリシリコン
32上にのみチタンシリサイド層33を残置することができ
る（第５図（ｃ））。
0℃チッ素雰囲気でアニールするとポリシリコン32上に
のみチタンシリサイド層33が形成される。アンモニア処
理により未反応のチタンを除去することでポリシリコン
32上にのみチタンシリサイド層33を残置することができ
る（第５図（ｃ））。
以上に示した様な半導体装置の製造方法によれば、第
１の実施例と同様の効果を奏するのみならず低抵抗のポ
リシリコンゲート電極を得ることができる。
１の実施例と同様の効果を奏するのみならず低抵抗のポ
リシリコンゲート電極を得ることができる。
第６図は、本発明の第５の実施例の半導体装置の製造
方法の工程断面図である。
方法の工程断面図である。
ｎ型シリコン基板24表面に熱酸化により酸化膜25を形
成する。次にフォトリソグラフィ工程により厚さ約１μ
ｍのゲート電極のレジストパターンを形成する。このレ
ジストパターンがダミーゲート26となる。なお、この際
レジストとしては疎水性のものを用いる（第１図
（ａ））。
成する。次にフォトリソグラフィ工程により厚さ約１μ
ｍのゲート電極のレジストパターンを形成する。このレ
ジストパターンがダミーゲート26となる。なお、この際
レジストとしては疎水性のものを用いる（第１図
（ａ））。
次に、ダミーゲート26をマスクにボロンを加速電圧20
keV、ドーズ量５×1015cm-2の条件でイオン注入し、ソ
ース／ドレイン領域27を形成する。この際ソース／ドレ
イン領域27はダミーゲート26に対して自己整合的に形成
される（第１図（ｂ））。
keV、ドーズ量５×1015cm-2の条件でイオン注入し、ソ
ース／ドレイン領域27を形成する。この際ソース／ドレ
イン領域27はダミーゲート26に対して自己整合的に形成
される（第１図（ｂ））。
次に、シリカを飽和させたケイフッ化水素酸水溶液に
ウェーハを浸漬し、Alを添加すると、ｎ型シリコン基板
24上にSiO2膜28が形成される。この際、レジストから成
るダミーゲート26は疎水性である為、ダミーゲート26上
には、SiO2膜28は形成されない。通常ポジ型レジストは
疎水性を示すが、フッ素を含むプラズマにさらすことに
より、より一層疎水性を示す様になる為、SiO2膜28を形
成する工程に先だってｎ型シリコン基板24にプラズマ処
理を施しておいてもよい。また、このSiO2膜28は、ダミ
ーゲート26より薄く例えば厚さ約0.8μｍとする。この
際、SiO2膜28は、ダミーゲート26に対して自己整合的に
形成される（第１図（ｃ））。
ウェーハを浸漬し、Alを添加すると、ｎ型シリコン基板
24上にSiO2膜28が形成される。この際、レジストから成
るダミーゲート26は疎水性である為、ダミーゲート26上
には、SiO2膜28は形成されない。通常ポジ型レジストは
疎水性を示すが、フッ素を含むプラズマにさらすことに
より、より一層疎水性を示す様になる為、SiO2膜28を形
成する工程に先だってｎ型シリコン基板24にプラズマ処
理を施しておいてもよい。また、このSiO2膜28は、ダミ
ーゲート26より薄く例えば厚さ約0.8μｍとする。この
際、SiO2膜28は、ダミーゲート26に対して自己整合的に
形成される（第１図（ｃ））。
次に、レジストから成るダミーゲート26を除去し、チ
ャネル不純物としてボロンを加速電圧20keV、ドーズ量
２×1013の条件でイオン注入する。この際、既にソース
／ドレイン領域27は形成されるので、チャネルイオン注
入後の熱処理に従来に比べ短時間で済む。従ってシャー
プなチャネルプロファイルを得ることができる。ここま
では、第１の実施例と同様の工程である（第１図
（ｄ））。
ャネル不純物としてボロンを加速電圧20keV、ドーズ量
２×1013の条件でイオン注入する。この際、既にソース
／ドレイン領域27は形成されるので、チャネルイオン注
入後の熱処理に従来に比べ短時間で済む。従ってシャー
プなチャネルプロファイルを得ることができる。ここま
では、第１の実施例と同様の工程である（第１図
（ｄ））。
次に、パラジウム34をスパッタ法にて厚さ約30nm堆積
する。次にレジスト35を塗布し、そのまま現像を行なっ
てダミーゲートを除去することにより生じた溝部30のみ
に残置する様にする（第６図（ａ））。
する。次にレジスト35を塗布し、そのまま現像を行なっ
てダミーゲートを除去することにより生じた溝部30のみ
に残置する様にする（第６図（ａ））。
次に硝酸とフッ酸の混合液により、レジスト35で覆わ
れた部分以外のパラジウム34をエッチング除去する。次
に、酸素アッシャでレジスト36をはく離する（第６図
（ｂ））。
れた部分以外のパラジウム34をエッチング除去する。次
に、酸素アッシャでレジスト36をはく離する（第６図
（ｂ））。
次に硫酸銅溶液にウェハーを浸漬することでパラジウ
ム34の部分にのみ選択的に銅351を堆積する（第６図
（ｃ））。
ム34の部分にのみ選択的に銅351を堆積する（第６図
（ｃ））。
以上に示した様な半導体装置の製造方法によれば、第
１の実施例と同様の効果を奏するのみならず、低抵抗の
ゲート電極を得ることができる。
１の実施例と同様の効果を奏するのみならず、低抵抗の
ゲート電極を得ることができる。
第７図は本発明の第６の実施例の半導体装置の製造方
法の工程断面図である。
法の工程断面図である。
ｐ型シリコン基板36上に熱酸化膜37を厚さ約20nm形成
する。次に、シリコンチッ化膜38をCVD法により厚さ約
0.3μｍ堆積する。次にポリシリコン膜39をCVD法により
厚さ約0.1μｍ堆積する。次にフォトリソグラフィ工程
及びエッチング工程によりポリシリコン膜39とシリコン
チッ化膜38との積層膜から成るダミーゲート40を形成す
る（第７図（ａ））。
する。次に、シリコンチッ化膜38をCVD法により厚さ約
0.3μｍ堆積する。次にポリシリコン膜39をCVD法により
厚さ約0.1μｍ堆積する。次にフォトリソグラフィ工程
及びエッチング工程によりポリシリコン膜39とシリコン
チッ化膜38との積層膜から成るダミーゲート40を形成す
る（第７図（ａ））。
次に、ポリシリコンをCVD法により厚さ約0.1μｍ堆積
し、全面リアクティブイオンエッチングを行なうことに
より、ポリシリコン膜39がシリコンチッ化膜38をくるん
だ形状のダミーゲート40が形成される。次にヒ素をイオ
ン注入し、ソース／ドレイン領域41を形成する（第７図
（ｂ））。
し、全面リアクティブイオンエッチングを行なうことに
より、ポリシリコン膜39がシリコンチッ化膜38をくるん
だ形状のダミーゲート40が形成される。次にヒ素をイオ
ン注入し、ソース／ドレイン領域41を形成する（第７図
（ｂ））。
次に、第１の実施例で示したプラズマECR法を用い
て、熱酸化膜37上のSiO2膜42を選択的に成長させる。次
に800℃、N2中でアニール処理を行なう（第７図
（ｃ））。
て、熱酸化膜37上のSiO2膜42を選択的に成長させる。次
に800℃、N2中でアニール処理を行なう（第７図
（ｃ））。
次に、シリコンチッ化膜38の周囲に形成されたポリシ
リコン膜39をケミカルドライエッチングを用いて除去
し、このシリコンチッ化膜38とSiO2膜42の隙間にリンを
イオン注入してn-不純物層43を形成する（第７図
（ｄ））。
リコン膜39をケミカルドライエッチングを用いて除去
し、このシリコンチッ化膜38とSiO2膜42の隙間にリンを
イオン注入してn-不純物層43を形成する（第７図
（ｄ））。
次に、シリコンチッ化膜38を選択的にエッチング除去
し、第１の実施例に示した工程によりゲート電極44を形
成する（第７図（ｅ））。
し、第１の実施例に示した工程によりゲート電極44を形
成する（第７図（ｅ））。
以上に示した半導体装置の製造方法によれば、従来の
LDD構造の形成方法に比べ、ゲート電極とn-不純物層の
オーバラップ部が大きくとれてMOSトランジスタの信頼
性が向上する。
LDD構造の形成方法に比べ、ゲート電極とn-不純物層の
オーバラップ部が大きくとれてMOSトランジスタの信頼
性が向上する。
以上述べた様に本発明によればソース／ドレイン領域
とゲート電極が自己整合的に形成されているので両者の
あわせずれが生じず、微細化された素子を形成すること
ができる。
とゲート電極が自己整合的に形成されているので両者の
あわせずれが生じず、微細化された素子を形成すること
ができる。
また、ゲート電極と周囲の絶縁膜の高さをそろえるこ
とが可能であるので素子の平坦化をはかることができ
る。
とが可能であるので素子の平坦化をはかることができ
る。
第１図は、本発明の第１の実施例の半導体装置の製造方
法を示す工程断面図、第２図は、本発明の第２の実施例
の半導体装置の製造方法を示す工程断面図、第３図は、
従来例の半導体装置を示す断面図、第４図は、本発明の
第３の実施例の半導体装置の製造方法を示す工程断面
図、第５図は、本発明の第４の実施例の半導体装置の製
造方法を示す工程断面図、第６図は、本発明の第５の実
施例の半導体装置の製造方法を示す工程断面図、第７図
は、本発明の第６の実施例の半導体装置の製造方法を示
す工程断面図、第８図，第９図，第10図は、従来例の半
導体装置の製造方法の工程断面図である。 図において、 １……ｎ型シリコン基板、２……酸化膜、３……ダミー
ゲート、４……ソース／ドレイン領域、５……SiO2膜、
６……ゲート酸化膜、７……ポリシリコン。
法を示す工程断面図、第２図は、本発明の第２の実施例
の半導体装置の製造方法を示す工程断面図、第３図は、
従来例の半導体装置を示す断面図、第４図は、本発明の
第３の実施例の半導体装置の製造方法を示す工程断面
図、第５図は、本発明の第４の実施例の半導体装置の製
造方法を示す工程断面図、第６図は、本発明の第５の実
施例の半導体装置の製造方法を示す工程断面図、第７図
は、本発明の第６の実施例の半導体装置の製造方法を示
す工程断面図、第８図，第９図，第10図は、従来例の半
導体装置の製造方法の工程断面図である。 図において、 １……ｎ型シリコン基板、２……酸化膜、３……ダミー
ゲート、４……ソース／ドレイン領域、５……SiO2膜、
６……ゲート酸化膜、７……ポリシリコン。
Claims (14)
- 【請求項１】半導体基板上のゲート電極形成予定域にダ
ミーゲートを形成する工程と、 前記ダミーゲートをマスクとして前記ゲート電極形成予
定域の両側の前記半導体基板表面に不純物を導入し、ソ
ース／ドレイン領域を形成する工程と、 前記ソース／ドレイン領域上に絶縁膜を形成する工程
と、 前記ダミーゲートを除去することによりその部分に溝を
形成する工程と、 前記溝にゲート電極材料を埋め込む工程と、 前記ゲート電極材料の表面を除去し前記絶縁膜表面とほ
ぼ同一高さのゲート電極を形成する工程とを具備し、 前記ゲート電極の断面形状が前記ダミーゲートの断面形
状とほぼ同一であることを特徴とする半導体装置の製造
方法。 - 【請求項２】半導体基板上のゲート電極形成予定域にダ
ミーゲートを形成する工程と、 前記ダミーゲートをマスクとして前記ゲート電極形成予
定域の両側の前記半導体基板表面に不純を導入し、ソー
ス／ドレイン領域を形成する工程と、 前記ソース／ドレイン領域上に絶縁膜を形成する工程
と、 前記ダミーゲート除去することによりその部分に溝を形
成する工程と、 前記ゲート電極形成予定域の前記半導体基板表面に不純
物を導入しチャネル不純物層を形成する工程と、 前記溝にゲート電極材料を埋め込む工程とを具備し、 前記ゲート電極材料を埋め込む工程の後に、 前記ゲート電極材料の表面を除去し、前記絶縁膜表面と
ほぼ同一高さにする工程を有することを特徴とする半導
体装置の製造方法。 - 【請求項３】半導体基板上のゲート電極形成予定域にダ
ミーゲートを形成する工程と、 前記ダミーゲートをマスクとして前記ゲート電極形成予
定域の両側の前記半導体基板表面に不純物を導入し、ソ
ース／ドレイン領域を形成する工程と、 前記ソース／ドレイン領域上に絶縁膜を形成する工程
と、 前記ダミーゲートを除去することによりその部分に溝を
形成する工程と、 前記溝にチタンナイトライド膜とタングステン膜から成
るゲート電極材料を埋め込む工程とを具備し、 前記ゲート電極材料を埋め込む工程の後に、 前記ゲート電極材料の表面を除去し、前記絶縁膜表面と
ほぼ同一高さにする工程を有することを特徴とする半導
体装置の製造方法。 - 【請求項４】前記ソース／ドレイン領域を形成する工程
の後に、前記ゲート電極形成予定域下の前記半導体基板
表面に不純物を導入しチャネル不純物層を形成する工程
を有することを特徴とする請求項（１）、または請求項
（３）の何れか１項に記載の半導体装置の製造方法。 - 【請求項５】前記ゲート電極材料を埋め込む工程は、前
記溝の内部にのみポリシリコン膜を形成する工程と、前
記ポリシリコン膜上にシリコンと化合物を形成しうる金
属膜を形成する工程とを含むことを特徴とする請求項
（１）、請求項（２）、請求項（３）、または請求項
（４）の何れか１項に記載の半導体装置の製造方法。 - 【請求項６】前記溝を形成する工程の後に前記溝内にゲ
ート絶縁膜を形成する工程を有することを特徴とする請
求項（１）、請求項（２）、請求項（３）、請求項
（４）、または請求項（５）の何れか１項に記載の半導
体装置の製造方法。 - 【請求項７】半導体基板上のゲート電極形成予定域に酸
化膜を介してダミーゲートを形成する工程と、 前記ダミーゲートをマスクとして前記ゲート電極形成予
定域の両側の前記半導体基板表面に不純物を導入し、ソ
ース／ドレイン領域を形成する工程と、 前記ソース／ドレイン領域上に絶縁膜を形成する工程
と、 前記ダミーゲートを除去し溝を形成する工程と、 前記溝にゲート電極材料を埋め込む工程とを具備し、 前記ソース／ドレイン領域を形成する工程の後に前記ゲ
ート電極形成予定域下の前記半導体基板表面に不純物を
導入しチャネル不純物層を形成する工程を有することを
特徴とする半導体装置の製造方法。 - 【請求項８】前記チャネル不純物層形成工程の後に、前
記溝底面の酸化膜を除去し、前記半導体基板表面部分を
露出する工程、前記溝内に露出した前記半導体基板表面
にゲート絶縁膜を形成する工程をそれぞれ有することを
特徴とする請求項（７）に記載の半導体装置の製造方
法。 - 【請求項９】前記ゲート電極材料がチタンナイトライド
膜とタングステン膜から成ることを特徴とする請求項
（７）に記載の半導体装置の製造方法。 - 【請求項１０】前記ダミーゲートが異なる２種以上の材
料を積層したものであることを特徴とする請求項（７）
に記載の半導体装置の製造方法。 - 【請求項１１】前記溝を形成した後に前記溝内にシリコ
ンチッ化膜を形成する工程と、前記シリコンチッ化膜を
エッチングして前記溝内に露出する前記絶縁膜側面のみ
に前記シリコンチッ化膜の側壁を形成する工程を有し、 その後に前記絶縁膜と側壁をマスクとして溝内に露出し
た半導体基板表面にチャネル不純物層を形成する工程を
有することを特徴とする請求項（７）に記載の半導体装
置の製造方法。 - 【請求項１２】ゲート電極材料を埋め込む工程は、前記
溝の内部にのみポリシリコン膜を形成する工程と、前記
ポリシリコン膜上にシリコンと化合物を形成しうる金属
膜を形成する工程とを含むことを特徴とする請求項
（７）に記載の半導体装置の製造方法。 - 【請求項１３】前記酸化膜は熱酸化膜で有ることを特徴
とする請求項（７）、請求項（８）、請求項（９）、請
求項（10）、請求項（11）、または請求項（12）の何れ
か１項に記載の半導体装置の製造方法。 - 【請求項１４】半導体基板上のゲート電極形成予定域に
ダミーゲートを形成する工程と、 前記ダミーゲートをマスクとして前記ゲート電極形成予
定域の両側の前記半導体基板表面に不純物を導入し、ソ
ース／ドレイン領域を形成する工程と、 前記ソース／ドレイン領域上に絶縁膜を形成する工程
と、 前記ダミーゲートを除去しゲート領域を形成する工程
と、 前記ゲート領域を埋め込む様にシリコンチッ化膜を形成
する工程と、 前記シリコンチッ化膜をエッチングすることにより前記
ゲート領域内側に前記シリコンチッ化膜よりなる側壁を
形成する工程とを有することを特徴とする半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02242508A JP3029653B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体装置の製造方法 |
| KR1019910015980A KR960004469B1 (ko) | 1990-09-14 | 1991-09-13 | 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02242508A JP3029653B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11202502A Division JP3142125B2 (ja) | 1999-07-16 | 1999-07-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123439A JPH04123439A (ja) | 1992-04-23 |
| JP3029653B2 true JP3029653B2 (ja) | 2000-04-04 |
Family
ID=17090150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02242508A Expired - Lifetime JP3029653B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3029653B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1326251C (zh) * | 2002-10-28 | 2007-07-11 | 株式会社东芝 | 半导体器件和半导体器件的制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2870485B2 (ja) * | 1996-06-03 | 1999-03-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4580914B2 (ja) * | 1996-07-12 | 2010-11-17 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH10189966A (ja) | 1996-12-26 | 1998-07-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH1126757A (ja) * | 1997-06-30 | 1999-01-29 | Toshiba Corp | 半導体装置及びその製造方法 |
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| KR100444016B1 (ko) * | 1997-12-01 | 2004-10-14 | 삼성전자주식회사 | 반도체 소자 형성방법 |
| JP3175700B2 (ja) | 1998-08-24 | 2001-06-11 | 日本電気株式会社 | メタルゲート電界効果トランジスタの製造方法 |
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