JP3455742B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特にＭＯＳトランジスタのゲート電極形成
方法に関する。

【０００２】

【従来の技術】図８は、従来例のゲート電極形成の工程
断面図である。半導体基板１０１上に厚さ１０ｎｍのゲ
ート酸化膜１０２を熱酸化によって形成する。次に厚さ
約４００ｎｍのポリシリコン１０３をＣＶＤ法によって
堆積する。次にフォトリソグラフィ工程によりゲート電
極のレジストパターン１０４を形成する（図８
（ａ））。次に、このレジストパターン１０４をマスク
にリアクティブイオンエッチング（ＲＩＥ法）によりゲ
ートポリシリコン１０３を異方的にエッチングする。こ
の際ゲートポリシリコン１０３とゲート酸化膜１０２の
厚さの比は約４０あるので、ゲートポリシリコン１０３
のエッチングを１０％オーバーに行なうと４０倍、２０
％オーバーに行なうと８０倍のエッチング選択比がない
とゲート酸化膜１０２はエッチングされつくしてしま
う。更に、ゲートポリシリコン１０３と半導体基板１０
１のエッチング選択比は、ほぼ１に近いので瞬時にして
半導体基板１０１はエッチングされてしまう。この場
合、半導体基板１０１に入ったダメージにより、素子が
リークするなどの悪影響がある（図８（ｂ））。

【０００３】次に、この状態で酸化を行なうと酸化膜１
０５形成時にゲートポリシリコン１０３端に酸化膜１０
５がバーズビーク１０６の様にくい込み、ゲート端でゲ
ート酸化膜１０２の厚さが厚くなるため、閾値の変動な
ど素子の特性劣化を招来する（図８（ｃ））。次に、ソ
ース／ドレイン領域１０７を形成すると酸化膜１０５の
バーズビーク１０６の為、ゲートポリシリコン１０３端
とソース／ドレイン領域１０７端との重なりが小さくな
りすぎホットキャリアに対する信頼性が低下する（図８
（ｄ））。以上に示す様なゲート電極の形成方法におい
ては、ゲートポリシリコン１０３のリアクティブイオン
エッチング時に、半導体基板１０１がエッチングされる
為リークの発生、素子特性の変動、劣化あるいは素子の
信頼性の低化等の問題をひきおこす。しかしながら現状
のエッチング技術では、ポリシリコンと酸化膜のエッチ
ング選択比を４０倍以上に向上させることは難しい。従
って、厚さ約１０ｎｍ以下の薄いゲート酸化膜を持つＭ
ＯＳトランジスタを製造することは極めて困難である。

【０００４】図９は、従来のアルミゲートトランジスタ
形状の工程断面図である。半導体基板１０８上に酸化膜
１０９を厚さ約２００ｎｍ堆積しフォトリソグラフィ工
程によりゲート電極のレジストパターン１１０を形成
し、これをマスクに酸化膜１０９をエッチングする（図
９（ａ））。次に、レジストをはく離し、酸化膜１０９
をマスクに不純物を拡散させ、半導体基板１０８中にソ
ース／ドレイン領域１１１を形成する（図９（ｂ））。
次に、酸化膜１０９をエッチング除去後、厚さ約１００
ｎｍのゲート酸化膜１１２を熱酸化法によって形成す
る。次に、厚さ約４００ｎｍのアルミニウム合金をスパ
ッタ法により堆積する。次にフォトリソグラフィ工程に
よりゲート電極のレジストパターンを形成し、これをマ
スクにアルミニウムゲート１１３をエッチングにより形
成する（図９（ｃ））。以上に示す様なアルミニウムゲ
ートトランジスタの形成方法においては、ソース／ドレ
イン領域１１１とアルミニウムゲート１１３の形成が異
なるフォトリソグラフィ工程により行なわれている為ソ
ース／ドレイン領域１１１とアルミニウムゲート１１３
との間の合わせずれを見込んで素子を形成する必要があ
り、素子の微細化には適さない。

【０００５】図１０は、従来のポリシリコンゲートトラ
ンジスタ形成の工程断面図である。ｎ型半導体基板１１
４上に厚さ約２０ｎｍの酸化膜１１５を熱酸化法によっ
て形成する。次に、チャネル不純物層１１５を形成する
為に、ボロンを加速電圧２０ｋｅＶ、ドーズ量２×１０
１２ｃｍ−２の条件でイオン注入する。この際のチャネ
ル不純物層１１４１の深さは約０．１μｍである（図１
０（ａ））。次に、リンを拡散させたポリシリコンを半
導体基板１１４上に堆積後、フォトリソグラフィ工程に
よりゲート電極のレジストパターンを形成し、これをマ
スクにエッチングを行ないポリシリコンゲート１１６を
形成する。次に、レジストパターンをはく離後、ポリシ
リコンゲート１１６を熱酸化する。この熱酸化の際、チ
ャネル不純物層１１４₁ の深さは約０．１５μｍ迄伸び
る（図１０（ｂ））。

【０００６】次に、ソース／ドレイン領域１１７をボロ
ンのイオン注入と９００℃、３０分程度のアニールによ
って形成する。このアニール処理の際、チャネル不純物
層１１５の深さは約０．２μｍ迄伸びる（図１０
（ｃ））。一般にｎ＋ゲートを用いた場合、ゲートポリ
シリコンと半導体基板の仕事関数の差から、半導体基板
の表面を薄いｐ型にする必要があるがこのｐ型不純物層
が浅ければ浅い程ゲート電極によるチャネル領域の制御
がしやすくなり、いわゆるショートチャネル効果に有利
である。しかしながら、以上に示した様なポリシリコン
ゲートトランジスタの形成方法においては、チャネル不
純物をイオン注入してからの熱処理工程が、数多く入る
為、浅いチャネル不純物層を形成できない。従って、素
子を微細化することも難しくなる。なお、ソース／ドレ
イン領域上に形成された複数の絶縁膜を有し、この絶縁
膜の上面とゲート絶縁膜上のゲート電極の上面の半導体
基板からの高さが、略同一である半導体装置は、例え
ば、特許文献１、２に記載されているように公知であ
る。

【０００７】

【特許文献１】実願昭５５−１６３４００号（実開昭５
７−８７５４５号）のマイクロミドフィルム（第２図〜
第５図、第６図〜第１０図、及びそれらの説明箇所）。

【特許文献２】特開平３−１０４２３６号公報（第１図
及びその説明箇所（実施例））。

【０００８】

【発明が解決しようとする課題】以上の様に、従来のＭ
ＯＳトランジスタの形成方法においては、薄いゲート酸
化膜を用いたＭＯＳトランジスタが形成できない、金属
をゲート材料とした場合セルファラインでソース／ドレ
イン領域が形成できない、浅いチャネル領域の不純物拡
散層が形成できず、従って０．５μｍ以下のゲート長を
持つ微細なＭＯＳトランジスタを製造できない、という
問題点があった。本発明は、この様な課題を解決する半
導体装置を提供することを目的とするものである。

【０００９】

【課題を解決するための手段】本発明は、上記事情に鑑
みて為されたもので、半導体基板と、前記半導体基板に
形成された絶縁領域と、前記半導体基板に、前記絶縁領
域に隣接し互いに離間して形成されたソース領域及びド
レイン領域と、前記ソース領域と前記ドレイン領域との
間の前記半導体基板上に形成されたゲート絶縁膜と、前
記ゲート絶縁膜上に形成されたゲート電極と、前記ソー
ス領域上及び前記ドレイン領域上に形成された熱酸化膜
と、前記熱酸化膜上に形成された絶縁膜とを具備し、前
記ゲート電極は、前記ゲート絶縁膜上及び前記絶縁領域
に形成されており、かつ前記絶縁膜の上面と前記ゲート
絶縁膜上の前記ゲート電極の上面の前記半導体基板から
の高さが略同一であり、前記熱酸化膜は、前記ゲート絶
縁膜より厚いことを特徴としている。この様に、本発明
によれば、ダミーゲートをマスクにして自己整合的にソ
ース／ドレイン領域を形成すると共に、ダミーゲートを
除去後更に自己整合的にゲート電極を形成している為、
ソース／ドレイン領域とゲート電極に合わせずれが生じ
ず微細化された素子を形成することができる。また、ゲ
ート電極と周囲の絶縁膜の高さを揃えることが可能なの
で素子の平坦化をはかることができる。さらに発明が解
決しようとする課題の欄において述べた従来の問題を解
決して薄いゲート酸化膜を用いたＭＯＳトランジスタの
実現を可能にした。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。 （第１の実施例）図１は、本発明の第１の実施例の半導
体装置の製造方法の工程断面図である。ｎ型シリコン基
板１表面に熱酸化により酸化膜２を形成する。次にフォ
トリソグラフィ工程により厚さ約１μｍのゲート電極の
レジストパターンを形成する。このレジストパターンが
ダミーゲート３となる。なお、この際レジストとしては
疎水性のものを用いる（図１（ａ））。次に、ダミーゲ
ート３をマスクにボロンを加速電圧２０ｋｅＶ、ドーズ
１０１５ｃｍ−２の条件でイオン注入し、ソース／ドレ
イン領域４を形成する。この際、ソース／ドレイン領域
４はダミーゲート３に対して自己整合的に形成される
（図１（ｂ））。

【００１１】次に、シリカを飽和させたケイフッ化水素
酸水溶液にウェーハを浸漬し、Ａｌを添加すると、ｎ型
シリコン基板１上にＳｉＯ₂ 膜５が形成される。この
際、レジストから成るダミーゲート３は、疎水性である
為、ダミーゲート３上には、ＳｉＯ₂ 膜５は形成されな
い。通常ポジ型レジストは疎水性を示すが、フッ素を含
むプラズマにさらすことにより、より一層疎水性を示す
様になる為、ＳｉＯ₂ 膜５を形成する工程に先だってｎ
型シリコン基板１にプラズマ処理を施しておいてもよ
い。また、このＳｉＯ₂ 膜５は、ダミーゲート３より薄
く例えば厚さ約０．８μｍとする。この際、ＳｉＯ₂ 膜
５は、ダミーゲート３に対して自己整合的に形成される
（図１（ｃ））。次に、レジストから成るダミーゲート
３を除去し、チャネル不純物としてボロンを加速電圧２
０ｋｅＶ、ドーズ量２×１０¹³の条件でイオン注入す
る。この際、既にソース／ドレイン領域４は形成されて
いるので、チャネルイオン注入後の熱処理に従来に比べ
て短時間で済む。したがって、チャネル不純物層はシャ
ープなチャネルプロファイルを得ることができる（図１
（ｄ））。

【００１２】次に、フッ化アンモニウム溶液を用いてダ
ミーゲート３を除去することにより露出した酸化膜２を
エッチング除去し、ゲート酸化を行って厚さ約５ｎｍの
ゲート酸化膜６を形成する。ここで酸化膜２を除去した
のは、酸化膜２上にはレジストが形成されていたので、
この酸化膜２をそのままゲート酸化膜として用いるとレ
ジストによる汚染で素子特性を劣化させる為である。次
に、除去されたダミーゲート３の部分にポリシリコン７
をＣＶＤ法により堆積する。ＣＶＤ法により形成された
ポリシリコン７は、カバレージが良く、除去されたダミ
ーゲートの溝部を埋め込むことができる（図１
（ｅ））。次に、このポリシリコン７にリンを拡散した
後、リアクティブイオンエッチングを行なうことによ
り、除去されたダミーゲートの部分にのみ、ポリシリコ
ン７が埋め込まれることになる。この際、ポリシリコン
７から成るゲート電極は、ソース／ドレイン領域４に対
して自己整合的に形成される（図１（ｆ））。

【００１３】以上に示した様な半導体装置の製造方法に
よれば、ダミーゲートをマスクにして自己整合的にソー
ス／ドレイン領域を形成し、このダミーゲートを除去
後、従来に比べ比較的短時間の熱処理によりチャネル不
純物層を形成し、続いてゲート酸化膜を形成し、更にこ
のゲート酸化膜上に自己整合的にポリシリコンゲート電
極を形成している為、以下の効果を奏する。即ち、ゲー
ト酸化膜厚が５ｎｍという極めて薄い場合でもシリコン
基板に損傷を与えることなくゲートの加工ができる。ま
た、チャネル不純物プロファイルをシャープに形成する
ことができる。また、ソース／ドレイン領域より後にゲ
ート電極を形成しているにもかかわらず両者に合わせず
れが生じず、微細化された素子を形成することができ
る。更に、ゲート電極とその周囲のＳｉＯ₂ 膜の高さが
ほぼ揃うので、例えば、この後の工程において絶縁膜の
堆積平坦化を容易に行なうことが可能となる。

【００１４】なお、ポリシリコンのかわりにアルミニウ
ムをスパッタ法又はＣＶＤ法により堆積後エッチバック
することによりアルミニウムゲート電極のＭＯＳトラン
ジスタを形成することができる。以上の様なアルミニウ
ムゲート電極のＭＯＳトランジスタの形成方法によれば
上記に示した効果の他に以下に示す様な効果を得ること
ができる。即ち、ソース／ドレイン領域形成後にゲート
電極を形成しているので熱処理が少なくてすみアルミニ
ウムの様な比較的融点の低い材料をゲート電極に用いる
ことができる。

【００１５】（第２の実施例）図２は、本発明の第２の
実施例の半導体装置の製造方法の工程断面図である。ｐ
型シリコン基板８上に厚さ約２０ｎｍの熱酸化膜９を形
成する。次に、厚さ約０．３μｍのポリシリコン１０を
ＣＶＤ法により堆積し、リンを拡散させ、更にこのポリ
シリコン１０上にシリコンチッ化膜１１をＣＶＤ法によ
り堆積する。次にフォトリングラフィ工程により、ゲー
ト電極のレジストパターンを形成し、このレジストパタ
ーンをマスクにリアクティブイオンエッチングによりシ
リコンチッ化膜１１、ポリシリコン１０をエッチング除
去する。この際残置したシリコンチッ化膜１１、ポリシ
リコン１０がダミーゲート１２となる。ダミーゲート１
２の材料としては、レジスト、絶縁物、タングステン等
の高融点金属、ポリシリコン、ポリシリコンとシリサイ
ド、高融点金属の積層膜等を用いることができる（図２
（ａ））。次にレジストをはく離し、ヒ素のイオン注入
により、ｎ＋型のソース／ドレイン領域１３を形成する
（図２（ｂ））。

【００１６】次に、絶縁膜例えばＳｉＯ₂ 膜１４を厚さ
約０．３５μｍ異方性堆積させる。これは、例えばプラ
ズマエレクトロンサイクロトロンレゾナンス法（プラズ
マＥＣＲ法）によって実現することが可能である。この
プラズマＥＣＲ法によれば垂直方向にはＳｉＯ₂ 膜１４
は堆積するが、横方向にはほとんど堆積しない（図２
（ｃ））。次に、レジスト１４１を厚さ約１μｍ塗布
し、そのまま現象し厚さ約０．２μｍ残す様にする（図
２（ｄ））。

【００１７】次に、ＮＨ₄ ＯＨ溶液によってダミーゲー
ト１２上のＳｉＯ₂ 膜１４のみをエッチング除去する。
次にレジストをはく離すると、ＳｉＯ₂ 膜１４の残渣が
シリコンチッ化膜１１上に残る。次にケミカルドライエ
ッチング法によりシリコンチッ化膜１１を除去する。こ
の際、シリコンチッ化膜１１上のＳｉＯ₂ 膜１４の残渣
も同時に除くことができる。これがダミーゲート１２を
積層構造にする理由である（図２（ｅ））。次に、ポリ
シリコン１０をエッチングにより取り除く。次に、この
除去されたダミーゲート１２部及びＳｉＯ₂ 膜１４上に
シリコンチッ化膜を形成し、全面リアクティブイオンエ
ッチングすることにより、ゲート領域１５の内側に側壁
１６を形成することができる。次に、チャネル部へのイ
オン注入を行なう（図２（ｆ））。

【００１８】次に、ゲート領域１５に露出している熱酸
化膜９をエッチング除去する。次に、第１の実施例で示
した工程を用いてゲート電極１７を形成する。この後絶
縁膜を堆積して次の工程に進んでよい（図２（ｇ））。
または絶縁膜を堆積して次の工程に進むかわりにゲート
領域１５の内側に設けられた側壁１６をケミカルドライ
エッチング法により除去し、この除去された部分にリン
をイオン注入することによりＬＤＤ構造のｎ−領域１８
を形成することができる（図２（ｈ））。以上に示した
様な半導体装置の製造方法によれば、ゲート領域１５の
内側にシリコンチッ化膜の側壁１６を設けることによ
り、リソグラフィの限界より更に細いゲート電極１７を
形成することができる。また、熱酸化膜９のエッチング
時にゲート領域１５の側部のＳｉＯ₂ 膜１４の後退を防
ぐことができる。また、従来の工程で形成されたＬＤＤ
構造のｎ−領域に比べて熱処理工程が少ないので不純物
濃度の制御がしやすい。

【００１９】ここでダミーゲートの側部に形成される絶
縁膜の形成方法について説明する。ダミーゲートの下部
が平坦な場合は通常の酸化膜堆積、エッチバック法を用
いて絶縁膜をダミーゲート以下の厚さに形成することは
可能であるが、通常の場合は、ダミーゲートの下部には
少なくともフィールド酸化膜の段差があるので、このよ
うにはできない。図３の断面図に示したように通常のＭ
ＯＳトランジスタでは、シリコン基板１９上にフィール
ド酸化膜２０のある領域と、ゲート酸化膜２１のある領
域で数百ｎｍの段差がある。この上をダミーゲートとし
てのポリシリコン２２が厚さ３００ｎｍで堆積され、さ
らに酸化膜２３を通常のＣＶＤ法によって堆積、エッチ
バックすると段差上部（フィールド酸化膜２０上）では
酸化膜２３がダミーゲート以下の厚さになるが、段差下
部（ゲート酸化膜２１上）ではダミーゲートの方が絶縁
膜より薄くなってしまう。この状態ではダミーゲートを
エッチング除去できない。従って第１又は第２実施例で
示したように絶縁膜の選択成長または異方性堆積を用い
ることが望ましい。

【００２０】（第３の実施例）図４は、第３の実施例の
半導体装置の製造方法の工程断面図である。尚、以下の
第３の実施例、第４の実施例、第５の実施例では、その
製造方法の前半の工程は、第１の実施例の製造方法の工
程と同様である。このため、前半の工程に付いては、図
１（ａ）乃至図１（ｄ）を、シリコン基板１をシリコン
基板２４、酸化膜２を酸化膜２５、ダミーゲート３をダ
ミーゲート２６、ソース／ドレイン領域４をソース／ド
レイン領域２７、ＳｉＯ₂ 膜５をＳｉＯ₂ 膜２８、とそ
れぞれ読み替えてそのまま使用する。この実施例は、ゲ
ート絶縁膜と酸化膜２５とは同じ酸化膜から構成されて
いる。

【００２１】ｎ型シリコン基板２４表面に熱酸化により
酸化膜２５を形成する。次にフォトリソグラフィ工程に
より厚さ約１μｍのゲート電極のレジストパターンを形
成する。このレジストパターンがダミーゲート２６とな
る。なお、この際レジストとしては疎水性のものを用い
る（図１（ａ））。次に、ダミーゲート２６をマスクに
ボロンを加速電圧２０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ
^-2の条件でイオン注入し、ソース／ドレイン領域２７を
形成する。この際、ソース／ドレイン領域２７はダミー
ゲート２６に対して自己整合的に形成される（図１
（ｂ））。

【００２２】次に、シリカを飽和させたケイフッ化水素
酸水溶液にウェーハを浸漬し、Ａｌを添加すると、ｎ型
シリコンを基板２４上にＳｉＯ₂ 膜２８が形成される。
この際、レジストからなるダミーゲート２６は疎水性で
ある為、ダミーゲート２６上には、ＳｉＯ₂ 膜２８は形
成されない。通前ポジ型レジストは疎水性を示すが、フ
ッ素を含むプラズマにさらすことにより、より一層疎水
性を示す様になる為、ＳｉＯ₂ 膜２８を形成する工程に
先だってｎ型シリコン基板２４にプラズマ処理を施して
おいてもよい。また、このＳｉＯ₂ 膜２８は、ダミーゲ
ート２６より薄く例えば厚さ約０．８μｍとする。この
際、ＳｉＯ₂ 膜２８は、ダミーゲート２６に対して自己
整合的に形成される（図１（ｃ））。次に、レジストか
ら成るダミーゲート２６を除去し、チャネル不純物とし
てボロンを加速電圧２０ｋｅＶ、ドーズ量２×１０１３
の条件でイオン注入する。この際、既にソース／ドレイ
ン領域２７は形成されているので、チャネルイオン注入
後の熱処理は従来に比べ短時間で済む。従ってシャープ
なチャネルプロファイルを得ることができる。ここまで
は、第１の実施例と同様の工程である（図１（ｄ））。

【００２３】次に、チタンナイトライド膜２９をスパッ
タ又はＣＶＤ法により厚さ約６００Ａ（オングストロー
ム）堆積する。続いて、ダミーゲート２６を除去するこ
とにより生じた溝部３０にタングステン膜３１をＣＶＤ
法により埋め込む（図４（ａ））。次に、チタンナイト
ライド膜２９及びタングステン膜３１をリアクティブイ
オンエッチングによりエッチングし溝部３０以外のタン
グステン膜３１及びチタンナイトライト膜２９を除去す
る（図４（ｂ））。以上に示した様な半導体装置の製造
方法によれば、第１の実施例と同様の効果を奏するのみ
ならず、低抵抗で高熱の処理に耐え得るゲート電極を得
ることができる。

【００２４】（第４の実施例）図５は、この実施例の半
導体装置の製造方法の工程断面図である。ｎ型シリコン
基板２４表面に熱酸化により酸化膜２５を形成する。こ
の実施例では、酸化膜２５とゲート絶縁膜は、同じ酸化
膜から構成されている。が次に、フォトリソグラフィ工
程により厚さ約１μｍのゲート電極のレジストパターン
を形成する。このレジストパターンがダミーゲート２６
となる。なお、この際レジストとしては疎水性のものを
用いる（図１（ａ））。次にダミーゲート２６をマスク
にボロンを加速電圧２０ｋｅＶ、ドーズ量５×１０¹⁵ｃ
ｍ^-2の条件でイオン注入し、ソース／ドレイン領域２７
を形成する。この際、ソース／ドレイン領域２７は、ダ
ミーゲート２６に対して自己整合的に形成される（図１
（ｂ））。

【００２５】次に、シリカを飽和させたケイフッ化水素
酸水溶液にウェーハを浸漬し、Ａｌを添加すると、ｎ型
シリコン基板２４上にＳｉＯ₂ 膜２８が形成される。こ
の際、レジストから成るダミーゲート２６は疎水性であ
る為、ダミーゲート２６上にはＳｉＯ₂ 膜２８は形成さ
れない。通常ポジ型レジストは、疎水性を示すが、フッ
素を含むプラズマにさらすことにより、より一層疎水性
を示す様になる為、ＳｉＯ₂ 膜２８を形成する工程に先
だってｎ型シリコン基板２４にプラズマ処理を施してお
いてもよい。また、ＳｉＯ₂ 膜２８は、ダミーゲート２
６より薄く、例えば、厚さ約０．８μｍとする。この
際、ＳｉＯ₂ 膜２８は、ダミーゲート２６に対して自己
整合的に形成される（図１（ｃ））。次に、レジストか
ら成るダミーゲート２６を除去し、チャネル不純物とし
てボロンを加速電圧２０ｋｅＶ、ドーズ量２×１０¹³の
条件でイオン注入する。この際、既にソース／ドレイン
領域２７は形成されているので、チャネルイオン注入後
の熱処理に従来に比べ短時間で済む。従ってシャープな
チャネルプロファイルを得ることができる。ここまで
は、第１の実施例と同様の工程である（図１（ｄ））。

【００２６】次に、ダミーゲートを除去することにより
生じた溝部３０にポリシリコン３２をＣＶＤ法により堆
積し、この溝部３０を埋め込む（図５（ａ））。次に、
リアクティブイオンエッチングによりポリシリコン３２
を溝部３０の深さ以下の厚さになるまで除去する（図５
（ｂ））。次に、チタンをスパッタ法により厚さ約５０
ｎｍ堆積し、８００℃チッ素雰囲気でアニールするとポ
リシリコン３２上にのみチタンシリサイド層３３が形成
される。アンモニア処理により未反応のチタンを除去す
ることでポリシリコン３２上にのみチタンシリサイド層
３３を残置することができる（図５（ｃ））。以上に示
した様な半導体装置の製造方法によれば、第１の実施例
と同様の効果を奏するのみならず低抵抗のポリシリコン
ゲート電極を得ることができる。

【００２７】（第５の実施例）図６は、この実施例の半
導体装置の製造方法の工程断面図である。ｎ型シリコン
基板２４表面に熱酸化により酸化膜２５を形成する。こ
の実施例では、ゲート絶縁膜と酸化膜２５とは同じ酸化
膜から構成されている。次に、フォトリソグラフィ工程
により厚さ約１μｍのゲート電極のレジストパターンを
形成する。このレジストパターンがダミーゲート２６と
なる。なお、この際レジストとしては疎水性のものを用
いる（図１（ａ））。次に、ダミーゲート２６をマスク
にボロンを加速電圧２０ｋｅＶ、ドーズ量５×１０¹⁵ｃ
ｍ^-2の条件でイオン注入し、ソース／ドレイン領域２７
を形成する。この際ソース／ドレイン領域２７はダミー
ゲート２６に対して自己整合的に形成される（図１
（ｂ））。

【００２８】次に、シリカを飽和させたケイフッ化水素
酸水溶液にウェーハーを浸漬し、Ａｌを添加すると、ｎ
型シリコン基板２４上にＳｉＯ² 膜２８が形成される。
この際、レジストから成るダミーゲート２６は疎水性で
ある為、ダミーゲート２６上にはＳｉＯ² 膜２８は形成
されない。通常ポジ型レジストは疎水性を示すが、フッ
素を含むプラズマにさらすことにより、より一層疎水性
を示す様になる為、ＳｉＯ₂ 膜２８を形成する工程に先
だってｎ型シリコン基板２４にプラズマ処理を施してお
いてもよい。また、このＳｉＯ₂ 膜２８は、ダミーゲー
ト２６より薄く例えば厚さ約０．８μｍとする。この
際、ＳｉＯ₂ 膜２８は、ダミーゲート２６に対して自己
整合的に形成される。（図１（ｃ））。

【００２９】次にレジストからなるダミーゲート２６を
除去し、チャネル不純物としてボロンを加速電圧２０ｋ
ｅＶ、ドーズ量２×１０¹³の条件でイオン注入する。こ
の際、既にソース／ドレイン領域２７は形成されている
ので、チャネルイオン注入後の熱処理は、従来に比べ短
時間で済む。したがってシャープなチャネルプロファイ
ルを得ることができる。ここまでは、第１の実施例と同
様の工程である（図１（ｄ））。次に、パラジウム３４
をスパッタ法にて厚さ約３０ｎｍ堆積する。次にレジス
ト３５を塗布し、そのまま現像を行なってダミーゲート
を除去することにより生じた溝部３０のみに残置する様
にする（図６（ａ））。

【００３０】次に、硝酸とフッ酸の混合液により、レジ
スト３５で覆われた部分以外のパラジウム３４をエッチ
ング除去する。次に、酸素アッシャでレジスト３６をは
く離する（図６（ｂ））。次に硫酸銅溶液にウェーハー
を浸漬することでパラジウム３４上の部分にのみ選択的
に銅３５₁ を堆積する（図６（ｃ））。以上に示した様
な半導体装置の製造方法によれば、第１の実施例と同様
の効果を奏するのみならず、低抵抗のゲート電極を得る
ことができる。

【００３１】（第６の実施例）図７は、この実施例の半
導体装置の製造方法の工程断面図である。ｐ型シリコン
基板３６上に熱酸化膜３７を厚さ約２０ｎｍ形成する。
この実施例では、ゲート絶縁膜と酸化膜３７とは同じ酸
化膜から構成されている。次に、シリコンチッ化膜３８
をＣＶＤ法により厚さ約０．３μｍ堆積する。次に、ポ
リシリコン膜３９をＣＶＤ法により厚さ約０．１μｍ堆
積する。次にフォトリソグラフィ工程及びエッチング工
程によりポリシリコン膜３９とシリコンチッ化膜３８と
の積層膜から成るダミーゲート４０を形成する（図７
（ａ））。次に、ポリシリコンをＣＶＤ法により厚さ約
０．１μｍ堆積し、全面リアクティブイオンエッチング
を行うことにより、ポリシリコン膜３９がシリコンチッ
化膜３８をくるんだ形状のダミーゲート４０が形成され
る。次にヒ素をイオン注入し、ソース／ドレイン領域４
１を形成する（図７（ｂ））。

【００３２】次に、第１の実施例で示したプラズマＥＣ
Ｒ法を用いて、熱酸化膜３７上のＳｉＯ₂ 膜４２を選択
的に成長させる。次に８００℃、Ｎ₂ 中でアニール処理
を行なう（図７（ｃ））。次に、シリコンチッ化膜３８
の周囲に形成されたポリシリコン膜３９をケミカルドラ
イエッチングを用いて除去し、このシリコンチッ化膜３
８とＳｉＯ₂ 膜４２の隙間にリンをイオン注入してｎ−
不純物層４３を形成する（図７（ｄ））。次に、シリコ
ンチッ化膜３８を選択的にエッチング除去し、第１の実
施例に示した工程によりゲート電極４４を形成する（図
７（ｅ））。以上に示した半導体装置の製造方法によれ
ば、従来のＬＤＤ構造の形成方法に比べ、ゲート電極と
ｎ−不純物層のオーバラップ部が大きくとれてＭＯＳト
ランジスタの信頼性が向上する。

【００３３】

【発明の効果】以上、述べた様に、本発明によればソー
ス／ドレイン領域とゲート電極が自己整合的に形成され
ているので両者合わせずれが生じす、微細化された素子
を形成することができる。また、ゲート電極と周囲の絶
縁膜の高さを揃えることが可能であるので素子の平坦化
をはかることができる。また、ゲート絶縁膜を薄くする
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体装置の製造方法
を示す工程断面図である。

【図２】本発明の第２の実施例の半導体装置の製造方法
を示す工程断面図である。

【図３】従来例の半導体装置を示す工程断面図である。

【図４】本発明の第３の半導体装置の製造方法を示す工
程断面図である。

【図５】本発明の第４の実施例の半導体装置の製造方法
を示す工程断面図である。

【図６】本発明の第５の実施例の半導体装置の製造方法
を示す工程断面図である。

【図７】本発明の第６の実施例の半導体装置の製造方法
を示す工程断面図である。

【図８】従来例の半導体装置の製造方法の工程断面図で
ある。

【図９】従来例の半導体装置の製造方法の工程断面図で
ある。

【図１０】従来例の半導体装置の製造方法の工程断面図
である。

【符号の説明】

１…シリコン基板 ２…酸化膜 ３…ダミーゲート ４…ソース／ドレイン領域 ５…ＳｉＯ₂ 膜 ６…
ゲート酸化膜 ７…ポリシリコン。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板に形成された絶縁領域と、 前記半導体基板に、前記絶縁領域に隣接し互いに離間し
   て形成されたソース領域及びドレイン領域と、 前記ソース領域と前記ドレイン領域との間の前記半導体
   基板上に熱酸化により形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ソース領域上及びドレイン領域上に形成された熱酸
   化膜と、 前記熱酸化膜上に形成された絶縁膜と、 前記ゲート電極と前記ゲート絶縁膜との間及び前記ゲー
   ト電極と前記絶縁膜との間に一体形成された金属膜と を
   具備し、 前記ゲート電極は、前記ゲート絶縁膜上及び前記絶縁領
   域に形成されており、且つ前記絶縁膜の上面と前記ゲー
   ト絶縁膜上の前記ゲート電極の上面の前記半導体基板か
   らの高さが略同一であり、前記熱酸化膜は、前記ゲート
   絶縁膜より厚いことを特徴とする半導体装置。
2. 【請求項２】 前記金属膜がチタンナイトライド膜また
   はパラジウム膜であることを特徴とする請求項１記載の
   半導体装置。
3. 【請求項３】 前記ゲート電極はアルミニウム、タング
   ステン、銅の何れかからなることを特徴とする請求項１
   又は請求項２のいずれかに記載の半導体装置。