KR100266525B1 - 반도체장치의제조방법 - Google Patents

반도체장치의제조방법 Download PDF

Info

Publication number
KR100266525B1
KR100266525B1 KR1019970022772A KR19970022772A KR100266525B1 KR 100266525 B1 KR100266525 B1 KR 100266525B1 KR 1019970022772 A KR1019970022772 A KR 1019970022772A KR 19970022772 A KR19970022772 A KR 19970022772A KR 100266525 B1 KR100266525 B1 KR 100266525B1
Authority
KR
South Korea
Prior art keywords
region
film
dummy gate
resist
manufacturing
Prior art date
Application number
KR1019970022772A
Other languages
English (en)
Other versions
KR980006510A (ko
Inventor
사다아끼 마스오까
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR980006510A publication Critical patent/KR980006510A/ko
Application granted granted Critical
Publication of KR100266525B1 publication Critical patent/KR100266525B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

역 쇼트 채널 효과를 억제하고, 게이트 산화막의 신뢰성의 저하를 방지하며, 반도체 기판의 알루미늄 오염을 방지하고, 또한, 공정수의 증대를 수반하지 않는 반도체 장치의 제조 방법을 제공한다.
더미 게이트(3), 소스 드레인 영역(9, 14)을 형성하고, 활성화를 행한 후, 절연막(15)을 퇴적하고, 화학적 기계적 연마에 의하여 더미 게이트(3)를 노출시킨다. 그후 더미 게이트(3)를 제거하고, 임계 전압 조정의 이온 주입(18, 20, 21)을 행한 후, 게이트 산화막(22)을 형성한다. 소스 드레인 영역(9, 14)을 활성화한 후에 임계 전압 조정의 이온 주입을 행하고, 그 후 게이트 산화막(22)을 형성하므로, 게이트 산화막(22)의 신뢰성을 열화시키지 않고 역 쇼트 채널 효과를 억제할 수 있다.

Description

반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법, 특히 nMOS의 역 쇼트 채널 효과를 억제하는 반도체 장치의 제조 방법에 관한 것이다.
종래 사용되고 있던 이러한 종류의 CMOS 반도체 장치의 제조 방법은 일반적으로 도 5 내지 도 8에 도시한 구성의 방법이 채용되고 있었다.
우선, 도 5a 내지 도 5e에 CMOSFET을 예로 반도체 장치의 제조 방법의 종례예를 도시한다. 도면에서, 부호 60은 p형 반도체 기판, 61은 소자 분리 영역, 62는 n형 MOSFET 형성 예정 영역상의 레지스트, 63은 n형 불순물, 64는 n형 웰, 65는 p형 MOSFET 형성 예정 영역상의 레지스트, 66은 p형 불순물, 67은 p형 웰, 68은 게이트 산화막, 69는 다결정 실리콘, 70은 게이트 전극, 71은 n형 웰 위의 레지스트, 72는 n형 불순물, 73은 n형 소스 드레인 영역, 74는 p형 웰 위의 레지스트, 75는 p형 불순물, 76은 p형 소스 드레인 영역이다.
도 5a에 도시한 바와 같이, p형 반도체 기판(60)상에 소자 분리 영역(61)을 설치한 후, n형 MOSFET 형성 예정 영역 위를 레지스트(62)로 마스크한 후, n형 불순물(63)을 이온 주입하여, n형 웰(64)을 형성한다. 또한 동시에 p형 MOSFET의 임계 전압 조정을 위한 n형 불순물의 이온 주입을 행한다.
그 후, 도 5b에 도시한 바와 같이, p형 MOSFET 형성 예정 영역 위를 레지스트(65)로 마스크한 후, p형 불순물(66)을 이온 주입하여 p형 웰(67)을 형성한다. 또한 동시에 n형 MOSFET의 임계 전압 조정을 위한 p형 불순물의 이온 주입을 행한다.
그 후, 도 5c에 도시한 바와 같이, 게이트 산화막(68)을 형성하고, 다결정 실리콘(69)을 퇴적한 후에, 포토리소그래피 공정 및 에칭 공정에 의하여 게이트 전극(70)을 형성한다.
그 후, 도 5d에 도시한 바와 같이, n형 웰(64) 위를 레지스트(71)로 마스크하여, p형 웰(67)에 n형 불순물(72)을 이온 주입하여 n형 소스 드레인 영역(73)을 형성한다.
그 후, 도 5e에 도시한 바와 같이, p형 웰(67) 위를 레지스트(71)로 마스크하여, n형 웰(64)에 p형 불순물(75)을 이온 주입해서 p형 소스 드레인 영역(76)을 형성한다.
그 후, 레지스트를 박리한 후, 질소 분위기내에서 열처리를 행하고, 소스 드레인 영역의 활성화를 행한다.
그러나, 도 5a 내지 도 5e에 도시한 방법에서는, 소스 드레인 활성화를 위한 열처리시, 특히 n형 MOSFET에서, 소스 드레인중의 격자간 실리콘 등의 점결함(点缺陷)이 채널내의 붕소와 소위 B-I 페어를 이루고 채널 방향으로 증속 확산하여, 그 결과로서, 채널 길이가 짧아짐에 따라 채널 바로 아래의 붕소 농도가 높아지고 임계 전압이 높아진다고 하는 소위 역 쇼트 채널 효과라는 현상을 초래한다고 하는 결점이 생긴다. MOS 반도체 장치에서는, 소자의 미세화가 진행됨에 따라, 구조상 임계 전압이 저하된다고 하는 쇼트 채널 효가가 발생해 버리므로, 이 쇼트 채널 효과에 역 쇼트 채널 효과라는 현상이 겹치면, 임계 전압의 제어가 매우 곤란해지므로, 역 쇼트 채널 효과는 반드시 억제할 필요가 있다.
이러한 역 쇼트 채널 효과를 억제하는 방법의 하나로서, 소스 드레인 형성을 위한 이온 주입 공정과, 임계 전압 조정을 위한 이온 주입 공정에 관하여, 소스 드레인 형성을 위한 이온 주입을 먼저 행하고, 소스 드레인의 활성화 열처리를 행하며, 소스 드레인 영역에 포함되는 격자간 실리콘 등의 점결함을 충분히 회복시킨 후에, 임계 전압 조정을 위한 이온 주입을 행하는 제조 방법에 유망시된다.
도 6a 내지 도 6b에 소스 드레인 영역을 형성하고 활성화의 열처리를 행한 후에, 임계 전압 조정을 위한 이온 주입을 행하고 있는 종래예를 제조 공정순으로 도시한 모식적 단면도를 도시한다. 도면에서, 부호 80은 p형 반도체 기판, 81은 게이트 산화막, 82는 게이트 폴리 실리콘 전극, 83은 As+, 84는 소스 드레인 영역, 85는 B+이다.
도 6a에 도시한 바와 같이, p형 반도체 기판(80)에, 게이트 산화막(81)과 게이트 폴리 실리콘 전극(82)을 형성한다. 그 후, As+(83)등의 n형 불순물은 이온 주입하여, 소스 드레인 영역(84)을 형성하고, 1,000℃에서 10초 정도 열처리를 행한다.
그 후, 도 6b에 도시한 바와 같이, B+(85)등의 p형 불순물을 게이트 폴리 실리콘 전극(82) 및 게이트 산화막(81)을 통하여 이온 주입하고, 임계 전압을 조정한다.
도 6에 도시한 종례예에 의하면, 소스 드레인 영역을 형성하고 활성화를 위한 열 처리를 행한 후에, 임계 전압 조정을 위한 이온 주입을 행하고 있으므로, 역 쇼트 채널 효과를 억제할 수 있다.
그러나, 도 6에 도시한 방법에서는, 게이트 산화막을 통하여 임계 전압 조정을 위한 이온 주입을 행하고 있으므로, 게이트 산화막의 신뢰성이 현저히 열화된다고 하는 문제점이 생긴다.
따라서, 소스 드레인 영역을 형성하고 활성화의 열처리를 행한 후, 임계 전압 저정을 위한 이온 주입을 행하며, 또한, 임계 전압 조정을 위한 이온 주입을 행한 후, 게이트 산화막을 형성하는 반도체 장치의 제조 방법에 필요해진다.
도 7a 내지 도 7f에, 소스 드레인 영역을 형성하고 활성화의 열처리를 행한 후, 다시, 임계 전압 조정을 위한 이온 주입을 행한 후, 게이트 산화막을 형성하는 종례예를 제조 공정 순으로 도시한 모식적 단면도를 나타낸다. 이 종래예는 일본 특허 공개 공보 평4-123439호에 개시되어 있다. 도면에서, 부호 90은 p형 실리콘 기판, 91은 SiO2막, 92는 더미 게이트, 93은 As+, 94는 n+형 소스 드레인 전극, 95는 SiO2막, 96은 B+, 97은 게이트 산화막, 98은 폴리 실리콘이다.
도 7a에 도시한 바와 같이, p형 실리콘 기판(90) 표면에 열산화법에 의하여 SiO2막(91)을 형성한다. 다음에 포토리소그래피 공정에 의하여 두께 약 0.1㎛의 게이트 전극의 레지스트 패턴을 형성한다. 레지스트 패턴이 더미 게이트(92)가 된다. 이때 레지스트로서는 소수성인 것을 사용한다.
다음에, 도 7b에 도시한 바와 같이, 더미 게이트(92)를 마스크로 As+(93)등의 n형 불순물을 이온 주입하고, n+형 소스 드레인 영역(94)을 형성한다.
다음으로, 도 7c에 도시한 바와 같이, 실리카를 포화시킨 실리코플루오르화 수소산(silicofluoric acid) 수용액에 웨이퍼를 침지하고, 알루미늄을 첨가하면, p형 실리콘 기판(90)상에 SiO2막(95)이 형성된다. 이때, 레지스트로 이루어지는 더미 게이트(92)는 소수성이므로, 더미 게이트(92)상에는 SiO2막(95)은 형성되지 않는다. 또한 이 SiO2막(95)은 더미 게이트(92)보다 얇게 예를 들면 두께 약 0.8㎛로 한다.
다음으로, 도 7d에 도시한 바와 같이, 레지스트로 이루어지는 더미 게이트(92)를 제거하고, B+(96)등의 채널 불순물을 이온 주입한다. 또, B+(96)등의 채널 불순물을 이온 주입하기 전에, n형 소스 드레인 영역(94)의 활성화 열처리를 행할 수도 있다.
다음으로, 도 7e에 도시한 바와 같이, 플루오르화 암모늄 용액을 사용하여 더미 게이트(92)를 제거함으로써 노출된 부분의 SiO2막(91)을 에칭 제거하고, 게이트 산화를 행하여 두께 약 5nm의 게이트 산화막(97)을 형성한다. 그 후, 제거된 더미 게이트 부분에 폴리 실리콘(68)을 CVD법에 의하여 퇴적한다. CVD법에 의하여 형성된 폴리 실리콘(98)은 커버리지가 양호하고, 제거된 더미 게이트의 구조를 매립할 수 있다.
다음으로, 이 폴리 실리콘(98)에 인을 확산한 후, 도 7f에 도시한 바와 같이 리액티브 이온 에칭을 행함으로써, 제거된 더미 게이트 부분만 폴리 실리콘(98)이 매립되어진다.
도 7에 도시한 종래예에서는, 소스 드레인 영역을 형성하고, 활성화를 위한 열처리를 행한 후, 임계 전압 조정을 위한 이온 주입을 행하고 있으므로, 역 쇼트 채널 효과를 억제할 수 있다. 또한, 임계 전압 조정을 위한 이온 주입을 행한 후, 게이트 산화막을 형성하고 있으므로, 게이트 산화막의 신뢰성을 열화시키는 일도 없다.
그러나, 도 7에 도시한 방법에서는, 소스 드레인 영역상에 산화막을 형성할 때, 알루미늄에 노출되므로, 이 알루미늄이 반도체 기판내에 준위(準位)를 형성하여, 반도체 장치의 특성을 열화시켜 버린다고 하는 문제점이 발생해 버린다. 또한, 액상 성장에 의하여 형성된 SiO2막은 막질이 조악하여, 층간막으로서 사용한 경우, 반도체 장치의 장기 신뢰성(長期 信賴性)을 열화시켜 버린다고 하는 문제점이 발생해 버린다. 이러한 문제점을 해결하기 위하여, 소스 드레인 영역 위에 산화막을 형성하는 공정에 CVD법을 사용하는 반도체 장치의 제조 방법이 필요해진다.
소스 드레인 영역 위에 산화막을 형성하는 공정에 CVD법을 사용하는 종래예를 제조 공정순으로 도시한 모식적 단면도를 도 8a 내지 도8e에 도시한다. 이 종래예는 일본 특허 공개 공보 평4-123439호에 개시되어 있다. 도면에서, 부호 100은 p형 실리콘 전극, 101은 SiO2막, 102는 폴리 실리콘, 103은 실리콘 질화막, 104는 레지스트, 105는 더미 게이트, 106은 As+, 107은 n+형 소스 드레인 전극, 108은 SiO2막, 109는 레지스트이다.
도 8a에 도시한 바와 같이, p형 실리콘 기판(100) 위에 두께 약 20nm의 SiO2막(101)을 형성한다. 다음에 두께 0.3㎛의 폴리 실리콘(102)을 CVD법에 의하여 퇴적하고, 인을 확산시키며, 다시 폴리 실리콘(102)상에 실리콘 질화막(103)을 CVD법에 의하여 퇴적한다. 다음으로 포토리소그래피 공정에 의하여, 게이트 전극의 레지스트 패턴(104)을 형성하고, 이 레지스트 패턴을 마스크로 리액티브 이온 에칭에 의하여 실리콘 질화막(103), 폴리 실리콘(102)을 에칭 제거한다. 이때 남은 실리콘 실화막(103), 폴리 실리콘(102)이 더미 게이트(105)가 된다.
다음에, 도 8b에 도시한 바와 같이, 레지스트(104)를 박리하고, As+(106)의 이온 주입에 의하여 n+형 소스 드레인 영역(107)을 형성한다. 그 후, n+형 소스 드레인 영역(107) 활성화를 위한 열처리를 행한다.
이어서, 도 8c에 도시한 바와 같이, 절연막 예를 들면 SiO2막(108)을 플라즈마 ECR법에 의하여, 두께 약 0.35㎛이방성 퇴적시킨다.
다음으로, 도 8d에 도시한 바와 같이, 레지스트(109)를 두께 약 1㎛도포하고, 그대로 현상하여 두께 약 0.2㎛남게 한다.
다음에, 도 8e에 도시한 바와 같이, NH4OH용액에 의하여 더미 게이트(105)위의 SiO2막(108)만을 에칭 제거한다. 다음에 레지스트(109)를 박리하면, SiO2막의 잔여물이 실리콘 질화막 위에 남는다. 다음에 케미칼 드라이 에칭법에 의하여 실리콘 질화막(103)을 제거한다. 이때, 실리콘 질화막(103) 위의 SiO2막의 잔여물도 동시에 제거할 수 있다.
이어서, 폴리 실리콘(102)을 에칭에 의하여 제거한다. 그 후는, 도 7에 도시한 종래예와 마찬가지로 임계 전압 조정을 위한 이온 주입, 더미 게이트가 있던 부분의 산화막 제거 및 게이트 산화를 행하고, SiO2의 홈 부분에 폴리 실리콘을 매립한다.
도 8에 도시한 종래예에 의하면, 반도체 장치의 알루미늄 오염을 방지할 수 있으며, 반도체 장치의 특성의 열화를 방지할 수 있다.
그러나, 도 8에 도시한 종래예에서는, 소스 드레인 위에 선택적으로 SiO2층을 형성할 때, 플라즈마 ECR법에 의하여 소스 드레인 위 및 더미 게이트 위에 SiO2막을 형성한 후, 레지스트를 도포한 후 그대로 현상하고 소스 드레인 위의 SiO2막 위에만 레지스트를 남겨두는 방법을 사용하고 있다. 이 공정은 프로세스적으로 불안정하며, 또한, 레지스트 공정을 포함하므로, 프로세스상의 공정수가 증대한다고 하는 문제가 발생한다.
이상과 같이, 역 쇼트 채널 효과를 억제하기 위하여, 소스 드레인 영역을 형성하고, 활성화하기 위한 열처리를 행한 후에, 임계 전압 조정용 이온 주입을 행하는 것이 필요하지만, 종래의 방법에서는, 게이트 산화막의 신뢰성의 저하, 반도체 기판의 알루미늄 오염, 및 공정수의 증대와 같은 문제점이 나타나고 있엇다.
본 발명의 목적은 역 쇼트 채널 효과를 억제하고, 게이트 산화막의 신뢰성의 저하를 방지하며, 반도체 기판의 알루미늄 오염을 방지하고, 또한, 공정수의 증대를 수반하지 않는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 반도체 장치의 제조 방법은, 제1도전형 반도체 기판상에 절연물로 이루어지는 소자 분리 영역을 형성하는 공정, 반도체 기판상의 게이트 전극 형성 예정 영역에 더미 게이트를 형성하는 공정, 제1도전형 소자 형성 예정 영역을 레지스트로 마스크하는 공정, 제1도전형 불순물을 이온 주입하여 제1도전형 웰 영역을 형성하는 공정, 제2도전형 불순물을 이온 주입하여 제2도전형 소스 드레인 영역을 형성하는 공정, 제1도전형 소자 형성 예정 영역 위의 레지스트를 제거하는 공정, 제2도전형 소자 형성 예정 영역을 레지스트로 마스크하는 공정, 제2도전형 불순물을 이온 주입하여 제2도전형 웰 영역을 형성하는 공정, 제1도전형 불순물을 이온 주입하여 제1도전형 소스 드레인 영역을 형성하는 공정, 제2도전형 소자 형성 예정 영역 위의 레지스트를 제거하는공정, 소스 드레인 영역을 활성화하는 공정, 반도체 게이트판에 제1막을 형성하는 공정, 제1막을 화학적 기계적 연마를 사용하여 평탄화해서 더미 게이트 표면을 노출시키는 공정, 더미 게이트를 제거하는 공정, 제1 도전형 소자 형성 예정 영역을 레지스트로 마스크하는 공정, 제1도전형 불순물을 이온 주입하는 공정, 제1도전형 소자 형성 예정 영역 위의 레지스트를 제거하는 공정, 제2도전형 소자 형성 예정 영역을 레지스트로 마스크하는 공정, 제2도전형 불순물을 이온 주입하는 공정, 제2도전형 소자 형성 예정 영역 위의 레지스트를 제거하는 공정, 더미 게이트를 제거한 부분의 반도체 기판상에 게이트 산화막을 형성하는 공정, 반도체 기판에 게이트 전극 재료를 형성하는 공정, 게이트 전극 재료를 화학적 기계적 연마를 사용하여 제1막을 노출시킴으로써 평탄화하여 게이트 전극을 형성하는 공정을 구비한다.
그리고, 제1막은 더미 게이트와는 다른 재료이어도 좋다.
또, 제1막은 더미 게이트와 에칭의 선택비가 높은 재료이어도 좋다.
또한, 제1막은 절연물이어도 좋다.
또한, 제1막은 소자 분리 영역의 절연물과는 다른 재료이어도 좋다.
또한, 더미 게이트는 반도체 기판과 에칭의 선택비가 높아도 좋다.
또한, 더미 게이트 측면에 측벽을 형성하여도 좋다.
또한, 제1막을 제거하여도 좋다.
또한, 제1막은 소자 분리 영역의 절연물과 에칭의 선택비가 높아도 좋다.
또한, 측벽은 절연물이어도 좋다.
또한, 측벽은 더미 게이트와 다른 재료이어도 좋다.
또한, 측벽은 더미 게이트와 에칭의 선택비가 높아도 좋다.
도한, 측벽은 제1막과 다른 재료이어도 좋다.
또한, 측벽은 제1막과 에칭의 선택비가 높아도 좋다.
상기한 과제를 해결하기 위하여, 본 발명에 관한 반도체 장치의 제조 방법은, 소자 분리 영역 형성 공정, 어미 게이트 형성 공정, 소스 드레인 영역 형성을 위한 이온 주입 공정, 소스 드레인 영역 활성화를 위한 열처리 공정, 반도체 기판 전면에 더미 게이트와는 다른 절연막 형성 공정, 화학적 기계적 연마에 의하여 더미 게이트와는 다른 절연막층을 평탄화하고 더미 게이트 표면을 노출시키는 공정, 더미 게이트를 에칭에 의하여 제거하는 공정, 임계 전압 조정을 위한 이온 주입을 행하는 공정, 게이트 산화 공정, 게이트 전극 재료를 전면에 퇴적하는 공정, 및 게이트 전극 재료를 화학적 기계적 연마에 의해 평탄화하고 더미 게이트와는 다른 재질의 절연막 표면을 노출시켜 게이트 전극을 형성하는 공정을 구비하는 것이다.
이상과 같이 본 발명에 의하면, 소스 드레인 영역 활성화를 위한 열처리를 행한 후 임계 전압 조정을 위한 이온 주입을 행하므로, 역 쇼트 채널 효과를 억제할 수 있고, 또한, 게이트 산화막의 신뢰성의 저하를 방지하며, 반도체 기판의 알루미늄 오염을 방지하고, 공정수의 증대를 수반하지 않는 반도체 장치의 제조 방법을 제공할 수 있다.
제1a~e도는 본 발명을 CMOSFET에 적용한 본 발명의 제1 실시예를 제조 공정순으로 도시한 모식적 단면도.
제2a~e도는 본 발명을 CMOSFET에 적용한 본 발명의 제1 실시예를 제조 공정순으로 도시한 모식적 단면도.
제3a~e도는 본 발명을 CMOSFET에 적용한 본 발명의 제1 실시예를 제조 공정순으로 도시한 모식적 단면도.
제4a~f도는 본 발명을 CMOSFET에 적용한 본 발명의 제1 실시예를 제조 공정순으로 도시한 모식적 단면도.
제5a~e도는 종래예를 제조 공정순으로 도시한 모식적 단면도.
제6a, b도는 소스 드레인 영역을 형성하고 활성화의 열처리를 행한 후에, 임계 전압 조정을 위한 이온 주입을 행하고 있는 종래예를 제조 공정순으로 도시한 모식적 단면도.
제7a, f도는 소스 드레인 영역을 형성하고 활성화의 열처리를 행한 후, 다시 임계 전압 조정을 위한 이온 주입을 행한 후, 게이트 산화막을 형성하는 종래예를 제조 공정순으로 도시한 모식적 단면도.
제8a~e도는 소스 드레인 영역 위에 산화막을 형성하는 공정에 CVD법을 사용하는 종래예를 제조 공정순으로 도시한 모식적 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : p(100) Si 기판 2 : 필드 산화막
3 : 질화 실리콘의 더미 게이트 4 : SiO2의 측벽
5 : p형 MOSFET 형성 예정 영역 위의 레지스트
6 : B+ 7 : p형 웰
8 : As+ 9 : n+형 소스 드레인 영역
10 : n형 MOSFET 형성 예정 영역 위의 레지스트
11 : P+ 12 : n형 웰
13 : BF2+ 14 : p+형 소스 드레인 영역
15 : SiO2막 16 : 게이트 전극 형성 예정 영역
17 : p형 MOSFET 형성 예정 영역 위의 레지스트
18 : B+ 19 : n형 MOSFET 위의 레지스트
20 : As+ 21 : BF2+
22 : 게이트 산화막 23 : 다결정 실리콘
24 : 게이트 전극 30 : p(100) Si 기판
31 : 필드 산화막 32 : 실리콘 질화막
33 : 다결정 실리콘 34 : SiO2의 측벽
35 : p형 MOSFET 형성 예정 영역 위의 레지스트
36 : B+ 37 : p형 웰 영역
38 : As+ 39 : n형 소스 드레인 영역
40 : n형 MOSFET 형성 예정 영역 위의 레지스트
41 : P+ 42 : n형 웰 영역
43 : BF2+ 44 : p+형 소스 드레인 영역
45 : 실리콘 질화막 46 : 게이트 전극 형성 예정 영역
47 : p형 MOSFET 형성 예정 영역 위의 레지스트
48 : B+ 49 : n형 MOSFET위의 레지스트
50 : As+ 51 : BF2+
52 : 게이트 산화막 53 : 다결정 실리콘
54 : 게이트 전극 55 : 실리사이드층
60 : p형 반도체 기판 61 : 소자 분리 영역
62 : n형 MOSFET 형성 예정 영역 위의 레지스트
63 : n형 불순물 64 : n형 웰
65 : p형 MOSFET 형성 예정 영역 위의 레지스트
66 : p형 불순물 67 : p형 웰
68 : 게이트 산화막 69 : 다결정 실리콘
70 : 게이트 전극 71 : n형 웰 위의 레지스트
72 : n형 불순물 73 : n형 소스 드레인 영역
74 : p형 웰 위의 레지스트 75 : p형 불순물
76 : p형 소스 드레인 영역 80 : p형 반도체 기판
81 : 게이트 산화막 82 : 게이트 폴리 실리콘 전극
83 : As+ 84 : 소스 드레인 영역
85 : B+ 90 : p형 실리콘 기판
91 : SiO2막 92 : 더미 게이트
93 : As+ 94 : n+형 소스 드레인 전극
95 : SiO2막 96 : B+
97 : 게이트 산화막 98 : 폴리 실리콘
100 : p형 실리콘 전극 101 : SiO2막
102 : 폴리 실리콘 103 : 실리콘 질화막
104 : 레지스트 105 : 더미 게이트
106 : As+ 107 : n+형 소스 드레인 전극
108 : SiO2막 109 : 레지스트
다음에, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 도 1및 도 2는 본 발명을 CMOSFET에 적용한 본 발명의 제1 실시예를 제조 공정순으로 나타낸 모식적 단면도이다. 도면중, 부호 1은 p(100) Si 기판, 2는 필드 산화막, 3은 질화 실리콘의 더미 게이트, 4는 SiO2의 측벽, 5는 p형 MOSFET 형성 예정 영역상의 레지스트, 6은 B+, 7은 p형 웰, 8은 As+, 9는 n+형 소스 드레인 영역, 10은 n형 MOSFET 형성 예정 영역 위의 레지스트, 11은 P+, 12는 n형 웰, 13은 BF2+, 14는 p+형 소스 드레인 영역, 15는 SiO2막, 16은 게이트 전극 형성 예정 영역, 17은 p형 MOSFET 형성 예정 영역 위의 레지스트, 18은 B+, 19는 n형 MOSFET 위의 레지스트, 20은 As+, 21은 BF2+, 22는 게이트 산화막, 23은 다결정 실리콘, 24는 게이트 전극이다.
우선, 도 1a에 도시한 바와 같이 주지된 기술에 의하여 p(100) Si 기판(1)에 필드 산화막(2)을 형성하여 소자 분리를 행한다. 그 후, p(100) Si 기판(1) 표면에 CVD법에 의하여 질화 실리콘막을 약 200nm 정도 퇴적한다. 그 후, 포토리소그래피 공정과 에칭 공정에 의하여, 후의 게이트 전극과 동일 형상의 실리콘 질화막의 더미 게이트(3)를 형성한다. 그 후, CVD법에 의하여 두께 70nm 정도의 SiO2막을 퇴적하고, 이방성 에칭을 행함으로써, 더미 게이트 측면에 SiO2의 측벽(4)을 형성한다.
그 후, 도 1b에 도시한 바와 같이 p형 MOSFET 형성 예정 영역을 레지스트(5)로 마스크한 후, 예를 들면 B+(6)를 이온 주입 에너지 300keV, 도우즈량 2×1013cm-2로 이온 주입하여, p형 웰 영역(7)을 형성한다. 그 후, 예를 들면 As+(8)을 이온 주입 에너지 30keV, 도우즈량 3×1015cm-2로 이온 주입하여, n+형 소스 드레인 영역(9)을 형성한다.
그 후, p형 MOSFET 형성 예정 영역 위의 레지스트(5)를 박리한 후, 도 1c에 도시한 바와 같이 n형 MOSFET 형성 예정 영역을 레지스트(10)로 마스크한 후, 예를 들면 P+를 이온 주입 에너지 700keV, 도우즈량 1.5×1013cm-2로 이온 주입하여, n형 웰 영역(12)을 형성한다. 그 후, 예를 들면 BF2+를 이온 주입 에너지 20keV, 도우즈량 3×1015cm-2로 이온 주입하고, p+형 소스 드레인 영역(14)을 형성한다. 그 후, n형 MOSFET 형성 예정 영역 위의 레지스트(10)를 박리한 후, 질소 분위기내에서 1,000℃로 10초 정도의 열처리를 행하고, n+형 소스 드레인 영역(9) 및 p+형 소스 드레인 영역(14)의 활성화를 행한다. 이러한 활성화를 행함으로써, 소스 드레인 영역내에 포함되는 격자간 실리콘의 등의 점결함이 소멸된다.
그 후, 도 1d에 도시한 바와 같이, p(100) Si 기판(1) 전면에, CVD법 등에 의하여 예를 들면 SiO2막(15)을 400nm 정도 퇴적한다.
그 후, 도 1e에 도시한 바와 같이, 화학적 기계적 연마에 의하여 더미 게이트(3) 표면, 즉 질화 실리콘막 표면이 노출되기까지 평탄화를 행한다.
그 후, 도 2f에 도시한 바와 같이, 더미 게이트인 질화 실리콘막(3)을 인산등으로 에칭하고, 게이트 전극 형성 예정 영역(16)만 패인 SiO2(15)의 홈을 형성한다.
그 후, 도 2g에 도시한 바와 같이, p형 MOSFET 형성 예정 영역 위를 레지스트(17)로 마스크한 후, 예를 들면 B+(18)을 이온 주입 에너지 30keV, 도우즈량 6×1012cm-2로 이온 주입하고, n형 MOSFET의 임계 전압 조정을 행한다.
그 후, p형 MOSFET 형성 예정 영역 위의 레지스트(17)를 박리한 후, 도 2h에 도시한 바와 같이, n형 MOSFET위를 레지스트(19)로 마스크하고, 예를 들면 As+(20)을 이온 주입 에너지 100keV, 도우즈량 7×1012cm-2로 이온 주입하고, 그 후 예를 들면 BF2+(21)을 주입 에너지 15keV, 도우즈량 1.5×1013cm-2로 이온 주입하고, p형 MOSFET의 임계 전압 조정을 행한다.
그 후, n형 MOSFET 위의 레지스트(19)를 박리한 후, 도 2i에 도시한 바와 같이, SiO2(15)의 홈 부를 산화하여, 6nm 정도의 게이트 산화막(22)을 형성한다. 그 후, CVD법에 의하여 다결정 실리콘(23)을 400nm정도 퇴적하여, SiO2(15)의 홈부를 매립한 후, 인을 확산시켜 다결정 실리콘(23)을 n+화 한다.
그 후, 도 2j에 도시한 바와 같이, 화학적 기계적 연마에 의하여 SiO2(15) 표면에 노출되기까지 다결정 실리콘(23)을 평탄화하고, SiO2(15)의 홈을 다결정 실리콘(23)으로 매립한 구조의 게이트 전극(24)을 형성한다.
그 후는 종래 기술을 사용하여, 층간 절연막, 배선등을 형성한다.
이상의 공정에 의하여, CMOS 반도체 장치가 완성된다.
도 3 및 도 4는 본 발명을 CMOSFET에 적용한 본 발명의 제2 실시예를 제조 공정순으로 도시한 모식적 단면도이다. 도면에서, 부호 30은 p(100)Si 기판, 31은 필드 산화막, 32는 실리콘 질화막, 33은 다결정 실리콘, 34는 SiO2의 측벽, 35는 p형 MOSFET 형성 예정 영역 위의 레지스트, 36은 B+, 37은 p형 웰 영역, 38은 As+, 39는 n형 소스 드레인 영역, 40은 n형 MOSFET 형성 예정 영역 위의 레지스트, 41은 P+, 42는 n형 웰 영역, 43은 BF2+, 44는 p+형 소스 드레인 영역, 45는 실리콘 질화막, 46은 게이트 전극 형성 예정 영역, 47은 p형 MOSFET 형성 예정 영역 위의 레지스트, 48은 B+, 49는 n형 MOSFET 위의 레지스트, 50은 As+, 51은 BF2+, 52는 게이트 산화막, 53은 다결정 실리콘, 54는 게이트 전극, 55는 실리사이드층이다.
우선, 도 3a에 도시한 바와 같이 주지된 기술에 의하여 p(100) Si 기판(30)에 필드 산화막(31)을 형성하여 소자 분리를 행한다. 그 후, p(100) Si 기판(30) 표면에, CVD 법에 의하여 10nm 정도의 실리콘 질화막(32)을 퇴적한 후, 다결정 실리콘 막(33)을 200nm 정도 퇴적한다. 그 후, 포토리소그래피 공정 및 에칭 공정에 의하여, 실리콘 질화막(32) 및 다결정 실리콘(33)으로 이루어지며, 후의 게이트 전극과 동일한 형상의 어미 게이트를 형성한다. 그 후, CVD법에 의하여 두께 70nm 정도의 SiO2막을 퇴적하고, 이방성 에칭을 행함으로써, 더미 게이트 측면에 SiO2의 측벽(34)을 형성한다. 그 후, 도 3b에 도시한 바와 같이, p형 MOSFET 형성 예정 영역을 레지스트(35)로 마스크한 후, 예를 들면 B+(36)을 이온 주입 에너지 300keV, 2×1013cm-2로 이온 주입하여, p형 웰 영역(37)을 형성한다. 그 후, 예를 들면 As+(38)을 이온 주입 에너지 30keV, 도우즈량 3×1015cm-2로 이온 주입하여, n+형 소스 드레인 영역(39)을 형성한다.
그 후, p형 MOSFET 형성 예정 영역 위의 레지스트(35)를 박리한 후, 도 3c에 도시한 바와 같이 n형 MOSFET 형성 예정 영역을 레지스트(40)로 마스크한 후, 예를 들면 P+(41)을 이온 주입 에너지 700keV, 도우즈량 1.5×1013cm-2로 이온 주입하고, n형 웰 영역(42)을 형성한다. 그 후, 예를 들면 BF2+(43)을 이온 주입 에너지 20keV, 도우즈량 3×1015cm-2로 이온 주입하고, p+형 소스 드레인 영역(44)을 형성한다. 그 후, n형 MOSFET 형성 예정 영역 위의 레지스트(40)를 박리한 후, 질소 분위기내에서 1,000℃로 10초 정도의 열처리를 행하고, n+형 소스 드레인 영역(39) 및 p+형 소스 드레인 영역(44)의 활성화를 행한다. 이러한 활성화를 행함으로써, 소스 드레인 영역중에 포함되는 격자간 실리콘 등의 점결함이 소멸된다.
그 후, 도 3d에 도시한 바와 같이, p형 (100) Si 기판(30) 전면에, CVD법 등에 의하여, 실리콘 질화막(45)을 400nm정도 퇴적한다.
그 후, 도 3e에 도시한 바와 같이, 화학적 기계적 연마에 의하여 더미 게이트인 다결정 실리콘(33)의 표면이 노출되기까지 평탄화를 행한다. 또, 여기서 상기 제1 실시예와는 달리 소스 드레인 영역 위에 실리콘 질화막(45)을 형성하는 이유는 후술되듯이 게이트 다결정 전극 형성후, 이 실리콘 질화막층을 제거하기 위하여, 소자 분리 영역인 SiO2(31)와 에칭의 선택비가 높은 재료를 사용할 필요가 있기 때문이다.
그 후, 도 4a에 도시한 바와 같이, 더미 게이트 상부의 다결정 실리콘(33)을 에칭한다. 게이트 전극 형성 예정 영역(46)만 패여 있어, SiO2로 이루어지는 측벽(34) 및 소스 드레인 영역 위의 실리콘 질화막(45)의 홈을 형성한다. 또, 홈의 저부에는 더미 게이트 하층이었던 10nm정도의 실리콘 질화막(32)이 남아 있다.
그 후, 도 4b에 도시한 바와 같이, p형 MOSFET 형성 예정 영역 위를 레지스트(47)로 마스크한 후, 예를 들면 B+(48)을 이온 주입 에너지 30keV, 도우즈량 6×1012cm-2로 이온 주입하고, n형 MOSFET의 임계 전압의 조정을 행한다.
그 후, p형 MOSFET 형성 예정 영역 위의 레지스트(47)를 박리한 후, 도 4c에 도시한 바와 같이, n형 MOSFET 위를 레지스트(49)로 마스크하고, 예를 들면 As+(50)을 이온 주입 에너지 100keV, 도우즈량 7×1012cm-2로 이온 주입하여, 그 후 예를 들면 BF2(51)을 이온 주입 에너지 15keV, 도우즈량 1.5×1013cm-2로 이온 주입하고, p+형 MOSFET의 임계 전압 조정을 행한다.
그 후, 도 4d에 도시한 바와같이, 홈의 저부에 존재하는 10nm 정도의 실리콘 질화막(32)을 인산 등을 사용하여 에칭 제거한다. 또, 이때, 소스 드레인 영역 위의 실리콘 질화막(45)도 에칭되지만, 소스 드레인 영역 위의 질화막(45)은 210nm정도이므로, 소스 드레인 영역 위에 실리콘 질화막(45)을 남길 수 있다. 또한, 측벽은 SiO(34)로 형성되어 있으므로, 홈부의 폭은 변하지 않는다. 그 후, 홈부의 실리콘 기판을 산화하여, 6nm 정도의 게이트 산화막(52)을 형성한다. 그 후, CVD법에 의하여 다결정 실리콘(53)을 400nm정도 퇴적하여, 실리콘 질화막의 홈부를 매립한 후, 확산시켜 다결정 실리콘(53)을 n+화 한다.
그 후, 도 4e에 도시한 바와 같이, 화학적 기계적 연마에 의하여 소스 드레인 영역 위의 실리콘 질화막(45)의 표면이 노출되기까지 다결정 실리콘(53)을 평탄화하여, 실리콘 질화막의 홈부를 매립한 구조의 게이트 전극(54)이 형성된다.
그 후, 도 4f에 도시한 바와 같이, 인산 등으로 소스 드레인 영역 위의 실리콘 질화막층(45)을 에칭한다. 이로써, 다결정 실리콘 게이트 전극(54) 측면에 SiO2로 이루어지는 측벽(34)이 남는다. Ti 또는 Co를 스퍼터하고, 소스 드레인 영역 및 게이트에 실리사이드층(55)을 형성한다.
그 후는 종래 기술을 사용하여 층간 절연막, 배선 등을 형성하여, CMOS 반도체 장치를 형성할 수 있다.
이상 설명한 바와 같이 본 발명은 소스 드레인 영역을 형성하고, 활성화 열처리를 행하며, 소스 드레인 영역내의 격자간 실리콘 등의 점결함을 소멸시킨 후, 임계 전압 조정을 위한 이온 주입을 행하므로, 특히 nMOSFET에서 종래 문제시 되어 있던 붕소와 격자간 실리콘의 페어의 증속 확산에 기인한 역 쇼트 채널 효과를 억제할 수 있게 된다는 효과가 있다.
또한, 게이트 산화막은 임계 전압 조정을 위한 이온 주입 후에 행하므로, 종래 게이트 산화막을 통하여 이온 주입을 행했을때 문제시 되어 있던 게이트 산화막의 신뢰성 저하를 방지할 수 있게 된다.
또한, 소스 드레인 영역 위에 산화막을 형성할 때에, 알루미늄을 첨가하지 않으므로, 종래, 알루미늄에 노출되기 때문에, 이러한 알루미늄이 반도체 기판내에 준위를 형성하고, 반도체 장치의 특성을 열화시켜 버린다고 하는 문제를 방지할 수 있게 된다.
또한, 상술한 효과를 가지면서, 레지스트 공정의 수를 증가시키는 일 없이 CMOSFET을 형성할 수 있다.

Claims (14)

  1. 반도체 기판상의 게이트 전극 형성 예정 영역에 더미 게이트를 형성하는 공정, 상기 게이트 전극 형성 예정 영역을 포함한 소자 형성 예정 영역 이외의 영역을 레지스트로 마스크하는 공정, 상기 레지스트 마스크를 한 상태로, 상기 소자 형성 예정 영역에 제1도전형 불순물을 이온 주입하여 제1도전형 웰 영역을 형성하는 공정, 상기 레지스트 마스크를 한 상태로, 상기 소자 형성 예정 영역에 제2도전형 불순물을 이온 주입하여 제2도전형 소스 드레인 영역을 형성하는 공정, 상기 레지스트 마스크를 제거하는 공정, 상기 소스 드레인 영역을 활성화하는 공정, 상기 반도체 기판에 제1막을 형성하는 공정, 상기 제1막을 평탄화하여 상기 더미 게이트 표면을 노출시키는 공정, 표면을 노출시킨 상기 더미 게이트를 제거하는 공정, 상기 소자 형성 예정 영역 이외의 영역을 레지스트로 마스크하는 공정, 상기 소자 형성 예정 영역의 채널 영역에 제1도전형 불순물을 이온 주입하는공정, 상기 소자 형성 예정 영역 이외의 영역의 레지스트 마스크를 제거하는 공정, 상기 더미 게이트를 제거한 부분의 상기 반도체 기판상에 게이트 산화막을 형성하는 공정, 상기 반도체 기판에 게이트 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1막은 상기 더미 게이트와는 다른 재료인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1막은 상기 더미 게이트와 에칭의 선택비가 높은 재료인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1막은 절연물인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제1막은 상기 소자 분리 영역의 절연물과는 다른 재료인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 더미 게이트는 상기 반도체 기판과 에칭의 선택비가 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 더미 게이트 측면에 측벽을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제1막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제1막은 상기 소자 분리 영역의 절연물과 에칭의 선택비가 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 측벽은 절연물인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서, 상기 측벽은 상기 더미 게이트와 다른 재료인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제8항에 있어서, 상기 측벽은 상기 더미 게이트와 에칭의 선택비가 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제8항에 있어서, 상기 측벽은 상기 제1막과 다른 재료인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제8항에 있어서, 상기 측벽은 상기 제1막과 에칭의 선택비가 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1019970022772A 1996-06-03 1997-06-02 반도체장치의제조방법 KR100266525B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8140399A JP2870485B2 (ja) 1996-06-03 1996-06-03 半導体装置の製造方法
JP96-140399 1996-06-03

Publications (2)

Publication Number Publication Date
KR980006510A KR980006510A (ko) 1998-03-30
KR100266525B1 true KR100266525B1 (ko) 2000-09-15

Family

ID=15267889

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970022772A KR100266525B1 (ko) 1996-06-03 1997-06-02 반도체장치의제조방법

Country Status (3)

Country Link
US (1) US5994179A (ko)
JP (1) JP2870485B2 (ko)
KR (1) KR100266525B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100856436B1 (ko) * 2003-12-30 2008-09-04 인텔 코포레이션 반도체 제조 방법 및 트랜지스터

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0788168A1 (en) * 1996-01-31 1997-08-06 STMicroelectronics S.r.l. Process of fabricating non-volatile floating-gate memory devices, and memory device fabricated thereby
JP2008153687A (ja) * 1997-06-30 2008-07-03 Toshiba Corp 半導体装置の製造方法
US6913983B1 (en) * 1997-07-18 2005-07-05 Infineon Technologies Ag Integrated circuit arrangement and method for the manufacture thereof
KR100248506B1 (ko) * 1997-08-30 2000-03-15 윤종용 트랜지스터의 특성 개선을 위한 반도체 장치 제조 방법
US6436746B1 (en) 1998-01-12 2002-08-20 Texas Instruments Incorporated Transistor having an improved gate structure and method of construction
US6174794B1 (en) * 1998-08-20 2001-01-16 Advanced Micro Devices, Inc. Method of making high performance MOSFET with polished gate and source/drain feature
US6365469B2 (en) * 1998-08-26 2002-04-02 Agere Systems Guardian Corp. Method for forming dual-polysilicon structures using a built-in stop layer
US6143593A (en) * 1998-09-29 2000-11-07 Conexant Systems, Inc. Elevated channel MOSFET
US6162694A (en) * 1998-11-25 2000-12-19 Advanced Micro Devices, Inc. Method of forming a metal gate electrode using replaced polysilicon structure
US6124188A (en) * 1998-12-01 2000-09-26 Advanced Micro Devices, Inc. Semiconductor device and fabrication method using a germanium sacrificial gate electrode plug
US6259115B1 (en) * 1999-03-04 2001-07-10 Advanced Micro Devices, Inc. Dummy patterning for semiconductor manufacturing processes
WO2000055897A1 (en) * 1999-03-17 2000-09-21 Koninklijke Philips Electronics N.V. Method of manufacturing a mis field-effect transistor
US6159782A (en) * 1999-08-05 2000-12-12 Advanced Micro Devices, Inc. Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant
WO2001071807A1 (fr) 2000-03-24 2001-09-27 Fujitsu Limited Dispositif a semi-conducteur et son procede de fabrication
KR100379510B1 (ko) * 2000-07-29 2003-04-10 주식회사 하이닉스반도체 반도체 소자 제조방법
TW471044B (en) * 2000-11-14 2002-01-01 Vanguard Int Semiconduct Corp Method for producing dummy gate of ESD protective device
JP2002299609A (ja) * 2001-03-29 2002-10-11 Nec Corp 半導体装置及びその製造方法
JP3651802B2 (ja) 2002-09-12 2005-05-25 株式会社東芝 半導体装置の製造方法
KR100954919B1 (ko) * 2007-12-17 2010-04-27 주식회사 동부하이텍 반도체 소자용 인덕터 및 그 제조 방법
CN102427063A (zh) * 2011-07-22 2012-04-25 上海华力微电子有限公司 一种抑制cmos短沟道效应的方法
CN102427062A (zh) * 2011-07-22 2012-04-25 上海华力微电子有限公司 自对准沟道掺杂抑制cmos短沟道效应及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03248433A (ja) * 1990-02-26 1991-11-06 Nec Corp 半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50125680A (ko) * 1974-03-20 1975-10-02
JPS5194784A (en) * 1975-02-18 1976-08-19 mis gatahandotaisochi
JPS6086866A (ja) * 1983-10-19 1985-05-16 Matsushita Electronics Corp 電界効果トランジスタおよびその製造方法
US4745082A (en) * 1986-06-12 1988-05-17 Ford Microelectronics, Inc. Method of making a self-aligned MESFET using a substitutional gate with side walls
EP0268298B1 (en) * 1986-11-20 1995-04-05 Sumitomo Electric Industries Limited Method of producing a Schottky-barrier field effect transistor
JPH0787195B2 (ja) * 1987-10-22 1995-09-20 三菱電機株式会社 ショットキゲート電界効果トランジスタの製造方法
US4956314A (en) * 1989-05-30 1990-09-11 Motorola, Inc. Differential etching of silicon nitride
JP2778600B2 (ja) * 1990-03-20 1998-07-23 富士通株式会社 半導体装置の製造方法
JP3029653B2 (ja) * 1990-09-14 2000-04-04 株式会社東芝 半導体装置の製造方法
JP2697392B2 (ja) * 1991-07-30 1998-01-14 ソニー株式会社 相補型半導体装置の製造方法
JP2716303B2 (ja) * 1991-12-06 1998-02-18 シャープ株式会社 Ｍｏｓ形電界効果トランジスタの製造方法
US5391510A (en) * 1992-02-28 1995-02-21 International Business Machines Corporation Formation of self-aligned metal gate FETs using a benignant removable gate material during high temperature steps
US5576227A (en) * 1994-11-02 1996-11-19 United Microelectronics Corp. Process for fabricating a recessed gate MOS device
US5858843A (en) * 1996-09-27 1999-01-12 Intel Corporation Low temperature method of forming gate electrode and gate dielectric
US5856225A (en) * 1997-11-24 1999-01-05 Chartered Semiconductor Manufacturing Ltd Creation of a self-aligned, ion implanted channel region, after source and drain formation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03248433A (ja) * 1990-02-26 1991-11-06 Nec Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100856436B1 (ko) * 2003-12-30 2008-09-04 인텔 코포레이션 반도체 제조 방법 및 트랜지스터

Also Published As

Publication number Publication date
JP2870485B2 (ja) 1999-03-17
JPH09321151A (ja) 1997-12-12
KR980006510A (ko) 1998-03-30
US5994179A (en) 1999-11-30

Similar Documents

Publication Publication Date Title
KR100266525B1 (ko) 반도체장치의제조방법
US4488351A (en) Method for manufacturing semiconductor device
US6599789B1 (en) Method of forming a field effect transistor
JP2929419B2 (ja) 半導体素子の製造方法
KR0129125B1 (ko) 반도체 소자의 ldd mosfet 제조방법
KR100488546B1 (ko) 트랜지스터의 제조방법
KR0157875B1 (ko) 반도체 장치의 제조방법
US6441444B1 (en) Semiconductor device having a nitride barrier for preventing formation of structural defects
JPH09232445A (ja) 半導体装置およびその製造方法
US6699744B2 (en) Method of forming a MOS transistor of a semiconductor device
JPH11145273A (ja) 半導体装置の製造方法
US20030054597A1 (en) Method of manufacturing semiconductor device including steps of forming both insulating film and epitaxial semiconductor on substrate
KR0152909B1 (ko) 반도체장치의 격리구조의 제조방법
KR100840684B1 (ko) 반도체 소자의 제조방법
KR20050009482A (ko) 반도체 소자의 제조방법
JPH09312397A (ja) 半導体装置およびその製造方法
KR100320436B1 (ko) 모스팻(ｍｏｓｆｅｔ) 제조방법
JPH09181313A (ja) Ｍｏｓｆｅｔの製造方法
JP3455742B2 (ja) 半導体装置
US6242295B1 (en) Method of fabricating a shallow doped region for a shallow junction transistor
US6977207B2 (en) Method for fabricating dual-gate semiconductor device
KR100305205B1 (ko) 반도체소자의제조방법
JP3344162B2 (ja) 電界効果型半導体装置の製造方法
KR100247811B1 (ko) 반도체장치의 제조방법
KR100214520B1 (ko) 트랜지스터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030619

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee