JP2870485B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法、特にｎＭＯＳの逆短チャネル効果を抑制する半導体
装置の製造方法に関する。
法、特にｎＭＯＳの逆短チャネル効果を抑制する半導体
装置の製造方法に関する。
【０００２】
【従来の技術】従来用いられていたこの種のＣＭＯＳ半
導体装置の製造方法は、一般に図５から図８に示す構成
のものが採用されていた。
導体装置の製造方法は、一般に図５から図８に示す構成
のものが採用されていた。
【０００３】まず、図５（ａ）乃至図５（ｅ）にＣＭＯ
ＳＦＥＴを例に半導体装置の製造方法の従来例を示す。
図中、符号６０はｐ型半導体基板、６１は素子分離領
域、６２はｎ型ＭＯＳＦＥＴ形成予定領域上のレジス
ト、６３はｎ型不純物、６４はｎ型ウェル、６５はｐ型
ＭＯＳＦＥＴ形成予定領域上のレジスト、６６はｐ型不
純物、６７はｐ型ウェル、６８はゲート酸化膜、６９は
多結晶シリコン、７０はゲート電極、７１はｎ型ウェル
上のレジスト、７２はｎ型不純物、７３はｎ型ソースド
レイン領域、７４はｐ型ウェル上のレジスト、７５はｐ
型不純物、７６はｐ型ソースドレイン領域である。
ＳＦＥＴを例に半導体装置の製造方法の従来例を示す。
図中、符号６０はｐ型半導体基板、６１は素子分離領
域、６２はｎ型ＭＯＳＦＥＴ形成予定領域上のレジス
ト、６３はｎ型不純物、６４はｎ型ウェル、６５はｐ型
ＭＯＳＦＥＴ形成予定領域上のレジスト、６６はｐ型不
純物、６７はｐ型ウェル、６８はゲート酸化膜、６９は
多結晶シリコン、７０はゲート電極、７１はｎ型ウェル
上のレジスト、７２はｎ型不純物、７３はｎ型ソースド
レイン領域、７４はｐ型ウェル上のレジスト、７５はｐ
型不純物、７６はｐ型ソースドレイン領域である。
【０００４】図５（ａ）に示すように、ｐ型半導体基板
６０上に素子分離領域６１を設けた後、ｎ型ＭＯＳＦＥ
Ｔ形成予定領域上をレジスト６２でマスクした後、ｎ型
不純物６３をイオン注入して、ｎ型ウェル６４を形成す
る。また同時に、ｐ型ＭＯＳＦＥＴのしきい電圧調整の
ためのｎ型不純物のイオン注入を行う。
６０上に素子分離領域６１を設けた後、ｎ型ＭＯＳＦＥ
Ｔ形成予定領域上をレジスト６２でマスクした後、ｎ型
不純物６３をイオン注入して、ｎ型ウェル６４を形成す
る。また同時に、ｐ型ＭＯＳＦＥＴのしきい電圧調整の
ためのｎ型不純物のイオン注入を行う。
【０００５】その後、図５（ｂ）に示すように、ｐ型Ｍ
ＯＳＦＥＴ形成予定領域上をレジスト６５でマスクした
後、ｐ型不純物６６をイオン注入してｐ型ウェル６７を
形成する。また同時に、ｎ型ＭＯＳＦＥＴのしきい電圧
調整のためのｐ型不純物のイオン注入を行う。
ＯＳＦＥＴ形成予定領域上をレジスト６５でマスクした
後、ｐ型不純物６６をイオン注入してｐ型ウェル６７を
形成する。また同時に、ｎ型ＭＯＳＦＥＴのしきい電圧
調整のためのｐ型不純物のイオン注入を行う。
【０００６】その後、図５（ｃ）に示すように、ゲート
酸化膜６８を形成し、多結晶シリコン６９を堆積した後
に、フォトリソグラフィーエ程およびエッチングエ程に
よりゲート電極７０を形成する。
酸化膜６８を形成し、多結晶シリコン６９を堆積した後
に、フォトリソグラフィーエ程およびエッチングエ程に
よりゲート電極７０を形成する。
【０００７】その後、図５（ｄ）に示すように、ｎ型ウ
ェル６４上をレジスト７１でマスクして、ｐ型ウェル６
７にｎ型不純物７２をイオン注入してｎ型ソースドレイ
ン領域７３を形成する。
ェル６４上をレジスト７１でマスクして、ｐ型ウェル６
７にｎ型不純物７２をイオン注入してｎ型ソースドレイ
ン領域７３を形成する。
【０００８】その後、図５（ｅ）に示すように、ｐ型ウ
ェル６７上をレジスト７１でマスクして、ｎ型ウェル６
４にｐ型不純物７５をイオン注入してｐ型ソースドレイ
ン領域７６を形成する。
ェル６７上をレジスト７１でマスクして、ｎ型ウェル６
４にｐ型不純物７５をイオン注入してｐ型ソースドレイ
ン領域７６を形成する。
【０００９】その後、レジストを剥離した後、窒素雰囲
気中で熱処理を行い、ソースドレイン領域の活性化を行
う。
気中で熱処理を行い、ソースドレイン領域の活性化を行
う。
【００１０】しかしながら、図５（ａ）乃至図５（ｅ）
に示した方法では、ソースドレイン活性化のための熱処
理時に、特にｎ型ＭＯＳＦＥＴにおいて、ソースドレイ
ン中の格子間シリコン等の点欠陥がチャネル中のボロン
といわゆるＢ−Ｉペアを組みチャネル方向に増速拡散
し、その結果として、チャネル長が短くなるにつれチャ
ネル直下のボロン濃度が高くなりしきい電圧が高くなる
といういわゆる逆短チャネル効果という現象を引き起こ
すという欠点が生じる。ＭＯＳ半導体装置では、素子の
微細化が進むにつれて、しきい電圧が低下するという短
チャネル効果が構造上生じてしまうため、この短チャネ
ル効果に逆短チャネル効果という現象が重なると、しき
い電圧の制御が極めて困難になるため、逆短チャネル効
果は是非とも抑制する必要が生じる。
に示した方法では、ソースドレイン活性化のための熱処
理時に、特にｎ型ＭＯＳＦＥＴにおいて、ソースドレイ
ン中の格子間シリコン等の点欠陥がチャネル中のボロン
といわゆるＢ−Ｉペアを組みチャネル方向に増速拡散
し、その結果として、チャネル長が短くなるにつれチャ
ネル直下のボロン濃度が高くなりしきい電圧が高くなる
といういわゆる逆短チャネル効果という現象を引き起こ
すという欠点が生じる。ＭＯＳ半導体装置では、素子の
微細化が進むにつれて、しきい電圧が低下するという短
チャネル効果が構造上生じてしまうため、この短チャネ
ル効果に逆短チャネル効果という現象が重なると、しき
い電圧の制御が極めて困難になるため、逆短チャネル効
果は是非とも抑制する必要が生じる。
【００１１】この逆短チャネル効果を抑制する方法の一
つとして、ソースドレイン形成のためのイオン注入工程
と、しきい電圧調整のためのイオン注入工程に関して、
ソースドレイン形成のためのイオン注入を先に行い、ソ
ースドレインの活性化熱処理を行い、ソースドレイン領
域に含まれる格子間シリコン等の点欠陥を十分回復させ
た後に、しきい電圧調整のためのイオン注入を行う製造
方法が有望視される。図６（ａ）乃至図６（ｂ）にソー
スドレイン領域を形成し活性化の熱処理を行った後に、
しきい電圧調整のためのイオン注入を行っている従来例
を製造工程順に示す模式的断面図を示す。図中、符号８
０はｐ型半導体基板、８１はゲート酸化膜、８２はゲー
トポリシリコン電極、８３はＡｓ+ 、８４はソースドレ
イン領域、８５はＢ+ である。
つとして、ソースドレイン形成のためのイオン注入工程
と、しきい電圧調整のためのイオン注入工程に関して、
ソースドレイン形成のためのイオン注入を先に行い、ソ
ースドレインの活性化熱処理を行い、ソースドレイン領
域に含まれる格子間シリコン等の点欠陥を十分回復させ
た後に、しきい電圧調整のためのイオン注入を行う製造
方法が有望視される。図６（ａ）乃至図６（ｂ）にソー
スドレイン領域を形成し活性化の熱処理を行った後に、
しきい電圧調整のためのイオン注入を行っている従来例
を製造工程順に示す模式的断面図を示す。図中、符号８
０はｐ型半導体基板、８１はゲート酸化膜、８２はゲー
トポリシリコン電極、８３はＡｓ+ 、８４はソースドレ
イン領域、８５はＢ+ である。
【００１２】図６（ａ）に示すように、ｐ型半導体基板
８０に、ゲート酸化膜８１とゲートポリシリコン電極８
２を形成する。その後、Ａｓ+ ８３等のｎ型不純物をイ
オン注入し、ソースドレイン領域８４を形成し、１００
０℃で１０秒程度の熱処理を行う。
８０に、ゲート酸化膜８１とゲートポリシリコン電極８
２を形成する。その後、Ａｓ+ ８３等のｎ型不純物をイ
オン注入し、ソースドレイン領域８４を形成し、１００
０℃で１０秒程度の熱処理を行う。
【００１３】その後図６（ｂ）に示すように、Ｂ+ ８５
等のｐ型不純物をゲートポリシリコン電極８２およびゲ
ート酸化膜８１を通してイオン注入し、しきい電圧を調
整する。
等のｐ型不純物をゲートポリシリコン電極８２およびゲ
ート酸化膜８１を通してイオン注入し、しきい電圧を調
整する。
【００１４】図６に示した従来例によれば、ソースドレ
イン領域を形成し活性化のための熱処理を行った後に、
しきい電圧調整のためのイオン注入を行っているため、
逆短チャネル効果を抑制することが可能である。
イン領域を形成し活性化のための熱処理を行った後に、
しきい電圧調整のためのイオン注入を行っているため、
逆短チャネル効果を抑制することが可能である。
【００１５】しかし、図６に示した方法では、ゲート酸
化膜を通してしきい電圧調整のためのイオン注入を行っ
ているため、ゲート酸化膜の信頼性が著しく劣化すると
いう問題点が生じる。
化膜を通してしきい電圧調整のためのイオン注入を行っ
ているため、ゲート酸化膜の信頼性が著しく劣化すると
いう問題点が生じる。
【００１６】従って、ソースドレイン領域形成を形成し
活性化の熱処理を行った後、しきい電圧調整のためのイ
オン注入を行い、且つ、しきい電圧調整のためのイオン
注入を行った後、ゲート酸化膜を形成する半導体装置の
製造方法が必要となる。
活性化の熱処理を行った後、しきい電圧調整のためのイ
オン注入を行い、且つ、しきい電圧調整のためのイオン
注入を行った後、ゲート酸化膜を形成する半導体装置の
製造方法が必要となる。
【００１７】図７（ａ）乃至図７（ｆ）に、ソースドレ
イン領域を形成し活性化の熱処理を行った後、更に、し
きい電圧調整のためのイオン注入を行った後、ゲート酸
化膜を形成する従来例を製造工程順に示す模式的断面図
を示す。この従来例は特開平４−１２３４３９号公報に
開示されている。図中、符号９０はｐ型シリコン基板、
９１はＳｉＯ2 膜、９２はダミーゲート、９３はＡｓ
+ 、９４はｎ+ 型ソースドレイン電極、９５はＳｉＯ2
膜、９６はＢ+ 、９７はゲート酸化膜、９８はポリシリ
コンである。
イン領域を形成し活性化の熱処理を行った後、更に、し
きい電圧調整のためのイオン注入を行った後、ゲート酸
化膜を形成する従来例を製造工程順に示す模式的断面図
を示す。この従来例は特開平４−１２３４３９号公報に
開示されている。図中、符号９０はｐ型シリコン基板、
９１はＳｉＯ2 膜、９２はダミーゲート、９３はＡｓ
+ 、９４はｎ+ 型ソースドレイン電極、９５はＳｉＯ2
膜、９６はＢ+ 、９７はゲート酸化膜、９８はポリシリ
コンである。
【００１８】図７（ａ）に示すように、ｐ型シリコン基
板９０表面に熱酸化法によりＳｉＯ2 膜９１を形成す
る。次にフォトリソグラフイーエ程により厚さ約０．１
μｍのゲート電極のレジストパターンを形成する。この
レジストパターンがダミーゲート９２となる。尚、この
際レジストとしては疎水性のものを用いる。
板９０表面に熱酸化法によりＳｉＯ2 膜９１を形成す
る。次にフォトリソグラフイーエ程により厚さ約０．１
μｍのゲート電極のレジストパターンを形成する。この
レジストパターンがダミーゲート９２となる。尚、この
際レジストとしては疎水性のものを用いる。
【００１９】次に、図７（ｂ）に示すように、ダミーゲ
ート９２をマスクにＡＳ+ ９３等のｎ型不純物をイオン
注入し、ｎ+ 型のソースドレイン領域９４を形成する。
ート９２をマスクにＡＳ+ ９３等のｎ型不純物をイオン
注入し、ｎ+ 型のソースドレイン領域９４を形成する。
【００２０】次に、図７（ｃ）に示すように、シリカを
飽和させたケイフッ化水素酸水溶液にウェハを浸漬し、
アルミニウムを添加すると、ｐ型シリコン基板９０上に
ＳｉＯ2 膜９５が形成される。この際、レジストから成
るダミーゲート９２は疎水性であるため、ダミーゲート
９２上にはＳｉＯ2 膜９５は形成されない。またこのＳ
ｉＯ2 膜９５はダミーゲート９２より薄く例えば厚さ約
０．８μｍとする。
飽和させたケイフッ化水素酸水溶液にウェハを浸漬し、
アルミニウムを添加すると、ｐ型シリコン基板９０上に
ＳｉＯ2 膜９５が形成される。この際、レジストから成
るダミーゲート９２は疎水性であるため、ダミーゲート
９２上にはＳｉＯ2 膜９５は形成されない。またこのＳ
ｉＯ2 膜９５はダミーゲート９２より薄く例えば厚さ約
０．８μｍとする。
【００２１】次に、図７（ｄ）に示すように、レジスト
から成るダミーゲート９２を除去し、Ｂ+ ９６等のチャ
ネル不純物をイオン注入する。尚、Ｂ+ ９６等のチャネ
ル不純物をイオン注入する前に、ｎ+ 型のソースドレイ
ン領域９４の活性化熱処理を行うことも可能である。
から成るダミーゲート９２を除去し、Ｂ+ ９６等のチャ
ネル不純物をイオン注入する。尚、Ｂ+ ９６等のチャネ
ル不純物をイオン注入する前に、ｎ+ 型のソースドレイ
ン領域９４の活性化熱処理を行うことも可能である。
【００２２】次に、図７（ｅ）に示すように、フッ化ア
ンモニウム溶液を用いてダミーゲート９２を除去するこ
とにより露出した部分のＳｉＯ2 膜９１をエッチング除
去し、ゲート酸化を行って厚さ約５ｎｍのゲート酸化膜
９７を形成する。その後、除去されたダミーゲートの部
分にポリシリコン９８をＣＶＤ法により堆積する。ＣＶ
Ｄ法により形成されたポリシリコン９８はカバレージが
良く、除去されたダミーゲートの溝部を埋め込むことが
できる。
ンモニウム溶液を用いてダミーゲート９２を除去するこ
とにより露出した部分のＳｉＯ2 膜９１をエッチング除
去し、ゲート酸化を行って厚さ約５ｎｍのゲート酸化膜
９７を形成する。その後、除去されたダミーゲートの部
分にポリシリコン９８をＣＶＤ法により堆積する。ＣＶ
Ｄ法により形成されたポリシリコン９８はカバレージが
良く、除去されたダミーゲートの溝部を埋め込むことが
できる。
【００２３】次に、このポリシリコン９８にリンを拡散
した後、図７（ｆ）に示すようにリアクティブイオンエ
ッチングを行うことにより、除去されたダミーゲートの
部分のみポリシリコン９８が埋め込まれることになる。
した後、図７（ｆ）に示すようにリアクティブイオンエ
ッチングを行うことにより、除去されたダミーゲートの
部分のみポリシリコン９８が埋め込まれることになる。
【００２４】図７に示した従来例では、ソースドレイン
領域を形成し、活性化のための熱処理を行った後、しき
い電圧調整のためのイオン注入を行っているため、逆短
チャネル効果を抑制することが可能である。且つ、しき
い電圧調整のためのイオン注入を行った後、ゲート酸化
膜を形成しているため、ゲート酸化膜の信頼性を劣化さ
せることもない。
領域を形成し、活性化のための熱処理を行った後、しき
い電圧調整のためのイオン注入を行っているため、逆短
チャネル効果を抑制することが可能である。且つ、しき
い電圧調整のためのイオン注入を行った後、ゲート酸化
膜を形成しているため、ゲート酸化膜の信頼性を劣化さ
せることもない。
【００２５】しかし、図７に示した方法では、ソースド
レイン領域上に酸化膜を形成する際に、アルミニウムに
曝されるため、このアルミニウムが半導体基板中に準位
を形成し、半導体装置の特性を劣化させてしまうという
問題点が生じてしまう。また、液相成長により形成した
ＳｉＯ2 膜は、膜質が粗悪であり、層間膜として用いた
場合、半導体装置の長期信頼性を劣化させてしまうとい
う問題点が生じてしまう。この問題点を解決するため、
ソースドレイン領域上に酸化膜を形成する工程にＣＶＤ
法を用いる半導体装置の製造方法が必要となる。
レイン領域上に酸化膜を形成する際に、アルミニウムに
曝されるため、このアルミニウムが半導体基板中に準位
を形成し、半導体装置の特性を劣化させてしまうという
問題点が生じてしまう。また、液相成長により形成した
ＳｉＯ2 膜は、膜質が粗悪であり、層間膜として用いた
場合、半導体装置の長期信頼性を劣化させてしまうとい
う問題点が生じてしまう。この問題点を解決するため、
ソースドレイン領域上に酸化膜を形成する工程にＣＶＤ
法を用いる半導体装置の製造方法が必要となる。
【００２６】ソースドレイン領域上に酸化膜を形成する
工程にＣＶＤ法を用いる従来例を製造工程順に示す模式
的断面図を図８（ａ）乃至図８（ｅ）に示す。この従来
例は特開平４−１２３４３９号公報に開示されている。
図中、符号１００はｐ型シリコン電極、１０１はＳｉＯ
2 膜、１０２はポリシリコン、１０３はシリコン窒化
膜、１０４はレジスト、１０５はダミーゲート、１０６
はＡｓ+ 、１０７はｎ+型ソースドレイン電極、１０８
はＳｉＯ2 膜、１０９はレジストである。
工程にＣＶＤ法を用いる従来例を製造工程順に示す模式
的断面図を図８（ａ）乃至図８（ｅ）に示す。この従来
例は特開平４−１２３４３９号公報に開示されている。
図中、符号１００はｐ型シリコン電極、１０１はＳｉＯ
2 膜、１０２はポリシリコン、１０３はシリコン窒化
膜、１０４はレジスト、１０５はダミーゲート、１０６
はＡｓ+ 、１０７はｎ+型ソースドレイン電極、１０８
はＳｉＯ2 膜、１０９はレジストである。
【００２７】図８（ａ）に示すように、ｐ型シリコン基
板１００上に厚さ約２０ｎｍのＳｉＯ2 膜１０１を形成
する。次に厚さ０．３μｍのポリシリコン１０２をＣＶ
Ｄ法により堆積し、リンを拡散させ、更にポリシリコン
１０２上にシリコン窒化膜１０３をＣＶＤ法により堆積
する。次にフォトリソグラフイーエ程により、ゲート電
極のレジストパターン１０４を形成し、このレジストパ
ターンをマスクにリアクテイブイオンエッチングにより
シリコン窒化膜１Ｏ３、ポリシリコン１０２をエッチン
グ除去する。この際残置したシリコン窒化膜１Ｏ３、ポ
リシリコン１０２がダミーゲート１０５となる。
板１００上に厚さ約２０ｎｍのＳｉＯ2 膜１０１を形成
する。次に厚さ０．３μｍのポリシリコン１０２をＣＶ
Ｄ法により堆積し、リンを拡散させ、更にポリシリコン
１０２上にシリコン窒化膜１０３をＣＶＤ法により堆積
する。次にフォトリソグラフイーエ程により、ゲート電
極のレジストパターン１０４を形成し、このレジストパ
ターンをマスクにリアクテイブイオンエッチングにより
シリコン窒化膜１Ｏ３、ポリシリコン１０２をエッチン
グ除去する。この際残置したシリコン窒化膜１Ｏ３、ポ
リシリコン１０２がダミーゲート１０５となる。
【００２８】次に、図８（ｂ）に示すように、レジスト
１０４を剥離し、Ａｓ+ １０６のイオン注入によりｎ+
型のソースドレイン領域１０７を形成する。その後、ｎ
+ 型のソースドレイン領域１０７活性化のための熱処理
を行う。
１０４を剥離し、Ａｓ+ １０６のイオン注入によりｎ+
型のソースドレイン領域１０７を形成する。その後、ｎ
+ 型のソースドレイン領域１０７活性化のための熱処理
を行う。
【００２９】次に、図８（ｃ）に示すように、絶縁膜例
えばＳｉＯ2 膜１０８をプラズマＥＣＲ法により、厚さ
約０．３５μｍ異方性堆積させる。
えばＳｉＯ2 膜１０８をプラズマＥＣＲ法により、厚さ
約０．３５μｍ異方性堆積させる。
【００３０】次に、図８（ｄ）に示すように、レジスト
１０９を厚さ約１μｍ塗布し、そのまま現像し厚さ約
０．２μｍ残す様にする。
１０９を厚さ約１μｍ塗布し、そのまま現像し厚さ約
０．２μｍ残す様にする。
【００３１】次に、図８（ｅ）に示すように、ＮＨ4 Ｏ
Ｈ溶液によってダミーゲート１０５上のＳｉＯ2 膜１０
８のみをエッチング除去する。次にレジスト１０９を剥
離すると、ＳｉＯ2 膜の残さがシリコン窒化膜上に残
る。次にケミカルドライエッチング法によりシリコン窒
化膜１０３を除去する。この際、シリコン窒化膜１０３
上のＳｉＯ2 膜の残さも同時に取り除くことができる。
Ｈ溶液によってダミーゲート１０５上のＳｉＯ2 膜１０
８のみをエッチング除去する。次にレジスト１０９を剥
離すると、ＳｉＯ2 膜の残さがシリコン窒化膜上に残
る。次にケミカルドライエッチング法によりシリコン窒
化膜１０３を除去する。この際、シリコン窒化膜１０３
上のＳｉＯ2 膜の残さも同時に取り除くことができる。
【００３２】次に、ポリシリコン１０２をエッチングに
より取り除く。その後は、図７に示した従来例と同様に
しきい電圧調整のためのイオン注入、ダミーゲートがあ
った部分の酸化膜除去、ゲート酸化を行い、ＳｉＯ2 の
溝部分にポリシリコンを埋め込む。
より取り除く。その後は、図７に示した従来例と同様に
しきい電圧調整のためのイオン注入、ダミーゲートがあ
った部分の酸化膜除去、ゲート酸化を行い、ＳｉＯ2 の
溝部分にポリシリコンを埋め込む。
【００３３】図８に示した従来例によれば、半導体装置
のアルミニウム汚染を防ぐことが可能であり、半導体装
置の特性の劣化を防ぐことができる。
のアルミニウム汚染を防ぐことが可能であり、半導体装
置の特性の劣化を防ぐことができる。
【００３４】しかし、図８に示した従来例では、ソース
ドレイン上に選択的にＳｉＯ2 層を形成する際、プラズ
マＥＣＲ法によりソースドレイン上およびダミーゲート
上にＳｉＯ2 膜を形成した後、レジストを塗布したのち
そのまま現像しソースドレイン上のＳｉＯ2 膜上のみに
レジストを残すという方法を用いている。この工程はプ
ロセス的に不安定であり、且つ、レジストエ程を含むた
め、プロセス上の工程数の増大につながるという問題点
が生じてしまう。
ドレイン上に選択的にＳｉＯ2 層を形成する際、プラズ
マＥＣＲ法によりソースドレイン上およびダミーゲート
上にＳｉＯ2 膜を形成した後、レジストを塗布したのち
そのまま現像しソースドレイン上のＳｉＯ2 膜上のみに
レジストを残すという方法を用いている。この工程はプ
ロセス的に不安定であり、且つ、レジストエ程を含むた
め、プロセス上の工程数の増大につながるという問題点
が生じてしまう。
【００３５】
【発明が解決しようとする課題】以上のように、逆短チ
ャネル効果を抑制するため、ソースドレイン領域を形成
し、活性化のための熱処理を行った後に、しきい電圧調
整用のイオン注入を行うことが必要であるが、従来の方
法では、ゲート酸化膜の信頼性の低下、半導体基板のア
ルミニウム汚染、また工程数の増大、という問題点が生
じていた。
ャネル効果を抑制するため、ソースドレイン領域を形成
し、活性化のための熱処理を行った後に、しきい電圧調
整用のイオン注入を行うことが必要であるが、従来の方
法では、ゲート酸化膜の信頼性の低下、半導体基板のア
ルミニウム汚染、また工程数の増大、という問題点が生
じていた。
【００３６】本発明の目的は、逆短チャネル効果を抑制
し、ゲート酸化膜の信頼性の低下を防ぎ、半導体基板の
アルミニウム汚染を防ぎ、かつ、工程数の増大を伴わな
い半導体装置の製造方法を提供することにある。
し、ゲート酸化膜の信頼性の低下を防ぎ、半導体基板の
アルミニウム汚染を防ぎ、かつ、工程数の増大を伴わな
い半導体装置の製造方法を提供することにある。
【００３７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上のゲート電極形成予定領域にダ
ミーゲートを形成する工程と、ゲート電極形成予定領域
を含む素子形成予定領域以外の領域をレジストでマスク
する工程と、レジストマスクをした状態で、素子形成予
定領域に第一導電型不純物をイオン注入して第一導電型
のウェル領域を形成する工程と、レジストマスクをした
状態で、素子形成予定領域に第二導電型不純物をイオン
注入して第二導電型のソースドレイン領域を形成する工
程と、レジストマスクを除去する工程と、ソースドレイ
ン領域を活性化する工程と、半導体基板に第一の膜を形
成する工程と、第一の膜を平坦化しダミーゲート表面を
露出させる工程と、表面を露出させたダミーゲートを除
去する工程と、素子形成予定領域以外の領域をレジスト
でマスクする工程と、素子形成予定領域のチャネル領域
に第一導電型不純物をイオン注入する工程と、素子形成
予定領域以外の領域のレジストマスクを除去する工程
と、ダミーゲートを除去した部分の半導体基板上にゲー
ト酸化膜を形成する工程と、半導体基板にゲート電極を
形成する工程を具備する。
造方法は、半導体基板上のゲート電極形成予定領域にダ
ミーゲートを形成する工程と、ゲート電極形成予定領域
を含む素子形成予定領域以外の領域をレジストでマスク
する工程と、レジストマスクをした状態で、素子形成予
定領域に第一導電型不純物をイオン注入して第一導電型
のウェル領域を形成する工程と、レジストマスクをした
状態で、素子形成予定領域に第二導電型不純物をイオン
注入して第二導電型のソースドレイン領域を形成する工
程と、レジストマスクを除去する工程と、ソースドレイ
ン領域を活性化する工程と、半導体基板に第一の膜を形
成する工程と、第一の膜を平坦化しダミーゲート表面を
露出させる工程と、表面を露出させたダミーゲートを除
去する工程と、素子形成予定領域以外の領域をレジスト
でマスクする工程と、素子形成予定領域のチャネル領域
に第一導電型不純物をイオン注入する工程と、素子形成
予定領域以外の領域のレジストマスクを除去する工程
と、ダミーゲートを除去した部分の半導体基板上にゲー
ト酸化膜を形成する工程と、半導体基板にゲート電極を
形成する工程を具備する。
【００３８】また、第一の膜はダミーゲートとは異なる
材料であってもよい。
材料であってもよい。
【００３９】また、第一の膜はダミーゲートとエッチン
グの選択比が高い材料であってもよい。
グの選択比が高い材料であってもよい。
【００４０】また、第一の膜は絶縁物であってもよい。
【００４１】また、第一の膜は素子分離領域の絶縁物と
は異なる材料であってもよい。
は異なる材料であってもよい。
【００４２】また、ダミーゲートは半導体基板とエッチ
ングの選択比が高くてもよい。
ングの選択比が高くてもよい。
【００４３】また、ダミーゲート側面にサイドウォール
を形成してもよい。
を形成してもよい。
【００４４】また、第一の膜を除去してもよい。
【００４５】また、第一の膜は素子分離領域の絶縁物と
エッチングの選択比が高くてもよい。
エッチングの選択比が高くてもよい。
【００４６】また、サイドウォールは絶縁物であっても
よい。
よい。
【００４７】また、サイドウォールはダミーゲートと異
なる材料であってもよい。
なる材料であってもよい。
【００４８】また、サイドウォールはダミーゲートとエ
ッチングの選択比が高くてもよい。
ッチングの選択比が高くてもよい。
【００４９】また、サイドウォールは第一の膜と異なる
材料であってもよい。
材料であってもよい。
【００５０】また、サイドウォールは第一の膜とエッチ
ングの選択比が高くてもよい。
ングの選択比が高くてもよい。
【００５１】前記課題を解決するため、本発明に係わる
半導体装置の製造方法は、素子分離領域形成工程と、ダ
ミーゲート形成工程と、ソースドレイン領域形成のため
のイオン注入工程と、ソースドレイン領域活性化のため
の熱処理工程と、半導体基板全面にダミーゲートとは異
なる絶縁膜形成工程と、化学的機械的研磨によりダミー
ゲートとは異なる絶縁膜層を平坦化しダミーゲート表面
を露出させる工程と、ダミーゲートをエッチングにより
除去する工程と、しきい電圧調整のためのイオン注入を
行う工程と、ゲート酸化工程と、ゲート電極材料を全面
に推積する工程と、ゲート電極材料を化学的機械的研磨
により平坦化しダミーゲートとは異なる材質の絶縁膜表
面を露出させゲート電極を形成する工程を具備するもの
である。以上のように本発明によれば、ソースドレイン
領域活性化のための熱処理を行った後しきい電圧調整の
ためのイオン注入を行うため、逆短チャネル効果を抑制
でき、かつ、ゲート酸化膜の信頼性の低下を防ぎ、半導
体基板のアルミニウム汚染を防ぎ、工程数の増大を伴わ
ない半導体装置の製造方法を提供できる。
半導体装置の製造方法は、素子分離領域形成工程と、ダ
ミーゲート形成工程と、ソースドレイン領域形成のため
のイオン注入工程と、ソースドレイン領域活性化のため
の熱処理工程と、半導体基板全面にダミーゲートとは異
なる絶縁膜形成工程と、化学的機械的研磨によりダミー
ゲートとは異なる絶縁膜層を平坦化しダミーゲート表面
を露出させる工程と、ダミーゲートをエッチングにより
除去する工程と、しきい電圧調整のためのイオン注入を
行う工程と、ゲート酸化工程と、ゲート電極材料を全面
に推積する工程と、ゲート電極材料を化学的機械的研磨
により平坦化しダミーゲートとは異なる材質の絶縁膜表
面を露出させゲート電極を形成する工程を具備するもの
である。以上のように本発明によれば、ソースドレイン
領域活性化のための熱処理を行った後しきい電圧調整の
ためのイオン注入を行うため、逆短チャネル効果を抑制
でき、かつ、ゲート酸化膜の信頼性の低下を防ぎ、半導
体基板のアルミニウム汚染を防ぎ、工程数の増大を伴わ
ない半導体装置の製造方法を提供できる。
【００５２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１及び図２は本発明をＣ
ＭＯＳＦＥＴに適用した本発明の第１の実施の形態を製
造工程順に示す模式的断面図である。図中、符号１はｐ
（１００）Ｓｉ基板、２はフィールド酸化膜、３は窒化
シリコンのダミーゲート、４はＳｉＯ2 のサイドウォー
ル、５はｐ型ＭＯＳＦＥＴ形成予定領域上のレジスト、
６はＢ+ 、７はｐ型ウェル、８はＡｓ+ 、９はｎ+ 型ソ
ースドレイン領域、１０はｎ型ＭＯＳＦＥＴ形成予定領
域上のレジスト、１１はＰ+ 、１２はｎ型ウェル、１３
はＢＦ2 + 、１４はｐ+型ソースドレイン領域、１５は
ＳｉＯ2 膜、１６はゲート電極形成予定領域、１７はｐ
型ＭＯＳＦＥＴ形成予定領域上のレジスト、１８はＢ
+ 、１９はｎ型ＭＯＳＦＥＴ上のレジスト、２０はＡｓ
+ 、２１はＢＦ2 + 、２２はゲート酸化膜、２３は多結
晶シリコン、２４はゲート電極である。
て図面を参照して説明する。図１及び図２は本発明をＣ
ＭＯＳＦＥＴに適用した本発明の第１の実施の形態を製
造工程順に示す模式的断面図である。図中、符号１はｐ
（１００）Ｓｉ基板、２はフィールド酸化膜、３は窒化
シリコンのダミーゲート、４はＳｉＯ2 のサイドウォー
ル、５はｐ型ＭＯＳＦＥＴ形成予定領域上のレジスト、
６はＢ+ 、７はｐ型ウェル、８はＡｓ+ 、９はｎ+ 型ソ
ースドレイン領域、１０はｎ型ＭＯＳＦＥＴ形成予定領
域上のレジスト、１１はＰ+ 、１２はｎ型ウェル、１３
はＢＦ2 + 、１４はｐ+型ソースドレイン領域、１５は
ＳｉＯ2 膜、１６はゲート電極形成予定領域、１７はｐ
型ＭＯＳＦＥＴ形成予定領域上のレジスト、１８はＢ
+ 、１９はｎ型ＭＯＳＦＥＴ上のレジスト、２０はＡｓ
+ 、２１はＢＦ2 + 、２２はゲート酸化膜、２３は多結
晶シリコン、２４はゲート電極である。
【００５３】まず、図１（ａ）に示すように周知の技術
によりｐ（１００）Ｓｉ基板１にフィールド酸化膜２を
形成して素子分離を行う。その後、ｐ（１００）Ｓｉ基
板１表面に、ＣＶＤ法により窒化シリコン膜を約２００
ｎｍ程度堆積する。その後、フォトリソグラフィーエ程
とエッチングエ程により、後のゲート電極と同一形状の
シリコン窒化膜のダミーゲート３を形成する。その後、
ＣＶＤ法により厚さ７０ｎｍ程度のＳｉＯ2 膜を堆積
し、異方性エッチングを行うことにより、ダミーゲート
側面にＳｉＯ2 のサイドウォール４を形成する。
によりｐ（１００）Ｓｉ基板１にフィールド酸化膜２を
形成して素子分離を行う。その後、ｐ（１００）Ｓｉ基
板１表面に、ＣＶＤ法により窒化シリコン膜を約２００
ｎｍ程度堆積する。その後、フォトリソグラフィーエ程
とエッチングエ程により、後のゲート電極と同一形状の
シリコン窒化膜のダミーゲート３を形成する。その後、
ＣＶＤ法により厚さ７０ｎｍ程度のＳｉＯ2 膜を堆積
し、異方性エッチングを行うことにより、ダミーゲート
側面にＳｉＯ2 のサイドウォール４を形成する。
【００５４】その後、図１（ｂ）に示すようにｐ型ＭＯ
ＳＦＥＴ形成予定領域をレジスト５でマスクした後、例
えばＢ+ ６をイオン注入エネルギー３００ｋｅＶでドー
ズ量２×１０13ｃｍ-2でイオン注入して、ｐ型ウェル領
域７を形成する。その後、例えばＡｓ+ ８をイオン注入
エネルギー３０ｋｅＶでドーズ量３×１０15ｃｍ-2でイ
オン注入し、ｎ+ 型ソースドレイン領域９を形成する。
ＳＦＥＴ形成予定領域をレジスト５でマスクした後、例
えばＢ+ ６をイオン注入エネルギー３００ｋｅＶでドー
ズ量２×１０13ｃｍ-2でイオン注入して、ｐ型ウェル領
域７を形成する。その後、例えばＡｓ+ ８をイオン注入
エネルギー３０ｋｅＶでドーズ量３×１０15ｃｍ-2でイ
オン注入し、ｎ+ 型ソースドレイン領域９を形成する。
【００５５】その後、ｐ型ＭＯＳＦＥＴ形成予定領域上
のレジスト５を剥離した後、図１（ｃ）に示すようにｎ
型ＭＯＳＦＥＴ形成予定領域をレジスト１０でマスクし
た後、例えばＰ+ をイオン注入エネルギー７００ｋｅＶ
でドーズ畳１．５×１０13ｃｍ-2でイオン注入し、ｎ型
ウェル領域１２を形成する。その後、例えばＢＦ２+を
イオン注入エネルギー２０ｋｅＶでドーズ量３×１０15
ｃｍ-2でイオン注入し、ｐ+ 型ソースドレイン領域１４
を形成する。その後、ｎ型ＭＯＳＦＥＴ形成予定領域上
のレジスト１０を剥離した後、窒素雰囲気中で１０００
℃で１０秒程度の熱処理を行い、ｎ+ 型ソースドレイン
領域９およびｐ+ 型ソースドレイン領域１４の活性化を
行う。この活性化を行うことにより、ソースドレイン領
域中に含まれる格子間シリコン等の点欠陥が消滅され
る。
のレジスト５を剥離した後、図１（ｃ）に示すようにｎ
型ＭＯＳＦＥＴ形成予定領域をレジスト１０でマスクし
た後、例えばＰ+ をイオン注入エネルギー７００ｋｅＶ
でドーズ畳１．５×１０13ｃｍ-2でイオン注入し、ｎ型
ウェル領域１２を形成する。その後、例えばＢＦ２+を
イオン注入エネルギー２０ｋｅＶでドーズ量３×１０15
ｃｍ-2でイオン注入し、ｐ+ 型ソースドレイン領域１４
を形成する。その後、ｎ型ＭＯＳＦＥＴ形成予定領域上
のレジスト１０を剥離した後、窒素雰囲気中で１０００
℃で１０秒程度の熱処理を行い、ｎ+ 型ソースドレイン
領域９およびｐ+ 型ソースドレイン領域１４の活性化を
行う。この活性化を行うことにより、ソースドレイン領
域中に含まれる格子間シリコン等の点欠陥が消滅され
る。
【００５６】その後、図１（ｄ）に示すように、ｐ（１
００）Ｓｉ基板１全面に、ＣＶＤ法等により例えばＳｉ
Ｏ2 膜１５を４００ｎｍ程度堆積する。
００）Ｓｉ基板１全面に、ＣＶＤ法等により例えばＳｉ
Ｏ2 膜１５を４００ｎｍ程度堆積する。
【００５７】その後、図１（ｅ）に示すように、化学的
機械的研磨によりダミーゲート３表面、即ち窒化シリコ
ン膜表面が露出するまで平坦化を行う。
機械的研磨によりダミーゲート３表面、即ち窒化シリコ
ン膜表面が露出するまで平坦化を行う。
【００５８】その後、図１（ｆ）に示すように、ダミー
ゲートである窒化シリコン膜３を燐酸等でエッチング
し、ゲート電極形成予定領域１６のみ窪んだＳｉＯ2 １
５の溝を形成するその後、図２（ｇ）に示すように、ｐ
型ＭＯＳＦＥＴ形成予定領域上をレジスト１７でマスク
した後、例えばＢ+ １８をイオン注入エネルギー３０ｋ
ｅＶでドーズ量６×１０12ｃｍ-2でイオン注入し、ｎ型
ＭＯＳＦＥＴのしきい電圧調整を行う。
ゲートである窒化シリコン膜３を燐酸等でエッチング
し、ゲート電極形成予定領域１６のみ窪んだＳｉＯ2 １
５の溝を形成するその後、図２（ｇ）に示すように、ｐ
型ＭＯＳＦＥＴ形成予定領域上をレジスト１７でマスク
した後、例えばＢ+ １８をイオン注入エネルギー３０ｋ
ｅＶでドーズ量６×１０12ｃｍ-2でイオン注入し、ｎ型
ＭＯＳＦＥＴのしきい電圧調整を行う。
【００５９】その後、ｐ型ＭＯＳＦＥＴ形成予定領域上
のレジスト１７を剥離した後、図２（ｈ）に示すよう
に、ｎ型ＭＯＳＦＥＴ上をレジスト１９でマスクし、例
えばＡｓ+ ２０をイオン注入エネルギー１００ｋｅＶで
ドーズ量７Ｘｌ０12ｃｍ-2でイオン注入し、その後例え
ばＢＦ2 + ２１を注入エネルギー１５ｋｅＶでドーズ量
１．５×１０13ｃｍ-2でイオン注入し、ｐ型ＭＯＳＦＥ
Ｔのしきい電圧調整を行う。
のレジスト１７を剥離した後、図２（ｈ）に示すよう
に、ｎ型ＭＯＳＦＥＴ上をレジスト１９でマスクし、例
えばＡｓ+ ２０をイオン注入エネルギー１００ｋｅＶで
ドーズ量７Ｘｌ０12ｃｍ-2でイオン注入し、その後例え
ばＢＦ2 + ２１を注入エネルギー１５ｋｅＶでドーズ量
１．５×１０13ｃｍ-2でイオン注入し、ｐ型ＭＯＳＦＥ
Ｔのしきい電圧調整を行う。
【００６０】その後、ｎ型ＭＯＳＦＥＴ上のレジスト１
９を剥離した後、図２（ｉ）に示すように、ＳｉＯ2 １
５の溝部を酸化して、６ｎｍ程度のゲート酸化膜２２を
形成する。その後、ＣＶＤ法により多結晶シリコン２３
を４００ｎｍ程度堆積して、ＳｉＯ2 １５の溝部を埋め
込んだ後、リンを拡散させ多結晶シリコン２３をｎ+化
する。
９を剥離した後、図２（ｉ）に示すように、ＳｉＯ2 １
５の溝部を酸化して、６ｎｍ程度のゲート酸化膜２２を
形成する。その後、ＣＶＤ法により多結晶シリコン２３
を４００ｎｍ程度堆積して、ＳｉＯ2 １５の溝部を埋め
込んだ後、リンを拡散させ多結晶シリコン２３をｎ+化
する。
【００６１】その後、図２（ｊ）に示すように、化学的
機械的研磨によりＳｉＯ2 １５表面が露出するまで多結
晶シリコン２３を平坦化し、ＳｉＯ2 １５の溝を多結晶
シリコン２３で埋め込んだ構造のゲート電極２４を形成
する。
機械的研磨によりＳｉＯ2 １５表面が露出するまで多結
晶シリコン２３を平坦化し、ＳｉＯ2 １５の溝を多結晶
シリコン２３で埋め込んだ構造のゲート電極２４を形成
する。
【００６２】その後は従来技術を用いて、層間の絶縁
膜、配線等を形成する。
膜、配線等を形成する。
【００６３】以上の工程により、ＣＭＯＳ半導体装置が
完成される。
完成される。
【００６４】図３及び図４は本発明をＣＭＯＳＦＥＴに
適用した本発明の第２の実施の形態を製造工程順に示す
模式的断面図である。図中、符号３０はｐ（１００）Ｓ
ｉ基板、３１はフィールド酸化膜、３２はシリコン窒化
膜、３３は多結晶シリコン、３４はＳｉＯ2 のサイドウ
ォール、３５はｐ型ＭＯＳＦＥＴ形成予定領域上のレジ
スト、３６はＢ+ 、３７はｐ型ウェル領域、３８はＡｓ
+ 、３９はｎ型ソースドレイン領域、４０はｎ型ＭＯＳ
ＦＥＴ形成予定領域上のレジスト、４１はＰ+、４２は
ｎ型ウェル領域、４３はＢＦ2 + 、４４はｐ+ 型ソース
ドレイン領域、４５はシリコン窒化膜、４６はゲート電
極形成予定領域、４７はｐ型ＭＯＳＦＥＴ形成予定領域
上のレジスト、４８はＢ+ 、４９はｎ型ＭＯＳＦＥＴ上
のレジスト、５０はＡｓ+ 、５１はＢＦ２+ 、５２はゲ
ート酸化膜、５３は多結晶シリコン、５４はゲート電
極、５５はシリサイド層である。
適用した本発明の第２の実施の形態を製造工程順に示す
模式的断面図である。図中、符号３０はｐ（１００）Ｓ
ｉ基板、３１はフィールド酸化膜、３２はシリコン窒化
膜、３３は多結晶シリコン、３４はＳｉＯ2 のサイドウ
ォール、３５はｐ型ＭＯＳＦＥＴ形成予定領域上のレジ
スト、３６はＢ+ 、３７はｐ型ウェル領域、３８はＡｓ
+ 、３９はｎ型ソースドレイン領域、４０はｎ型ＭＯＳ
ＦＥＴ形成予定領域上のレジスト、４１はＰ+、４２は
ｎ型ウェル領域、４３はＢＦ2 + 、４４はｐ+ 型ソース
ドレイン領域、４５はシリコン窒化膜、４６はゲート電
極形成予定領域、４７はｐ型ＭＯＳＦＥＴ形成予定領域
上のレジスト、４８はＢ+ 、４９はｎ型ＭＯＳＦＥＴ上
のレジスト、５０はＡｓ+ 、５１はＢＦ２+ 、５２はゲ
ート酸化膜、５３は多結晶シリコン、５４はゲート電
極、５５はシリサイド層である。
【００６５】まず、図３（ａ）に示すように周知の技術
によりｐ（１００）Ｓｉ基板３０にフイールド酸化膜３
１を形成して素子分離を行う。その後、ｐ（１００）Ｓ
ｉ基板３０表面に、ＣＶＤ法により１０ｎｍ程度のシリ
コン窒化膜３２を堆積した後、多結晶シリコン膜３３を
２００ｎｍ程度堆積する。その後、フォトリソグラフィ
ーエ程およびエッチングエ程により、シリコン窒化膜３
２および多結晶シリコン３３から成り、後のゲート電極
と同一形状のダミーゲートを形成する。その後、ＣＶＤ
法により厚さ７０ｎｍ程度のＳｉＯ2 膜を堆積し、異方
性エッチングを行うことにより、ダミーゲート側面にＳ
ｉＯ2 のサイドウォール３４を形成する。その後、図３
（ｂ）に示すように、ｐ型ＭＯＳＦＥＴ形成予定領域を
レジスト３５でマスクした後、例えばＢ+ ３６をイオン
注入エネルギー３００ｋｅＶでドーズ量２×１０13ｃｍ
-2でイオン注入して、ｐ型ウェル領域３７を形成する。
その後、例えばＡｓ+ ３８をイオン注入エネルギー３０
ｋｅＶでドーズ量３×１０ 15ｃｍ-2でイオン注入し、ｎ
+ 型のソースドレイン領域３９を形成する。
によりｐ（１００）Ｓｉ基板３０にフイールド酸化膜３
１を形成して素子分離を行う。その後、ｐ（１００）Ｓ
ｉ基板３０表面に、ＣＶＤ法により１０ｎｍ程度のシリ
コン窒化膜３２を堆積した後、多結晶シリコン膜３３を
２００ｎｍ程度堆積する。その後、フォトリソグラフィ
ーエ程およびエッチングエ程により、シリコン窒化膜３
２および多結晶シリコン３３から成り、後のゲート電極
と同一形状のダミーゲートを形成する。その後、ＣＶＤ
法により厚さ７０ｎｍ程度のＳｉＯ2 膜を堆積し、異方
性エッチングを行うことにより、ダミーゲート側面にＳ
ｉＯ2 のサイドウォール３４を形成する。その後、図３
（ｂ）に示すように、ｐ型ＭＯＳＦＥＴ形成予定領域を
レジスト３５でマスクした後、例えばＢ+ ３６をイオン
注入エネルギー３００ｋｅＶでドーズ量２×１０13ｃｍ
-2でイオン注入して、ｐ型ウェル領域３７を形成する。
その後、例えばＡｓ+ ３８をイオン注入エネルギー３０
ｋｅＶでドーズ量３×１０ 15ｃｍ-2でイオン注入し、ｎ
+ 型のソースドレイン領域３９を形成する。
【００６６】その後、ｐ型ＭＯＳＦＥＴ形成予定領域上
のレジスト３５を剥離した後、図３（ｃ）に示すように
ｎ型ＭＯＳＦＥＴ形成予定領域をレジスト４０でマスク
した後、例えばＰ+ ４１をイオン注入エネルギー７００
ｋｅＶで、ドーズ量１．５×１０13ｃｍ-2でイオン注入
し、ｎ型ウェル領域４２を形成する。その後、例えばＢ
Ｆ2 + ４３をイオン注入エネルギー２０ｋｅＶで、ドー
ズ量３×１０15ｃｍ-2でイオン注入し、ｐ+ 型のソース
ドレイン領域４４を形成する。その後、ｎ型ＭＯＳＦＥ
Ｔ形成予定領域上のレジスト４０を剥離した後、窒素雰
囲気中で１０００℃で１０秒程度の熱処理を行い、ｎ+
型ソースドレイン領域３９およびｐ+ 型ソースドレイン
領域４４の活性化を行う。この活性化を行うことによ
り、ソースドレイン領域中に含まれる格子間シリコン等
の点欠陥が消滅される。
のレジスト３５を剥離した後、図３（ｃ）に示すように
ｎ型ＭＯＳＦＥＴ形成予定領域をレジスト４０でマスク
した後、例えばＰ+ ４１をイオン注入エネルギー７００
ｋｅＶで、ドーズ量１．５×１０13ｃｍ-2でイオン注入
し、ｎ型ウェル領域４２を形成する。その後、例えばＢ
Ｆ2 + ４３をイオン注入エネルギー２０ｋｅＶで、ドー
ズ量３×１０15ｃｍ-2でイオン注入し、ｐ+ 型のソース
ドレイン領域４４を形成する。その後、ｎ型ＭＯＳＦＥ
Ｔ形成予定領域上のレジスト４０を剥離した後、窒素雰
囲気中で１０００℃で１０秒程度の熱処理を行い、ｎ+
型ソースドレイン領域３９およびｐ+ 型ソースドレイン
領域４４の活性化を行う。この活性化を行うことによ
り、ソースドレイン領域中に含まれる格子間シリコン等
の点欠陥が消滅される。
【００６７】その後、図３（ｄ）に示すように、ｐ型
（１００）Ｓｉ基板３０全面に、ＣＶＤ法等により、シ
リコン窒化膜４５を４００ｎｍ程度堆積する。
（１００）Ｓｉ基板３０全面に、ＣＶＤ法等により、シ
リコン窒化膜４５を４００ｎｍ程度堆積する。
【００６８】その後、図３（ｅ）に示すように、化学的
機械的研磨によりダミーゲートである多結晶シリコン３
３の表面が露出するまで平坦化を行う。尚、ここで前記
第一の実施の形態とは異なりソースドレイン領域上にシ
リコン窒化膜４５を形成する理由は、後に述ベるよう
に、ゲート多結晶電極形成後、このシリコン窒化膜層を
除去するため、素子分離領域であるＳｉＯ2 ３１とエッ
チングの選択比が高い材料を用いる必要があるためであ
る。
機械的研磨によりダミーゲートである多結晶シリコン３
３の表面が露出するまで平坦化を行う。尚、ここで前記
第一の実施の形態とは異なりソースドレイン領域上にシ
リコン窒化膜４５を形成する理由は、後に述ベるよう
に、ゲート多結晶電極形成後、このシリコン窒化膜層を
除去するため、素子分離領域であるＳｉＯ2 ３１とエッ
チングの選択比が高い材料を用いる必要があるためであ
る。
【００６９】その後、図４（ｆ）に示すように、ダミー
ゲート上部の多結晶シリコン３３をエッチングする。ゲ
ート電極形成予定領域４６のみ窪んでいて、ＳｉＯ2 か
ら成るサイドウォール３４およびソースドレイン領域上
のシリコン窒化膜４５の溝を形成する。尚、溝の底部に
は、ダミーゲート下層であった１０ｎｍ程度のシリコン
窒化膜３２が残っている。
ゲート上部の多結晶シリコン３３をエッチングする。ゲ
ート電極形成予定領域４６のみ窪んでいて、ＳｉＯ2 か
ら成るサイドウォール３４およびソースドレイン領域上
のシリコン窒化膜４５の溝を形成する。尚、溝の底部に
は、ダミーゲート下層であった１０ｎｍ程度のシリコン
窒化膜３２が残っている。
【００７０】その後、図４（ｇ）に示すように、ｐ型Ｍ
ＯＳＦＥＴ形成予定領域上をレジスト４７でマスクした
後、例えばＢ+ ４８をイオン注入エネルギー３０ｋｅＶ
で、ドーズ量６×１０12ｃｍ-2でイオン注入し、ｎ型Ｍ
ＯＳＦＥＴのしきい電圧の調整を行う。
ＯＳＦＥＴ形成予定領域上をレジスト４７でマスクした
後、例えばＢ+ ４８をイオン注入エネルギー３０ｋｅＶ
で、ドーズ量６×１０12ｃｍ-2でイオン注入し、ｎ型Ｍ
ＯＳＦＥＴのしきい電圧の調整を行う。
【００７１】その後、ｐ型ＭＯＳＦＥＴ形成予定領域上
のレジスト４７を剥離した後、図４（ｈ）に示すよう
に、ｎ型ＭＯＳＦＥＴ上をレジスト４９でマスクし、例
えばＡｓ+ ５０をイオン注入エネルギー１００ｋｅＶ
で、 ドーズ量７×１０12ｃｍ-2でイオン注入し、その
後例えばＢＦ2 ５１をイオン注入エネルギー１５ｋｅＶ
でドーズ量１．５×ｌ０13ｃｍ-2でイオン注入し、ｐ型
ＭＯＳＦＥＴのしきい電圧調整を行う。
のレジスト４７を剥離した後、図４（ｈ）に示すよう
に、ｎ型ＭＯＳＦＥＴ上をレジスト４９でマスクし、例
えばＡｓ+ ５０をイオン注入エネルギー１００ｋｅＶ
で、 ドーズ量７×１０12ｃｍ-2でイオン注入し、その
後例えばＢＦ2 ５１をイオン注入エネルギー１５ｋｅＶ
でドーズ量１．５×ｌ０13ｃｍ-2でイオン注入し、ｐ型
ＭＯＳＦＥＴのしきい電圧調整を行う。
【００７２】その後、図４（ｉ）に示すように、溝の底
部に存在する１０ｎｍ程度のシリコン窒化膜３２を燐酸
等を用いてエッチング除去する。尚、この際、ソースド
レイン領域上のシリコン窒化膜４５もエッチングされる
が、ソースドレイン領域上の窒化膜４５は２１０ｎｍ程
度であるため、ソースドレイン領域上にシリコン窒化膜
４５を残すことが可能である。また、サイドウォールは
ＳｉＯ2 ３４で形成されているため、溝部の幅は変わら
ない。その後、溝部のシリコン基板を酸化して、６ｎｍ
程度のゲート酸化膜５２を形成する。その後、ＣＶＤ法
により多結晶シリコン５３を４００ｎｍ程度堆積して、
シリコン窒化膜の溝部を埋め込んだ後、リンを拡散させ
多結晶シリコン５３をｎ+ 化する。
部に存在する１０ｎｍ程度のシリコン窒化膜３２を燐酸
等を用いてエッチング除去する。尚、この際、ソースド
レイン領域上のシリコン窒化膜４５もエッチングされる
が、ソースドレイン領域上の窒化膜４５は２１０ｎｍ程
度であるため、ソースドレイン領域上にシリコン窒化膜
４５を残すことが可能である。また、サイドウォールは
ＳｉＯ2 ３４で形成されているため、溝部の幅は変わら
ない。その後、溝部のシリコン基板を酸化して、６ｎｍ
程度のゲート酸化膜５２を形成する。その後、ＣＶＤ法
により多結晶シリコン５３を４００ｎｍ程度堆積して、
シリコン窒化膜の溝部を埋め込んだ後、リンを拡散させ
多結晶シリコン５３をｎ+ 化する。
【００７３】その後、図４（ｊ）に示すように、化学的
機械的研磨によりソースドレイン領域上のシリコン窒化
膜４５の表面が露出するまで多結晶シリコン５３を平坦
化し、シリコン窒化膜の溝部を埋め込んだ構造のゲート
電極５４が形成される。
機械的研磨によりソースドレイン領域上のシリコン窒化
膜４５の表面が露出するまで多結晶シリコン５３を平坦
化し、シリコン窒化膜の溝部を埋め込んだ構造のゲート
電極５４が形成される。
【００７４】その後、図４（ｋ）に示すように、燐酸等
でソースドレイン領域上のシリコン窒化膜層４５をエッ
チングする。これにより、多結晶シリコンのゲート電極
５４側面にＳｉＯ2 から成るサイドウォール３４が残
る。ＴｉあるいはＣＯをスパッタし、ソースドレイン領
域およびゲートにシリサイド層５５を形成する。
でソースドレイン領域上のシリコン窒化膜層４５をエッ
チングする。これにより、多結晶シリコンのゲート電極
５４側面にＳｉＯ2 から成るサイドウォール３４が残
る。ＴｉあるいはＣＯをスパッタし、ソースドレイン領
域およびゲートにシリサイド層５５を形成する。
【００７５】その後は、従来技術を用いて、層間の絶縁
膜、配線等を形成し、ＣＭＯＳ半導体装置が形成され
る。
膜、配線等を形成し、ＣＭＯＳ半導体装置が形成され
る。
【００７６】
【発明の効果】以上説明したように本発明は、ソースド
レイン領域を形成し、活性化熱処理を行い、ソースドレ
イン領域中の格子間シリコン等の点欠陥を消滅させた
後、しきい電圧調整のためのイオン注入を行うため、特
にｎＭＯＳＦＥＴにおいて従来問題となっていたボロン
と格子間シリコンのぺアの増速拡散に起因した逆短チャ
ネル効果を抑制することが可能となるという効果があ
る。
レイン領域を形成し、活性化熱処理を行い、ソースドレ
イン領域中の格子間シリコン等の点欠陥を消滅させた
後、しきい電圧調整のためのイオン注入を行うため、特
にｎＭＯＳＦＥＴにおいて従来問題となっていたボロン
と格子間シリコンのぺアの増速拡散に起因した逆短チャ
ネル効果を抑制することが可能となるという効果があ
る。
【００７７】また、ゲート酸化膜は、しきい電圧調整の
ためのイオン注入後に行うため、従来、ゲート酸化膜を
通してイオン注入を行った際問題となっていたゲート酸
化膜の信頼性の低下を防ぐことが可能となる。
ためのイオン注入後に行うため、従来、ゲート酸化膜を
通してイオン注入を行った際問題となっていたゲート酸
化膜の信頼性の低下を防ぐことが可能となる。
【００７８】また、ソースドレイン領域上に酸化膜を形
成する際に、アルミニウムを添加しないため、従来、ア
ルミニウムに曝されるため、このアルミニウムが半導体
基板中に準位を形成し、半導体装置の特性を劣化させて
しまうという問題を防ぐことが可能となる。
成する際に、アルミニウムを添加しないため、従来、ア
ルミニウムに曝されるため、このアルミニウムが半導体
基板中に準位を形成し、半導体装置の特性を劣化させて
しまうという問題を防ぐことが可能となる。
【００７９】また、上述の効果を有しながら、レジスト
エ程の回数を増やすことなくＣＭＯＳＦＥＴ形成が可能
となる。
エ程の回数を増やすことなくＣＭＯＳＦＥＴ形成が可能
となる。
【図１】（ａ）〜（ｅ）本発明をＣＭＯＳＦＥＴに適用
した本発明の第１の実施の形態を製造工程順に示す模式
的断面図である。
した本発明の第１の実施の形態を製造工程順に示す模式
的断面図である。
【図２】（ｆ）〜（ｊ）本発明をＣＭＯＳＦＥＴに適用
した本発明の第１の実施の形態を製造工程順に示す模式
的断面図である。
した本発明の第１の実施の形態を製造工程順に示す模式
的断面図である。
【図３】（ａ）〜（ｅ）本発明をＣＭＯＳＦＥＴに適用
した本発明の第２の実施の形態を製造工程順に示す模式
的断面図である。
した本発明の第２の実施の形態を製造工程順に示す模式
的断面図である。
【図４】（ｆ）〜（ｋ）本発明をＣＭＯＳＦＥＴに適用
した本発明の第２の実施の形態を製造工程順に示す模式
的断面図である。
した本発明の第２の実施の形態を製造工程順に示す模式
的断面図である。
【図５】（ａ）〜（ｅ）従来例を製造工程順に示す模式
的断面図である。
的断面図である。
【図６】（ａ）、（ｂ）ソースドレイン領域を形成し活
性化の熱処理を行った後に、しきい電圧調整のためのイ
オン注入を行っている従来例を製造工程順に示す模式的
断面図である。
性化の熱処理を行った後に、しきい電圧調整のためのイ
オン注入を行っている従来例を製造工程順に示す模式的
断面図である。
【図７】（ａ）〜（ｆ）ソースドレイン領域を形成し活
性化の熱処理を行った後、更に、しきい電圧調整のため
のイオン注入を行った後、ゲート酸化膜を形成する従来
例を製造工程順に示す模式的断面図である。
性化の熱処理を行った後、更に、しきい電圧調整のため
のイオン注入を行った後、ゲート酸化膜を形成する従来
例を製造工程順に示す模式的断面図である。
【図８】（ａ）〜（ｅ）ソースドレイン領域上に酸化膜
を形成する工程にＣＶＤ法を用いる従来例を製造工程順
に示す模式的断面図である。
を形成する工程にＣＶＤ法を用いる従来例を製造工程順
に示す模式的断面図である。
１ ｐ（１００）Ｓｉ基板 ２ フィールド酸化膜 ３ 窒化シリコンのダミーゲート ４ ＳｉＯ2 のサイドウォール ５ ｐ型ＭＯＳＦＥＴ形成予定領域上のレジスト ６ Ｂ+ ７ ｐ型ウェル ８ Ａｓ+ ９ ｎ+ 型ソースドレイン領域 １０ ｎ型ＭＯＳＦＥＴ形成予定領域上のレジスト １１ Ｐ+ １２ ｎ型ウェル １３ ＢＦ2 + １４ ｐ+ 型ソースドレイン領域 １５ ＳｉＯ2 膜 １６ ゲート電極形成予定領域 １７ ｐ型ＭＯＳＦＥＴ形成予定領域上のレジスト １８ Ｂ+ １９ ｎ型ＭＯＳＦＥＴ上のレジスト ２０ Ａｓ+ ２１ ＢＦ2 + ２２ ゲート酸化膜 ２３ 多結晶シリコン ２４ ゲート電極 ３０ ｐ（１００）Ｓｉ基板 ３１ フィールド酸化膜 ３２ シリコン窒化膜 ３３ 多結晶シリコン ３４ ＳｉＯ2 のサイドウォール ３５ ｐ型ＭＯＳＦＥＴ形成予定領域上のレジスト ３６ Ｂ+ ３７ ｐ型ウェル領域 ３８ Ａｓ+ ３９ ｎ型ソースドレイン領域 ４０ ｎ型ＭＯＳＦＥＴ形成予定領域上のレジスト ４１ Ｐ+ ４２ ｎ型ウェル領域 ４３ ＢＦ2 + ４４ ｐ+ 型ソースドレイン領域 ４５ シリコン窒化膜 ４６ ゲート電極形成予定領域 ４７ ｐ型ＭＯＳＦＥＴ形成予定領域上のレジスト ４８ Ｂ+ ４９ ｎ型ＭＯＳＦＥＴ上のレジスト ５０ Ａｓ+ ５１ ＢＦ２+ ５２ ゲート酸化膜 ５３ 多結晶シリコン ５４ ゲート電極 ５５ シリサイド層 ６０ ｐ型半導体基板 ６１ 素子分離領域 ６２ ｎ型ＭＯＳＦＥＴ形成予定領域上のレジスト ６３ ｎ型不純物 ６４ ｎ型ウェル ６５ ｐ型ＭＯＳＦＥＴ形成予定領域上のレジスト ６６ ｐ型不純物 ６７ ｐ型ウェル ６８ ゲート酸化膜 ６９ 多結晶シリコン ７０ ゲート電極 ７１ ｎ型ウェル上のレジスト ７２ ｎ型不純物 ７３ ｎ型ソースドレイン領域 ７４ ｐ型ウェル上のレジスト ７５ ｐ型不純物 ７６ ｐ型ソースドレイン領域 ８０ ｐ型半導体基板 ８１ ゲート酸化膜 ８２ ゲートポリシリコン電極 ８３ Ａｓ+８４ ソースドレイン領域 ８５ Ｂ+ ９０ ｐ型シリコン基板 ９１ ＳｉＯ2 膜 ９２ ダミーゲート ９３ Ａｓ+ ９４ ｎ+ 型ソースドレイン電極 ９５ ＳｉＯ2 膜 ９６ Ｂ+ ９７ ゲート酸化膜 ９８ ポリシリコン １００ ｐ型シリコン電極 １０１ ＳｉＯ2 膜 １０２ ポリシリコン １０３ シリコン窒化膜 １０４ レジスト １０５ ダミーゲート １０６ Ａｓ+ １０７ ｎ+ 型ソースドレイン電極 １０８ ＳｉＯ2 膜 １０９ レジスト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8238 H01L 21/336 H01L 27/092
Claims (14)
- 【請求項１】 半導体基板上のゲート電極形成予定領域
にダミーゲートを形成する工程と、前記ゲート電極形成予定領域を含む素子形成予定領域以
外の領域 をレジストでマスクする工程と、前記レジストマスクをした状態で、前記素子形成予定領
域に 第一導電型不純物をイオン注入して第一導電型のウ
ェル領域を形成する工程と、前記レジストマスクをした状態で、前記素子形成予定領
域に 第二導電型不純物をイオン注入して第二導電型のソ
ースドレイン領域を形成する工程と、前記レジストマスク を除去する工程と、前記 ソースドレイン領域を活性化する工程と、 前記半導体基板に第一の膜を形成する工程と、 前記第一の膜を平坦化し前記ダミーゲート表面を露出さ
せる工程と、表面を露出させた 前記ダミーゲートを除去する工程と、 前記素子形成予定領域以外の領域をレジストでマスクす
る工程と、前記素子形成予定領域のチャネル領域に 第一導電型不純
物をイオン注入する工程と、 前記素子形成予定領域以外の領域のレジストマスクを除
去する工程と、 前記ダミーゲートを除去した部分の前記半導体基板上に
ゲート酸化膜を形成する工程と、 前記半導体基板にゲート電極を形成する工程を具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第一の膜は前記ダミーゲートとは異
なる材料であることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 前記第一の膜は前記ダミーゲートとエッ
チングの選択比が高い材料であることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項４】 前記第一の膜は絶縁物であることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記第一の膜は前記素子分離領域の絶縁
物とは異なる材料であることを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項６】 前記ダミーゲートは前記半導体基板とエ
ッチングの選択比が高いことを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項７】 前記ダミーゲート側面にサイドウォール
を形成することを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項８】 前記第一の膜を除去することを特徴とす
る請求項７記載の半導体装置の製造方法。 - 【請求項９】 前記第一の膜は前記素子分離領域の絶縁
物とエッチングの選択比が高いことを特徴とする請求項
８記載の半導体装置の製造方法。 - 【請求項１０】 前記サイドウォールは絶縁物であるこ
とを特徴とする請求項８記載の半導体装置の製造方法。 - 【請求項１１】 前記サイドウォールは前記ダミーゲー
トと異なる材料であることを特徴とする請求項８記載の
半導体装置の製造方法。 - 【請求項１２】 前記サイドウォールは前記ダミーゲー
トとエッチングの選択比が高いことを特徴とする請求項
８記載の半導体装置の製造方法。 - 【請求項１３】 前記サイドウォールは前記第一の膜と
異なる材料であることを特徴とする請求項８記載の半導
体装置の製造方法。 - 【請求項１４】 前記サイドウォールは前記第一の膜と
エッチングの選択比が高いことを特徴とする請求項８記
載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8140399A JP2870485B2 (ja) | 1996-06-03 | 1996-06-03 | 半導体装置の製造方法 |
| KR1019970022772A KR100266525B1 (ko) | 1996-06-03 | 1997-06-02 | 반도체장치의제조방법 |
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