JP2910836B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法、特にｎ型ＭＯＳのゲート空乏化を抑制するｄｕａｌ
−ｇａｔｅ型ＣＭＯＳ半導体装置の製造方法に関する。 【０００２】 【従来の技術】ＣＭＯＳ半導体装置のゲート構造とし
て、ｎ型ＭＯＳ、ｐ型ＭＯＳ共にｎ型多結晶シリコンを
用いるｓｉｎｇｌｅ−ｇａｔｅ型と、ｎ型ＭＯＳにはｎ
型多結晶シリコンを用い、ｐ型ＭＯＳにはｐ型多結晶シ
リコンを用いるｄｕａｌ−ｇａｔｅ型の２種類がある。
素子の微細化が進むにつれ、特にｐ型ＭＯＳにおいて短
チャネル効果の抑制に有利なｄｕａｌ−ｇａｔｅ型がＣ
ＭＯＳ半導体装置の主流になりつつある。このｄｕａｌ
−ｇａｔｅ型ＣＭＯＳの製造方法の従来例（例えばＣ．
Ｙ．Ｗｏｎｇ ｅｔ ａｌ．“ＤＯＰＩＮＧ ＯＦ Ｎ
+ ＡＮＤ Ｐ+ ＰＯＬＹＳＩＬＩＣＯＮ ＩＮ Ａ
ＤＵＡＬ−ＧＡＴＥ ＣＭＯＳ ＰＲＯＣＥＳＳ”，
ＩＥＤＭ ８８，２３８，（１９８８））について図３
（ａ）乃至図３（ｃ）を参照に説明する。 【０００３】図３（ａ）に示すように、ｐ型半導体基板
４０にフィールド酸化膜４１を形成し素子分離を行う。
その後、ｐ型ウェル領域４２およびｎ型ウェル領域４３
を形成する。その後、ｐ型ウェル領域４２およびｎ型ウ
ェル領域４３上にゲート酸化膜４４および多結晶シリコ
ン４５からなるゲート電極４６を形成し、さらにゲート
電極４６側面にＳｉＯ2 からなるサイドウォール４７を
形成する。 【０００４】その後、図３（ｂ）に示すように、ｐ型Ｍ
ＯＳＦＥＴ形成予定領域上をレジスト４８でマスクした
後、Ａｓ+ ４９等のｎ型不純物をイオン注入し、ｎ+ 型
のソースドレイン領域５０の形成およびゲート電極であ
る多結晶シリコン４５のｎ+化を行う。 【０００５】その後、図３（ｃ）に示すように、ｎ型Ｍ
ＯＳＦＥＴ領域上をレジスト５１でマスクした後、ＢＦ
2 + ５２等のｐ型不純物をイオン注入し、ｐ+ 型のソー
スドレイン領域５３の形成およびゲート電極である多結
晶シリコン４５のｐ+ 化を行う。その後は、通常の工程
に従い、層間の絶縁膜および配線等を形成する。 【０００６】しかし、図３に示した従来技術には問題点
が存在する。 【０００７】図３に示した従来のｄｕａｌ−ｇａｔｅ型
ＣＭＯＳの製造方法では、ｎ型ＭＯＳおよびｐ型ＭＯＳ
共に、ソースドレイン領域の形成とゲート電極である多
結晶シリコンの導電化を同時にイオン注入によって行っ
てきた。このため、ｄｕａｌ−ｇａｔｅ型ＣＭＯＳで
は、ゲートの多結晶シリコンをリン拡散でｎ+ 化するｓ
ｉｎｇｌｅ−ｇａｔｅ型ＣＭＯＳと比較して、ｐ型ＭＯ
ＳＦＥＴ側ではゲートのボロン突き抜け、ｎ型ＭＯＳＦ
ＥＴ側ではゲートの空乏化、という２つの問題点が生じ
る。このボロン突き抜け、およびゲート空乏化の起こる
原因、およびその影響について以下に述べる。 【０００８】ｐ型ＭＯＳＦＥＴにおけるゲートのボロン
突き抜けは、ゲート電極のドーパントであるボロンが、
ソースドレイン領域の活性化時等の熱処理時においてゲ
ート酸化膜を突き抜けてチャネル領域まで達してしまう
という現象である。この現象は、しきい電圧の変動、サ
ブスレショルド係数の増大、ゲート酸化膜の信頼性の低
下、等の弊害をもたらす。この現象については様々報告
されている（例えばＦｒａｎｋ Ｋ．Ｂａｋｅｒ ｅｔ
ａｌ．“ＴＨＥ ＩＮＦＬＵＥＮＣＥ ＯＦＦＬＵＯ
ＲＩＮＥ ＯＮ ＴＨＲＥＳＨＯＬＤ ＶＯＬＴＡＧＥ ＩＮＳＴＡＢＩＬＩＴＩＥＳ ＩＮ Ｐ+ ＰＯＬＹＳＩ
ＬＩＣＯＮ ＧＡＴＥＤＰ−ＣＨＡＮＮＥＬ ＭＯＳＦ
ＥＴｓ”，ＩＥＤＭ ８９，４４３，（１９８９）、例
えばＪ．Ｍ．Ｓｕｎｇ ｅｔ ａｌ．“Ｆｌｕｏｒｉｎ
ｅ Ｅｆｆｅｃｔ ｏｎ Ｂｏｒｏｎ Ｄｉｆｆｕｓｉｏｎ
ｏｆ Ｐ+ ＧａｔｅＤｅｖｉｃｅｓ”，ＩＥＤＭ８
９，４４７，（１９８９）参照）。 【０００９】図４にｄｕａｌ−ｇａｔｅ型ＣＭＯＳのｎ
型ＭＯＳ側とｐ型ＭＯＳ側のゲート酸化膜厚とフラット
バンド電圧との関係を示す（Ｆｒａｎｋ Ｋ．Ｂａｋｅ
ｒｅｔ ａｌ．“ＴＨＥ ＩＮＦＬＵＥＮＣＥ ＯＦ
ＦＬＵＯＲＩＮＥ ＯＮＴＨＲＥＳＨＯＬＤ ＶＯＬＴ
ＡＧＥ ＩＮＳＴＡＢＩＬＩＴＩＥＳ ＩＮＰ+ ＰＯＬ
ＹＳＩＬＩＣＯＮ ＧＡＴＥＤ Ｐ−ＣＨＡＮＮＥＬＭ
ＯＳＦＥＴｓ”，ＩＥＤＭ ８９，４４３，（１９８
９）より引用）。 【００１０】ｎ型ＭＯＳ側ではフラットバンド電圧はゲ
ート酸化膜厚に依存しないのに対し、ｐ型ＭＯＳ側では
ゲート酸化膜厚が小さくなるにつれてフラットバンド電
圧が上昇している。従って、ｐ型ＭＯＳＦＥＴではゲー
ト酸化膜厚が小さくなるにつれて、ボロンの突き抜けが
顕著になっていることが分かる。 【００１１】次に、ｎ型ＭＯＳＦＥＴ側のゲートの空乏
化について示す。ｄｕａｌ−ｇａｔｅ型ＣＭＯＳでは、
ゲート多結晶シリコンへのドーピングをソースドレイン
領域形成のためのイオン注入と同時に行う。ＭＯＳ半導
体装置では、素子の微細化が進むにつれ短チャネル効果
を抑制する必要があり、ソースドレイン領域の浅接合化
が必須となっている。 【００１２】従って、ｎ型ＭＯＳＦＥＴ側ではソースド
レイン領域形成にシャローなプロファイルが得られるＡ
ｓの低エネルギーイオン注入を用いるのが主流となって
いる。従って、ゲート多結晶シリコンへのドーピングも
Ａｓの低エネルギーイオン注入により行うことになる。
しかし、ゲート多結晶シリコンのｎ+ 化にＡｓの低エネ
ルギーイオン注入を用いた場合、ゲート多結晶シリコン
／ゲート酸化膜界面のゲート多結晶シリコンの不純物濃
度が低くなり、ゲート多結晶シリコンが空乏化するとい
う現象が生じる。この現象は様々報告されている（例え
ばＣ．Ｙ．Ｗｏｎｇ ｅｔ ａｌ．“ＤＯＰＩＮＧ Ｏ
Ｆ Ｎ+ ＡＮＤ Ｐ+ＰＯＬＹＳＩＬＩＣＯＮ ＩＮ
Ａ ＤＵＡＬ−ＧＡＴＥ ＣＭＯＳＰＲＯＣＥＳ
Ｓ”，ＩＥＤＭ ８８，２３８，（１９８８）、例えば
ＣＨＩＨ−ＹＵＡＮ ＬＵ ｅｔ ａｌ．“Ａｎｏｍａ
ｌｏｕｓ Ｃ−ＶＣｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏ
ｆ Ｉｍｐｌａｎｔｅｄ ＰｏｌｙＭＯＳ Ｓｔｒｕｃ
ｔｕｒｅ ｉｎ ｎ+ ／ｐ+ Ｄｕａｌ−ｇａｔｅＣＭ
ＯＳ Ｔｅｃｈｎｏｌｏｇｙ”ＩＥＥＥ ＥＬＥＣＴＲ
ＯＮ ＤＥＶＩＣＥＬＥＴＴＥＲＳ，ＶＯＬ．１０，Ｎ
ｏ．５，ｐ１９２，ＭＡＹ，１９８９参照）。 【００１３】図５にＭＯＳ容量とゲート電圧との関係を
示す（ＣＨＩＨ−ＹＵＡＮ ＬＵｅｔ ａｌ．“Ａｎｏ
ｍａｌｏｕｓ Ｃ−Ｖ Ｃｈａｒａｃｔｅｒｉｓｔｉｃ
ｓｏｆ Ｉｍｐｌａｎｔｅｄ Ｐｏｌｙ ＭＯＳ Ｓｔ
ｒｕｃｔｕｒｅ ｉｎｎ+ ／ｐ+ Ｄｕａｌ−Ｇａｔｅ
ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ”，ＩＥＥＥ ＥＬ
ＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯ
Ｌ．１０，Ｎｏ．５，ｐ１９２，ＭＡＹ，１９８９より
引用）。 【００１４】図５は通常のソースドレインイオン注入で
用いる１×１０15ｃｍ-2程度のドーズ量でイオン注入を
行っているが、反転側の容量が低下している、即ちゲー
ト空乏化が起きている。 【００１５】また、ｎ型ＭＯＳのゲート空乏化はゲート
酸化膜厚が小さくなる程顕著になる。図６にＭＯＳキャ
パシタの反転容量とゲート多結晶シリコン／ゲート酸化
膜界面でのキャリア密度との関係を示す（Ｃ．Ｙ．Ｗｏ
ｎｇ ｅｔ ａｌ．“ＤＯＰＩＮＧ ＯＦ Ｎ+ ＡＮ
Ｄ Ｐ+ ＰＯＬＹＳＩＬＩＣＯＮ ＩＮＡ ＤＵＡＬ
−ＧＡＴＥ ＣＭＯＳ ＰＲＯＣＥＳＳ”，ＩＥＤＭ
８８，２３８，（１９８８）より引用）。ゲート酸化膜
厚が小さくなるにつれて、ゲート空乏化が顕著に現れて
いるのが確認される。 【００１６】さてこのゲート空乏化という現象が起こる
と、ゲート容量が低下するため、ｎ型ＭＯＳのオン電流
の低下、相互コンダクタンスの低下という深刻な影響を
及ぼしてしまう。 【００１７】以上、述べたように、図３に示した従来の
ｄｕａｌ−ｇａｔｅ型ＣＭＯＳの製造方法では、ｐ型Ｍ
ＯＳ側ではボロンの突き抜け、またｎ型ＭＯＳ側ではゲ
ートの空乏化という現象が生じてしまう。また、両者と
もにゲート酸化膜厚が小さくなるにつれ、その影響は大
きくなる。ＭＯＳ半導体装置では、素子の微細化が進む
につれ、ゲート酸化膜の薄膜化が必須となるため、ｐ型
ＭＯＳのボロンの突き抜け、ｎ型ＭＯＳのゲート空乏
化、共にその影響が顕著になってきた。 【００１８】さて、ｐ型ＭＯＳ側のボロンの突き抜けを
緩和する方法として、ゲート多結晶シリコン電極の膜厚
を厚くすることが挙げられる。しかし、ゲート多結晶シ
リコン電極の膜厚を厚くするとｎ型ＭＯＳ側のゲート空
乏化が顕著になってしまう。このゲート空乏化はゲート
多結晶シリコンへのドーピング、即ちソースドレインイ
オン注入のドーズ量を高くすれば解決できるが、ソース
ドレイン領域の浅接合化のためドーズ量は高くできな
い。 【００１９】これらの問題点が生じる最大の原因は、従
来のｄｕａｌ−ｇａｔｅ型ＣＭＯＳのｎ型ＭＯＳＦＥＴ
のゲート多結晶シリコンへのドーピングとソースドレイ
ン領域形成のイオン注入を同時に行ってきたことによ
る。即ち、ゲート多結晶シリコン電極を厚く形成してｐ
型ＭＯＳ側のボロンの突き抜けを緩和し、ｎ型ＭＯＳ側
は、ソースドレイン領域には注入されないように、ゲー
ト多結晶シリコン電極へのドーピングを高ドーズ、高エ
ネルギー、あるいはリン等の拡散しやすいドーパントを
イオン注入し、その後改めてソースドレインイオン注入
を低ドーズ、低エネルギーで行うことにより、ｐ型ＭＯ
Ｓ側のボロン突き抜けを抑制し、且つｎ型ＭＯＳ側はソ
ースドレイン領域の浅接合化を実現しつつゲート空乏化
を抑制することができると言える。これを実現する従来
例を図７（ａ）乃至図７（ｅ）に示す。 【００２０】図７（ａ）に示すように、ｐ型半導体基板
６０にフィールド酸化膜６１を形成し素子分離を行う。
その後、ｐ型ウェル領域６２およびｎ型ウェル領域６３
を形成する。その後ゲート酸化膜６４および多結晶シリ
コン６５を形成する。 【００２１】その後、図７（ｂ）に示すように、ｎ型Ｍ
ＯＳＦＥＴ形成予定領域上をレジスト６６でマスクした
後、ｐ+ ６７等のｎ型不純物をイオン注入し、ｎ型ＭＯ
ＳＦＥＴ側の多結晶シリコン膜６５をｎ+ 化する。 【００２２】その後、図７（ｃ）に示すように、多結晶
シリコン６５を異方性エッチングし、ｎ+ 型多結晶シリ
コンのゲート電極６８、およびノンドープの多結晶シリ
コンのゲート電極６９を形成する。その後、ゲート電極
６８，６９側面にサイドウォール７０を形成する。 【００２３】その後、図７（ｄ）に示すように、ｐ型Ｍ
ＯＳＦＥＴ形成予定領域上をレジスト７１でマスクした
後、Ａｓ+ ７２等のｎ型不純物をイオン注入してｎ+ 型
のソースドレイン領域７３を形成する。 【００２４】その後、図７（ｅ）に示すように、ｎ型Ｍ
ＯＳＦＥＴ側をレジスト７４でマスクした後、ＢＦ2 +
７５等のｐ型不純物をイオン注入して、ゲート電極６９
のｐ+ 化およびｐ+ 型ソースドレイン領域７６を形成す
る。その後は通常の工程に従い、層間の絶縁膜および配
線等を形成する。 【００２５】図７に示した従来例では、ｎ型ＭＯＳ側に
おいて、ゲート多結晶シリコンのｎ+ 化とソースドレイ
ン領域形成のイオン注入を別々に行っているため、ソー
スドレイン領域の浅接合化を実現しつつ、ゲート多結晶
シリコンに高濃度のドーピングを行いゲート空乏化を抑
制することが可能となる。 【００２６】 【発明が解決しようとする課題】以上のように、従来の
ｄｕａｌ−ｇａｔｅ型ＣＭＯＳ半導体装置の製造方法で
は、ｐ型ＭＯＳ側でのゲートのボロン突き抜け、および
ｎ型ＭＯＳ側のゲート空乏化という問題が生じる。特に
これらの現象は、ゲート酸化膜が薄くなるほど顕著にな
る。素子の微細化が進むにつれゲート酸化膜は薄くする
必要に迫られるため、ｐ型ＭＯＳ側のゲートのボロン突
き抜け、およびｎ型ＭＯＳ側のゲート空乏化は顕著に現
れるようになってきた。 【００２７】これらの現象を緩和するため、ｎ型ＭＯＳ
側はｎ+ 型多結晶シリコン、ｐ型ＭＯＳ側はノンドープ
多結晶シリコンとしてからゲート電極のエッチングを行
う方法が挙げられるが、図７に示した従来例では、図７
（ｂ）に示したように、ｎ型ＭＯＳ側のみにゲート多結
晶シリコン膜にリン等のｎ型不純物をドーピングする
際、フォトリソグラフィー工程が必要になるという欠点
が生じる。 【００２８】また、図７（ｃ）に示したように、異方性
エッチングによりゲート電極を形成する際、ｎ型ＭＯＳ
側はｎ+ 型の多結晶シリコン、ｐ型ＭＯＳ側はノンドー
プの多結晶シリコンであるため、両者のエッチングレー
トが異なり、ゲート多結晶シリコンのエッチングの制御
が困難になるという欠点が生じてしまう。 【００２９】従って、フォトリソグラフィー回数の増
大、またゲート電極のエッチングの制御が困難になると
いう問題点が生じていた。 【００３０】それ故に本発明の課題は、ｄｕａｌ−ｇａ
ｔｅ型ＣＭＯＳ半導体装置において、フォトリソグラフ
ィーの回数を増やさずに、またｎ型ＭＯＳ側とｐ型ＭＯ
Ｓ側とのゲート電極のエッチングを容易にしつつ、ｎ型
ＭＯＳ側のゲート多結晶シリコンへのイオン注入とソー
スドレイン領域形成のイオン注入を別々に行い、ソース
ドレイン領域の接合化を実現しつつ、ゲート空乏化を抑
制する半導体装置の製造方法を提供することにある。 【００３１】 【課題を解決するための手段】前記目的を達成するた
め、本発明に係わる半導体装置の製造方法は、半導体基
板に素子分離領域材料によって素子分離領域を形成する
工程と、前記半導体基板に第１導電型のウェル領域を形
成する工程と、前記半導体基板に第２導電型のウェル領
域を形成する工程と、前記半導体基板上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上にゲート電極材
料を形成する工程と、前記ゲート電極材料を異方性エッ
チングすることにより前記第１導電型のウェル領域上に
第１のゲート電極を形成すると同時に前記第２導電型の
ウェル領域に第２のゲート電極を形成する工程と、前記
半導体基板に第１の膜を形成する工程と、前記第１の膜
を化学的・機械的研磨により平坦化し前記第１のゲート
電極および前記第２のゲート電極表面を露出させる工程
と、前記第２導電型のウェル領域上をレジストでマスク
する工程と、第２導電型の不純物をイオン注入して第１
のゲート電極を第２導電型化する工程と、前記第１導電
型のウェル領域上の第１の膜を除去する工程と、第２導
電型の不純物をイオン注入して第２導電型のソースドレ
イン領域を形成する工程と、前記第２導電型のウェル領
域上のレジストを除去する工程と、第１の膜を除去する
工程と、前記第１導電型のウェル領域上をレジストでマ
スクする工程と、第１導電型の不純物をイオン注入して
前記第２のゲート電極を第１導電型化すると同時に第１
導電型のソースドレイン領域を形成する工程を具備す
る。 【００３２】以上のように、本発明によれば、特にｎ型
ＭＯＳにおいて、ゲート電極へのドーピングとソースド
レイン領域形成を別々のイオン注入条件を用いて行うこ
とが可能となるため、ｐ型ＭＯＳ側のボロン突き抜け抑
制のためゲート電極を厚くしても、ｎ型ＭＯＳ側のゲー
ト空乏化を抑制することが可能となる。また、ゲート電
極形成のエッチングの際、ｎ型ＭＯＳ側およびｐ型ＭＯ
Ｓ側でゲート電極材料が同じであるため、ゲート電極の
エッチングを容易に行うことができる。 【００３３】 【発明の実施の形態】以下、本発明を図により説明す
る。図１は本発明をｎ型ＭＯＳＦＥＴに適用した実施の
形態例を示すものである。 【００３４】まず、図１（ａ）に示すように、周知の技
術により半導体基板であるｐ（１００）Ｓｉ基板１に素
子分離領域としてフィールド酸化膜２を形成して素子分
離を行う。その後、ｐ型ウェル領域（第１導電型ウェル
領域）３の形成を行う。尚、ｐ型ウェル領域３は、Ｂ+
をイオン注入エネルギー３００ｋｅＶ、ドーズ量２×１
０13ｃｍ-2でイオン注入した後、Ｂ+ をイオン注入エネ
ルギー３０ｋｅＶ、ドーズ量６×１０12ｃｍ-2でイオン
注入して形成する。その後、６ｎｍ程度のゲート酸化膜
４を熱酸化法により形成した後、ＣＶＤ法により２５０
ｎｍ程度の多結晶シリコン５を堆積する。その後、フォ
トリソグラフィー工程およびエッチング工程によりゲー
ト電極６を形成する。ゲート電極６は、ゲート電極材料
を異方性エッチングすることによって得られる。その
後、ゲート電極６側面に、ＳｉＯ2から成る幅６５ｎｍ
程度のサイドウォール７を形成する。 【００３５】その後、図１（ｂ）に示すように、ｐ（１
００）Ｓｉ基板１の全面に、ＣＶＤ法により、第１の膜
として４００ｎｍ程度のシリコン窒化膜８を形成する。 【００３６】その後、図１（ｃ）に示すように、化学的
・機械的研磨によりゲート電極６の多結晶シリコン５表
面が露出するまで平坦化を行う。 【００３７】その後、図１（ｄ）に示すように、第２導
電型不純物であるＰ+ ９をイオン注入エネルギー３０ｋ
ｅＶ、ドーズ量７×１０15ｃｍ-2でイオン注入し、ゲー
ト多結晶シリコン５へのドーピングを行いゲート電極６
を第２導電化する。この際、ソースドレイン形成予定領
域上には２５０ｎｍ程度のシリコン窒化膜８が存在する
ため、ソースドレイン形成予定領域にはＰ+ ９はイオン
注入されない。 【００３８】その後、図１（ｅ）に示すように、ソース
ドレイン形成予定領域上のシリコン窒化膜８をエッチン
グ除去した後、第２導電型不純物であるＡｓ+ １０をイ
オン注入エネルギー３０ｋｅＶ、ドーズ量３×１０15ｃ
ｍ-2でイオン注入し、ｎ+ 型ソースドレイン領域１１を
形成する。 【００３９】その後、１０００℃１０秒程度の熱処理を
行い、ソースドレイン領域の活性化を行った後、従来技
術を用いて、層間の絶縁膜、配線等を形成する。 【００４０】以上の工程により、ｎ型ＭＯＳＦＥＴ半導
体装置が完成される。 【００４１】図２は本発明をＣＭＯＳＦＥＴに適用した
別の実施の形態例を示している。 【００４２】まず、図２（ａ）に示すように、周知の技
術により半導体基板であるｐ（１００）Ｓｉ基板２０に
素子分離領域であるフィールド酸化膜２１を形成して素
子分離を行う。その後、ｎ型ウェル領域（第１導電型ウ
ェル領域）２２およびｐ型ウェル領域（第２導電型ウェ
ル領域）２３の形成を行う。尚、ｎ型ウェル領域２２は
Ｐ+ をイオン注入エネルギー７００ｋｅＶ、ドーズ量
１．５×１０13ｃｍ-2でイオン注入した後、Ａｓ+ をイ
オン注入エネルギー１００ｋｅＶ、ドーズ量５×１０12
ｃｍ-2でイオン注入して形成する。またｐ型ウェル領域
２３はＢ+ をイオン注入エネルギー３００ｋｅＶ、ドー
ズ量２×１０13ｃｍ-2でイオン注入した後、Ｂ+ をイオ
ン注入エネルギー３０ｋｅＶ、ドーズ量６×１０12ｃｍ
-2でイオン注入して形成する。その後、６ｎｍ程度のゲ
ート酸化膜２４を熱酸化法により形成した後、ＣＶＤ法
によりノンドープの多結晶シリコン２５を２５０ｎｍ程
度堆積する。その後、フォトリソグラフィー工程および
エッチング工程によりゲート電極２６を形成する。ゲー
ト電極２６は、ゲート電極材料を異方性エッチングする
ことによって得られる。その後、ゲート電極側面にＳｉ
Ｏ2 から成る幅６５ｎｍ程度のサイドウォール２７を形
成する。 【００４３】その後、図２（ｂ）に示すように、ｐ（１
００）Ｓｉ基板全面に第１の膜としてシリコン窒化膜２
８をＣＶＤ法により４００ｎｍ程度堆積する。その後、
図２（ｃ）に示すように、化学的・機械的研磨によりゲ
ート電極２６の多結晶シリコン２５表面が露出するまで
平坦化を行う。 【００４４】その後、図２（ｄ）に示すように、ｐ型Ｍ
ＯＳＦＥＴ形成予定領域上をレジスト２９でマスクした
後、第２導電型不純物であるＰ+ ３０をイオン注入エネ
ルギー３０ｋｅＶ、ドーズ量７×１０15ｃｍ-2でイオン
注入し、ゲート多結晶シリコン２５へのドーピングを行
う。この際、ソースドレイン形成予定領域上には２５０
ｎｍ程度のシリコン窒化膜２８が存在するため、ソース
ドレイン形成予定領域にはｐ+ ３０はイオン注入されな
い。 【００４５】その後、図２（ｅ）に示すように、ｎ型Ｍ
ＯＳＦＥＴ形成予定領域上のシリコン窒化膜２８をエッ
チング除去した後、第２導電型不純物であるＡｓ+ ３１
をイオン注入エネルギー３０ｋｅＶ、ドーズ量３×１０
15ｃｍ-2でイオン注入し、ｎ+ 型ソースドレイン領域３
２を形成する。 【００４６】その後、ｐ型ＭＯＳＦＥＴ形成予定領域上
のレジスト２９を除去した後、図２（ｆ）に示すよう
に、ｐ型ＭＯＳＦＥＴ形成予定領域上に残ったシリコン
窒化膜２８をエッチング除去し、その後ｎ型ＭＯＳＦＥ
Ｔ領域上をレジスト３３でマスクした後、第１導電型不
純物であるＢＦ2 + ３４をイオン注入エネルギー３０ｋ
ｅＶ、ドーズ量３×１０15ｃｍ-2でイオン注入し、ｐ型
ＭＯＳＦＥＴのゲート多結晶シリコン２５のｐ+ 化およ
びｐ+ 型のソースドレイン領域３５の形成を行う。 【００４７】その後、１０００℃１０秒程度の熱処理を
行い、ソースドレイン領域の活性化を行った後、従来技
術を用いて、層間の絶縁膜、配線等を形成する。 【００４８】以上の工程により、ＣＭＯＳＦＥＴ半導体
装置が完成される。 【００４９】 【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、ゲート電極エッチング後にソース
ドレイン形成予定領域上にイオン注入のマスクとなる膜
を形成しているため、ＣＭＯＳＦＥＴを形成する際のフ
ォトリソグラフィーの回数を増やすことなく、ｎ型ＭＯ
ＳＦＥＴ側のゲートのｎ+ 化とソースドレイン領域形成
のためのイオン注入を別々に行うことができる。 【００５０】従って、ｐ型ＭＯＳＦＥＴ側のボロン突き
抜け緩和のためゲート電極を厚くした場合でも、ソース
ドレイン領域を浅く形成し且つゲートの空乏化を抑制す
ることが可能となる。 【００５１】また、フォトリソグラフィーを増やして、
ｎ型ＭＯＳＦＥＴ側のゲート電極のみｎ+ 化しその後ゲ
ート電極をエッチングした従来例で問題となったｎ型Ｍ
ＯＳ側とｐ型ＭＯＳ側とのエッチングレートが違いによ
るエッチングの制御の困難さを解消することが可能とな
る。
法、特にｎ型ＭＯＳのゲート空乏化を抑制するｄｕａｌ
−ｇａｔｅ型ＣＭＯＳ半導体装置の製造方法に関する。 【０００２】 【従来の技術】ＣＭＯＳ半導体装置のゲート構造とし
て、ｎ型ＭＯＳ、ｐ型ＭＯＳ共にｎ型多結晶シリコンを
用いるｓｉｎｇｌｅ−ｇａｔｅ型と、ｎ型ＭＯＳにはｎ
型多結晶シリコンを用い、ｐ型ＭＯＳにはｐ型多結晶シ
リコンを用いるｄｕａｌ−ｇａｔｅ型の２種類がある。
素子の微細化が進むにつれ、特にｐ型ＭＯＳにおいて短
チャネル効果の抑制に有利なｄｕａｌ−ｇａｔｅ型がＣ
ＭＯＳ半導体装置の主流になりつつある。このｄｕａｌ
−ｇａｔｅ型ＣＭＯＳの製造方法の従来例（例えばＣ．
Ｙ．Ｗｏｎｇ ｅｔ ａｌ．“ＤＯＰＩＮＧ ＯＦ Ｎ
+ ＡＮＤ Ｐ+ ＰＯＬＹＳＩＬＩＣＯＮ ＩＮ Ａ
ＤＵＡＬ−ＧＡＴＥ ＣＭＯＳ ＰＲＯＣＥＳＳ”，
ＩＥＤＭ ８８，２３８，（１９８８））について図３
（ａ）乃至図３（ｃ）を参照に説明する。 【０００３】図３（ａ）に示すように、ｐ型半導体基板
４０にフィールド酸化膜４１を形成し素子分離を行う。
その後、ｐ型ウェル領域４２およびｎ型ウェル領域４３
を形成する。その後、ｐ型ウェル領域４２およびｎ型ウ
ェル領域４３上にゲート酸化膜４４および多結晶シリコ
ン４５からなるゲート電極４６を形成し、さらにゲート
電極４６側面にＳｉＯ2 からなるサイドウォール４７を
形成する。 【０００４】その後、図３（ｂ）に示すように、ｐ型Ｍ
ＯＳＦＥＴ形成予定領域上をレジスト４８でマスクした
後、Ａｓ+ ４９等のｎ型不純物をイオン注入し、ｎ+ 型
のソースドレイン領域５０の形成およびゲート電極であ
る多結晶シリコン４５のｎ+化を行う。 【０００５】その後、図３（ｃ）に示すように、ｎ型Ｍ
ＯＳＦＥＴ領域上をレジスト５１でマスクした後、ＢＦ
2 + ５２等のｐ型不純物をイオン注入し、ｐ+ 型のソー
スドレイン領域５３の形成およびゲート電極である多結
晶シリコン４５のｐ+ 化を行う。その後は、通常の工程
に従い、層間の絶縁膜および配線等を形成する。 【０００６】しかし、図３に示した従来技術には問題点
が存在する。 【０００７】図３に示した従来のｄｕａｌ−ｇａｔｅ型
ＣＭＯＳの製造方法では、ｎ型ＭＯＳおよびｐ型ＭＯＳ
共に、ソースドレイン領域の形成とゲート電極である多
結晶シリコンの導電化を同時にイオン注入によって行っ
てきた。このため、ｄｕａｌ−ｇａｔｅ型ＣＭＯＳで
は、ゲートの多結晶シリコンをリン拡散でｎ+ 化するｓ
ｉｎｇｌｅ−ｇａｔｅ型ＣＭＯＳと比較して、ｐ型ＭＯ
ＳＦＥＴ側ではゲートのボロン突き抜け、ｎ型ＭＯＳＦ
ＥＴ側ではゲートの空乏化、という２つの問題点が生じ
る。このボロン突き抜け、およびゲート空乏化の起こる
原因、およびその影響について以下に述べる。 【０００８】ｐ型ＭＯＳＦＥＴにおけるゲートのボロン
突き抜けは、ゲート電極のドーパントであるボロンが、
ソースドレイン領域の活性化時等の熱処理時においてゲ
ート酸化膜を突き抜けてチャネル領域まで達してしまう
という現象である。この現象は、しきい電圧の変動、サ
ブスレショルド係数の増大、ゲート酸化膜の信頼性の低
下、等の弊害をもたらす。この現象については様々報告
されている（例えばＦｒａｎｋ Ｋ．Ｂａｋｅｒ ｅｔ
ａｌ．“ＴＨＥ ＩＮＦＬＵＥＮＣＥ ＯＦＦＬＵＯ
ＲＩＮＥ ＯＮ ＴＨＲＥＳＨＯＬＤ ＶＯＬＴＡＧＥ ＩＮＳＴＡＢＩＬＩＴＩＥＳ ＩＮ Ｐ+ ＰＯＬＹＳＩ
ＬＩＣＯＮ ＧＡＴＥＤＰ−ＣＨＡＮＮＥＬ ＭＯＳＦ
ＥＴｓ”，ＩＥＤＭ ８９，４４３，（１９８９）、例
えばＪ．Ｍ．Ｓｕｎｇ ｅｔ ａｌ．“Ｆｌｕｏｒｉｎ
ｅ Ｅｆｆｅｃｔ ｏｎ Ｂｏｒｏｎ Ｄｉｆｆｕｓｉｏｎ
ｏｆ Ｐ+ ＧａｔｅＤｅｖｉｃｅｓ”，ＩＥＤＭ８
９，４４７，（１９８９）参照）。 【０００９】図４にｄｕａｌ−ｇａｔｅ型ＣＭＯＳのｎ
型ＭＯＳ側とｐ型ＭＯＳ側のゲート酸化膜厚とフラット
バンド電圧との関係を示す（Ｆｒａｎｋ Ｋ．Ｂａｋｅ
ｒｅｔ ａｌ．“ＴＨＥ ＩＮＦＬＵＥＮＣＥ ＯＦ
ＦＬＵＯＲＩＮＥ ＯＮＴＨＲＥＳＨＯＬＤ ＶＯＬＴ
ＡＧＥ ＩＮＳＴＡＢＩＬＩＴＩＥＳ ＩＮＰ+ ＰＯＬ
ＹＳＩＬＩＣＯＮ ＧＡＴＥＤ Ｐ−ＣＨＡＮＮＥＬＭ
ＯＳＦＥＴｓ”，ＩＥＤＭ ８９，４４３，（１９８
９）より引用）。 【００１０】ｎ型ＭＯＳ側ではフラットバンド電圧はゲ
ート酸化膜厚に依存しないのに対し、ｐ型ＭＯＳ側では
ゲート酸化膜厚が小さくなるにつれてフラットバンド電
圧が上昇している。従って、ｐ型ＭＯＳＦＥＴではゲー
ト酸化膜厚が小さくなるにつれて、ボロンの突き抜けが
顕著になっていることが分かる。 【００１１】次に、ｎ型ＭＯＳＦＥＴ側のゲートの空乏
化について示す。ｄｕａｌ−ｇａｔｅ型ＣＭＯＳでは、
ゲート多結晶シリコンへのドーピングをソースドレイン
領域形成のためのイオン注入と同時に行う。ＭＯＳ半導
体装置では、素子の微細化が進むにつれ短チャネル効果
を抑制する必要があり、ソースドレイン領域の浅接合化
が必須となっている。 【００１２】従って、ｎ型ＭＯＳＦＥＴ側ではソースド
レイン領域形成にシャローなプロファイルが得られるＡ
ｓの低エネルギーイオン注入を用いるのが主流となって
いる。従って、ゲート多結晶シリコンへのドーピングも
Ａｓの低エネルギーイオン注入により行うことになる。
しかし、ゲート多結晶シリコンのｎ+ 化にＡｓの低エネ
ルギーイオン注入を用いた場合、ゲート多結晶シリコン
／ゲート酸化膜界面のゲート多結晶シリコンの不純物濃
度が低くなり、ゲート多結晶シリコンが空乏化するとい
う現象が生じる。この現象は様々報告されている（例え
ばＣ．Ｙ．Ｗｏｎｇ ｅｔ ａｌ．“ＤＯＰＩＮＧ Ｏ
Ｆ Ｎ+ ＡＮＤ Ｐ+ＰＯＬＹＳＩＬＩＣＯＮ ＩＮ
Ａ ＤＵＡＬ−ＧＡＴＥ ＣＭＯＳＰＲＯＣＥＳ
Ｓ”，ＩＥＤＭ ８８，２３８，（１９８８）、例えば
ＣＨＩＨ−ＹＵＡＮ ＬＵ ｅｔ ａｌ．“Ａｎｏｍａ
ｌｏｕｓ Ｃ−ＶＣｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏ
ｆ Ｉｍｐｌａｎｔｅｄ ＰｏｌｙＭＯＳ Ｓｔｒｕｃ
ｔｕｒｅ ｉｎ ｎ+ ／ｐ+ Ｄｕａｌ−ｇａｔｅＣＭ
ＯＳ Ｔｅｃｈｎｏｌｏｇｙ”ＩＥＥＥ ＥＬＥＣＴＲ
ＯＮ ＤＥＶＩＣＥＬＥＴＴＥＲＳ，ＶＯＬ．１０，Ｎ
ｏ．５，ｐ１９２，ＭＡＹ，１９８９参照）。 【００１３】図５にＭＯＳ容量とゲート電圧との関係を
示す（ＣＨＩＨ−ＹＵＡＮ ＬＵｅｔ ａｌ．“Ａｎｏ
ｍａｌｏｕｓ Ｃ−Ｖ Ｃｈａｒａｃｔｅｒｉｓｔｉｃ
ｓｏｆ Ｉｍｐｌａｎｔｅｄ Ｐｏｌｙ ＭＯＳ Ｓｔ
ｒｕｃｔｕｒｅ ｉｎｎ+ ／ｐ+ Ｄｕａｌ−Ｇａｔｅ
ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ”，ＩＥＥＥ ＥＬ
ＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯ
Ｌ．１０，Ｎｏ．５，ｐ１９２，ＭＡＹ，１９８９より
引用）。 【００１４】図５は通常のソースドレインイオン注入で
用いる１×１０15ｃｍ-2程度のドーズ量でイオン注入を
行っているが、反転側の容量が低下している、即ちゲー
ト空乏化が起きている。 【００１５】また、ｎ型ＭＯＳのゲート空乏化はゲート
酸化膜厚が小さくなる程顕著になる。図６にＭＯＳキャ
パシタの反転容量とゲート多結晶シリコン／ゲート酸化
膜界面でのキャリア密度との関係を示す（Ｃ．Ｙ．Ｗｏ
ｎｇ ｅｔ ａｌ．“ＤＯＰＩＮＧ ＯＦ Ｎ+ ＡＮ
Ｄ Ｐ+ ＰＯＬＹＳＩＬＩＣＯＮ ＩＮＡ ＤＵＡＬ
−ＧＡＴＥ ＣＭＯＳ ＰＲＯＣＥＳＳ”，ＩＥＤＭ
８８，２３８，（１９８８）より引用）。ゲート酸化膜
厚が小さくなるにつれて、ゲート空乏化が顕著に現れて
いるのが確認される。 【００１６】さてこのゲート空乏化という現象が起こる
と、ゲート容量が低下するため、ｎ型ＭＯＳのオン電流
の低下、相互コンダクタンスの低下という深刻な影響を
及ぼしてしまう。 【００１７】以上、述べたように、図３に示した従来の
ｄｕａｌ−ｇａｔｅ型ＣＭＯＳの製造方法では、ｐ型Ｍ
ＯＳ側ではボロンの突き抜け、またｎ型ＭＯＳ側ではゲ
ートの空乏化という現象が生じてしまう。また、両者と
もにゲート酸化膜厚が小さくなるにつれ、その影響は大
きくなる。ＭＯＳ半導体装置では、素子の微細化が進む
につれ、ゲート酸化膜の薄膜化が必須となるため、ｐ型
ＭＯＳのボロンの突き抜け、ｎ型ＭＯＳのゲート空乏
化、共にその影響が顕著になってきた。 【００１８】さて、ｐ型ＭＯＳ側のボロンの突き抜けを
緩和する方法として、ゲート多結晶シリコン電極の膜厚
を厚くすることが挙げられる。しかし、ゲート多結晶シ
リコン電極の膜厚を厚くするとｎ型ＭＯＳ側のゲート空
乏化が顕著になってしまう。このゲート空乏化はゲート
多結晶シリコンへのドーピング、即ちソースドレインイ
オン注入のドーズ量を高くすれば解決できるが、ソース
ドレイン領域の浅接合化のためドーズ量は高くできな
い。 【００１９】これらの問題点が生じる最大の原因は、従
来のｄｕａｌ−ｇａｔｅ型ＣＭＯＳのｎ型ＭＯＳＦＥＴ
のゲート多結晶シリコンへのドーピングとソースドレイ
ン領域形成のイオン注入を同時に行ってきたことによ
る。即ち、ゲート多結晶シリコン電極を厚く形成してｐ
型ＭＯＳ側のボロンの突き抜けを緩和し、ｎ型ＭＯＳ側
は、ソースドレイン領域には注入されないように、ゲー
ト多結晶シリコン電極へのドーピングを高ドーズ、高エ
ネルギー、あるいはリン等の拡散しやすいドーパントを
イオン注入し、その後改めてソースドレインイオン注入
を低ドーズ、低エネルギーで行うことにより、ｐ型ＭＯ
Ｓ側のボロン突き抜けを抑制し、且つｎ型ＭＯＳ側はソ
ースドレイン領域の浅接合化を実現しつつゲート空乏化
を抑制することができると言える。これを実現する従来
例を図７（ａ）乃至図７（ｅ）に示す。 【００２０】図７（ａ）に示すように、ｐ型半導体基板
６０にフィールド酸化膜６１を形成し素子分離を行う。
その後、ｐ型ウェル領域６２およびｎ型ウェル領域６３
を形成する。その後ゲート酸化膜６４および多結晶シリ
コン６５を形成する。 【００２１】その後、図７（ｂ）に示すように、ｎ型Ｍ
ＯＳＦＥＴ形成予定領域上をレジスト６６でマスクした
後、ｐ+ ６７等のｎ型不純物をイオン注入し、ｎ型ＭＯ
ＳＦＥＴ側の多結晶シリコン膜６５をｎ+ 化する。 【００２２】その後、図７（ｃ）に示すように、多結晶
シリコン６５を異方性エッチングし、ｎ+ 型多結晶シリ
コンのゲート電極６８、およびノンドープの多結晶シリ
コンのゲート電極６９を形成する。その後、ゲート電極
６８，６９側面にサイドウォール７０を形成する。 【００２３】その後、図７（ｄ）に示すように、ｐ型Ｍ
ＯＳＦＥＴ形成予定領域上をレジスト７１でマスクした
後、Ａｓ+ ７２等のｎ型不純物をイオン注入してｎ+ 型
のソースドレイン領域７３を形成する。 【００２４】その後、図７（ｅ）に示すように、ｎ型Ｍ
ＯＳＦＥＴ側をレジスト７４でマスクした後、ＢＦ2 +
７５等のｐ型不純物をイオン注入して、ゲート電極６９
のｐ+ 化およびｐ+ 型ソースドレイン領域７６を形成す
る。その後は通常の工程に従い、層間の絶縁膜および配
線等を形成する。 【００２５】図７に示した従来例では、ｎ型ＭＯＳ側に
おいて、ゲート多結晶シリコンのｎ+ 化とソースドレイ
ン領域形成のイオン注入を別々に行っているため、ソー
スドレイン領域の浅接合化を実現しつつ、ゲート多結晶
シリコンに高濃度のドーピングを行いゲート空乏化を抑
制することが可能となる。 【００２６】 【発明が解決しようとする課題】以上のように、従来の
ｄｕａｌ−ｇａｔｅ型ＣＭＯＳ半導体装置の製造方法で
は、ｐ型ＭＯＳ側でのゲートのボロン突き抜け、および
ｎ型ＭＯＳ側のゲート空乏化という問題が生じる。特に
これらの現象は、ゲート酸化膜が薄くなるほど顕著にな
る。素子の微細化が進むにつれゲート酸化膜は薄くする
必要に迫られるため、ｐ型ＭＯＳ側のゲートのボロン突
き抜け、およびｎ型ＭＯＳ側のゲート空乏化は顕著に現
れるようになってきた。 【００２７】これらの現象を緩和するため、ｎ型ＭＯＳ
側はｎ+ 型多結晶シリコン、ｐ型ＭＯＳ側はノンドープ
多結晶シリコンとしてからゲート電極のエッチングを行
う方法が挙げられるが、図７に示した従来例では、図７
（ｂ）に示したように、ｎ型ＭＯＳ側のみにゲート多結
晶シリコン膜にリン等のｎ型不純物をドーピングする
際、フォトリソグラフィー工程が必要になるという欠点
が生じる。 【００２８】また、図７（ｃ）に示したように、異方性
エッチングによりゲート電極を形成する際、ｎ型ＭＯＳ
側はｎ+ 型の多結晶シリコン、ｐ型ＭＯＳ側はノンドー
プの多結晶シリコンであるため、両者のエッチングレー
トが異なり、ゲート多結晶シリコンのエッチングの制御
が困難になるという欠点が生じてしまう。 【００２９】従って、フォトリソグラフィー回数の増
大、またゲート電極のエッチングの制御が困難になると
いう問題点が生じていた。 【００３０】それ故に本発明の課題は、ｄｕａｌ−ｇａ
ｔｅ型ＣＭＯＳ半導体装置において、フォトリソグラフ
ィーの回数を増やさずに、またｎ型ＭＯＳ側とｐ型ＭＯ
Ｓ側とのゲート電極のエッチングを容易にしつつ、ｎ型
ＭＯＳ側のゲート多結晶シリコンへのイオン注入とソー
スドレイン領域形成のイオン注入を別々に行い、ソース
ドレイン領域の接合化を実現しつつ、ゲート空乏化を抑
制する半導体装置の製造方法を提供することにある。 【００３１】 【課題を解決するための手段】前記目的を達成するた
め、本発明に係わる半導体装置の製造方法は、半導体基
板に素子分離領域材料によって素子分離領域を形成する
工程と、前記半導体基板に第１導電型のウェル領域を形
成する工程と、前記半導体基板に第２導電型のウェル領
域を形成する工程と、前記半導体基板上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上にゲート電極材
料を形成する工程と、前記ゲート電極材料を異方性エッ
チングすることにより前記第１導電型のウェル領域上に
第１のゲート電極を形成すると同時に前記第２導電型の
ウェル領域に第２のゲート電極を形成する工程と、前記
半導体基板に第１の膜を形成する工程と、前記第１の膜
を化学的・機械的研磨により平坦化し前記第１のゲート
電極および前記第２のゲート電極表面を露出させる工程
と、前記第２導電型のウェル領域上をレジストでマスク
する工程と、第２導電型の不純物をイオン注入して第１
のゲート電極を第２導電型化する工程と、前記第１導電
型のウェル領域上の第１の膜を除去する工程と、第２導
電型の不純物をイオン注入して第２導電型のソースドレ
イン領域を形成する工程と、前記第２導電型のウェル領
域上のレジストを除去する工程と、第１の膜を除去する
工程と、前記第１導電型のウェル領域上をレジストでマ
スクする工程と、第１導電型の不純物をイオン注入して
前記第２のゲート電極を第１導電型化すると同時に第１
導電型のソースドレイン領域を形成する工程を具備す
る。 【００３２】以上のように、本発明によれば、特にｎ型
ＭＯＳにおいて、ゲート電極へのドーピングとソースド
レイン領域形成を別々のイオン注入条件を用いて行うこ
とが可能となるため、ｐ型ＭＯＳ側のボロン突き抜け抑
制のためゲート電極を厚くしても、ｎ型ＭＯＳ側のゲー
ト空乏化を抑制することが可能となる。また、ゲート電
極形成のエッチングの際、ｎ型ＭＯＳ側およびｐ型ＭＯ
Ｓ側でゲート電極材料が同じであるため、ゲート電極の
エッチングを容易に行うことができる。 【００３３】 【発明の実施の形態】以下、本発明を図により説明す
る。図１は本発明をｎ型ＭＯＳＦＥＴに適用した実施の
形態例を示すものである。 【００３４】まず、図１（ａ）に示すように、周知の技
術により半導体基板であるｐ（１００）Ｓｉ基板１に素
子分離領域としてフィールド酸化膜２を形成して素子分
離を行う。その後、ｐ型ウェル領域（第１導電型ウェル
領域）３の形成を行う。尚、ｐ型ウェル領域３は、Ｂ+
をイオン注入エネルギー３００ｋｅＶ、ドーズ量２×１
０13ｃｍ-2でイオン注入した後、Ｂ+ をイオン注入エネ
ルギー３０ｋｅＶ、ドーズ量６×１０12ｃｍ-2でイオン
注入して形成する。その後、６ｎｍ程度のゲート酸化膜
４を熱酸化法により形成した後、ＣＶＤ法により２５０
ｎｍ程度の多結晶シリコン５を堆積する。その後、フォ
トリソグラフィー工程およびエッチング工程によりゲー
ト電極６を形成する。ゲート電極６は、ゲート電極材料
を異方性エッチングすることによって得られる。その
後、ゲート電極６側面に、ＳｉＯ2から成る幅６５ｎｍ
程度のサイドウォール７を形成する。 【００３５】その後、図１（ｂ）に示すように、ｐ（１
００）Ｓｉ基板１の全面に、ＣＶＤ法により、第１の膜
として４００ｎｍ程度のシリコン窒化膜８を形成する。 【００３６】その後、図１（ｃ）に示すように、化学的
・機械的研磨によりゲート電極６の多結晶シリコン５表
面が露出するまで平坦化を行う。 【００３７】その後、図１（ｄ）に示すように、第２導
電型不純物であるＰ+ ９をイオン注入エネルギー３０ｋ
ｅＶ、ドーズ量７×１０15ｃｍ-2でイオン注入し、ゲー
ト多結晶シリコン５へのドーピングを行いゲート電極６
を第２導電化する。この際、ソースドレイン形成予定領
域上には２５０ｎｍ程度のシリコン窒化膜８が存在する
ため、ソースドレイン形成予定領域にはＰ+ ９はイオン
注入されない。 【００３８】その後、図１（ｅ）に示すように、ソース
ドレイン形成予定領域上のシリコン窒化膜８をエッチン
グ除去した後、第２導電型不純物であるＡｓ+ １０をイ
オン注入エネルギー３０ｋｅＶ、ドーズ量３×１０15ｃ
ｍ-2でイオン注入し、ｎ+ 型ソースドレイン領域１１を
形成する。 【００３９】その後、１０００℃１０秒程度の熱処理を
行い、ソースドレイン領域の活性化を行った後、従来技
術を用いて、層間の絶縁膜、配線等を形成する。 【００４０】以上の工程により、ｎ型ＭＯＳＦＥＴ半導
体装置が完成される。 【００４１】図２は本発明をＣＭＯＳＦＥＴに適用した
別の実施の形態例を示している。 【００４２】まず、図２（ａ）に示すように、周知の技
術により半導体基板であるｐ（１００）Ｓｉ基板２０に
素子分離領域であるフィールド酸化膜２１を形成して素
子分離を行う。その後、ｎ型ウェル領域（第１導電型ウ
ェル領域）２２およびｐ型ウェル領域（第２導電型ウェ
ル領域）２３の形成を行う。尚、ｎ型ウェル領域２２は
Ｐ+ をイオン注入エネルギー７００ｋｅＶ、ドーズ量
１．５×１０13ｃｍ-2でイオン注入した後、Ａｓ+ をイ
オン注入エネルギー１００ｋｅＶ、ドーズ量５×１０12
ｃｍ-2でイオン注入して形成する。またｐ型ウェル領域
２３はＢ+ をイオン注入エネルギー３００ｋｅＶ、ドー
ズ量２×１０13ｃｍ-2でイオン注入した後、Ｂ+ をイオ
ン注入エネルギー３０ｋｅＶ、ドーズ量６×１０12ｃｍ
-2でイオン注入して形成する。その後、６ｎｍ程度のゲ
ート酸化膜２４を熱酸化法により形成した後、ＣＶＤ法
によりノンドープの多結晶シリコン２５を２５０ｎｍ程
度堆積する。その後、フォトリソグラフィー工程および
エッチング工程によりゲート電極２６を形成する。ゲー
ト電極２６は、ゲート電極材料を異方性エッチングする
ことによって得られる。その後、ゲート電極側面にＳｉ
Ｏ2 から成る幅６５ｎｍ程度のサイドウォール２７を形
成する。 【００４３】その後、図２（ｂ）に示すように、ｐ（１
００）Ｓｉ基板全面に第１の膜としてシリコン窒化膜２
８をＣＶＤ法により４００ｎｍ程度堆積する。その後、
図２（ｃ）に示すように、化学的・機械的研磨によりゲ
ート電極２６の多結晶シリコン２５表面が露出するまで
平坦化を行う。 【００４４】その後、図２（ｄ）に示すように、ｐ型Ｍ
ＯＳＦＥＴ形成予定領域上をレジスト２９でマスクした
後、第２導電型不純物であるＰ+ ３０をイオン注入エネ
ルギー３０ｋｅＶ、ドーズ量７×１０15ｃｍ-2でイオン
注入し、ゲート多結晶シリコン２５へのドーピングを行
う。この際、ソースドレイン形成予定領域上には２５０
ｎｍ程度のシリコン窒化膜２８が存在するため、ソース
ドレイン形成予定領域にはｐ+ ３０はイオン注入されな
い。 【００４５】その後、図２（ｅ）に示すように、ｎ型Ｍ
ＯＳＦＥＴ形成予定領域上のシリコン窒化膜２８をエッ
チング除去した後、第２導電型不純物であるＡｓ+ ３１
をイオン注入エネルギー３０ｋｅＶ、ドーズ量３×１０
15ｃｍ-2でイオン注入し、ｎ+ 型ソースドレイン領域３
２を形成する。 【００４６】その後、ｐ型ＭＯＳＦＥＴ形成予定領域上
のレジスト２９を除去した後、図２（ｆ）に示すよう
に、ｐ型ＭＯＳＦＥＴ形成予定領域上に残ったシリコン
窒化膜２８をエッチング除去し、その後ｎ型ＭＯＳＦＥ
Ｔ領域上をレジスト３３でマスクした後、第１導電型不
純物であるＢＦ2 + ３４をイオン注入エネルギー３０ｋ
ｅＶ、ドーズ量３×１０15ｃｍ-2でイオン注入し、ｐ型
ＭＯＳＦＥＴのゲート多結晶シリコン２５のｐ+ 化およ
びｐ+ 型のソースドレイン領域３５の形成を行う。 【００４７】その後、１０００℃１０秒程度の熱処理を
行い、ソースドレイン領域の活性化を行った後、従来技
術を用いて、層間の絶縁膜、配線等を形成する。 【００４８】以上の工程により、ＣＭＯＳＦＥＴ半導体
装置が完成される。 【００４９】 【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、ゲート電極エッチング後にソース
ドレイン形成予定領域上にイオン注入のマスクとなる膜
を形成しているため、ＣＭＯＳＦＥＴを形成する際のフ
ォトリソグラフィーの回数を増やすことなく、ｎ型ＭＯ
ＳＦＥＴ側のゲートのｎ+ 化とソースドレイン領域形成
のためのイオン注入を別々に行うことができる。 【００５０】従って、ｐ型ＭＯＳＦＥＴ側のボロン突き
抜け緩和のためゲート電極を厚くした場合でも、ソース
ドレイン領域を浅く形成し且つゲートの空乏化を抑制す
ることが可能となる。 【００５１】また、フォトリソグラフィーを増やして、
ｎ型ＭＯＳＦＥＴ側のゲート電極のみｎ+ 化しその後ゲ
ート電極をエッチングした従来例で問題となったｎ型Ｍ
ＯＳ側とｐ型ＭＯＳ側とのエッチングレートが違いによ
るエッチングの制御の困難さを解消することが可能とな
る。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は本発明の半導体装置の製造方
法の一実施の形態を製造工程順に示す断面図である。 【図２】（ａ）〜（ｆ）は本発明の半導体装置の製造方
法の他の実施の形態を製造工程順に示す断面図である。 【図３】（ａ）〜（ｃ）は従来の半導体装置の製造方法
の例を製造工程順に示す断面図である。 【図４】従来例の半導体装置の特性を示すグラフであ
る。 【図５】従来例の半導体装置の特性を示すグラフであ
る。 【図６】従来例の半導体装置の特性を示すグラフであ
る。 【図７】（ａ）〜（ｅ）は従来の半導体装置の製造方法
の別な例を製造工程順に示す断面図である。 【符号の説明】 １，２０ ｐ（１００）Ｓｉ基板 ２，２１，６１ フィールド酸化膜 ３，２３，４２，６２ ｐ型ウェル領域 ４，２４，６４ ゲート酸化膜 ５，２５，４５ 多結晶シリコン ６，２６，４６，６９ ゲート電極 ７，２７，４７，７０ サイドウォール ８，２８ シリコン窒化膜 ９，３０，６７ ｐ+ １０，３１，４９，７２ Ａｓ+ １１，３２，５０，６８，７３ ｎ+ 型ソースドレイ
ン領域 ２２，４３，６３ ｎ型ウェル領域 ２９，６６，７１ ｐ型ＭＯＳＦＥＴ形成予定領域上
のレジスト ３３，５１，７４ ｎ型ＭＯＳＦＥＴ領域上のレジス
ト ３４，５２，７５ ＢＦ2 + ３５，５３，７６ ｐ+ 型ソースドレイン領域 ４０，６０ ｐ型半導体基板 ４４ ゲート酸化膜
法の一実施の形態を製造工程順に示す断面図である。 【図２】（ａ）〜（ｆ）は本発明の半導体装置の製造方
法の他の実施の形態を製造工程順に示す断面図である。 【図３】（ａ）〜（ｃ）は従来の半導体装置の製造方法
の例を製造工程順に示す断面図である。 【図４】従来例の半導体装置の特性を示すグラフであ
る。 【図５】従来例の半導体装置の特性を示すグラフであ
る。 【図６】従来例の半導体装置の特性を示すグラフであ
る。 【図７】（ａ）〜（ｅ）は従来の半導体装置の製造方法
の別な例を製造工程順に示す断面図である。 【符号の説明】 １，２０ ｐ（１００）Ｓｉ基板 ２，２１，６１ フィールド酸化膜 ３，２３，４２，６２ ｐ型ウェル領域 ４，２４，６４ ゲート酸化膜 ５，２５，４５ 多結晶シリコン ６，２６，４６，６９ ゲート電極 ７，２７，４７，７０ サイドウォール ８，２８ シリコン窒化膜 ９，３０，６７ ｐ+ １０，３１，４９，７２ Ａｓ+ １１，３２，５０，６８，７３ ｎ+ 型ソースドレイ
ン領域 ２２，４３，６３ ｎ型ウェル領域 ２９，６６，７１ ｐ型ＭＯＳＦＥＴ形成予定領域上
のレジスト ３３，５１，７４ ｎ型ＭＯＳＦＥＴ領域上のレジス
ト ３４，５２，７５ ＢＦ2 + ３５，５３，７６ ｐ+ 型ソースドレイン領域 ４０，６０ ｐ型半導体基板 ４４ ゲート酸化膜
フロントページの続き
(58)調査した分野(Int.Cl.6，ＤＢ名)
H01L 21/265
H01L 27/092
H01L 29/78
H01L 21/8238
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 半導体基板に素子分離領域材料によって
素子分離領域を形成する工程と、前記半導体基板に第１
導電型のウェル領域を形成する工程と、前記半導体基板
に第２導電型のウェル領域を形成する工程と、前記半導
体基板上にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜上にゲート電極材料を形成する工程と、前記ゲー
ト電極材料を異方性エッチングすることにより前記第１
導電型のウェル領域上に第１のゲート電極を形成すると
同時に前記第２導電型のウェル領域に第２のゲート電極
を形成する工程と、前記半導体基板に第１の膜を形成す
る工程と、前記第１の膜を化学的・機械的研磨により平
坦化し前記第１のゲート電極および前記第２のゲート電
極表面を露出させる工程と、前記第２導電型のウェル領
域上をレジストでマスクする工程と、第２導電型の不純
物をイオン注入して第１のゲート電極を第２導電型化す
る工程と、前記第１導電型のウェル領域上の第１の膜を
除去する工程と、第２導電型の不純物をイオン注入して
第２導電型のソースドレイン領域を形成する工程と、前
記第２導電型のウェル領域上のレジストを除去する工程
と、第１の膜を除去する工程と、前記第１導電型のウェ
ル領域上をレジストでマスクする工程と、第１導電型の
不純物をイオン注入して前記第２のゲート電極を第１導
電型化すると同時に第１導電型のソースドレイン領域を
形成する工程を具備することを特徴とする半導体装置の
製造方法。 【請求項２】 前記第１の膜は、前記素子分離領域材料
および前記ゲート絶縁膜材料とは異なる材料であること
を特徴とする請求項１記載の半導体装置の製造方法。 【請求項３】 前記第１の膜は、前記素子分離領域材料
に対する前記エッチングの選択比が高いことを特徴とす
る請求項１記載の半導体装置の製造方法。 【請求項４】 前記第１の膜は、前記ゲート電極材料に
対する前記エッチングの選択比が高いことを特徴とする
請求項１記載の半導体装置の製造方法。 【請求項５】 半導体基板に素子分離領域材料によって
素子分離領域を形成する工程と、前記半導体基板に第１
導電型のウェル領域を形成する工程と、前記半導体基板
に第２導電型のウェル領域を形成する工程と、前記半導
体基板上にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜上にゲート電極材料を形成する 工程と、前記ゲー
ト電極材料を異方性エッチングすることにより前記第１
導電型のウェル領域上に第１のゲート電極を形成すると
同時に前記第２導電型のウェル領域に第２のゲート電極
を形成する工程と、前記第１のゲート電極および前記第
２のゲート電極側面にサイドウォール材料によってサイ
ドウォールを形成する工程と、前記半導体基板に第１の
膜を形成する工程と、前記第１の膜を化学的・機械的研
磨により平坦化し前記第１のゲート電極および前記第２
のゲート電極表面を露出させる工程と、前記第２導電型
のウェル領域上をレジストでマスクする工程と、第２導
電型の不純物をイオン注入して第１のゲート電極を第２
導電型化する工程と、前記第１導電型のウェル領域上の
第１の膜を除去する工程と、第２導電型の不純物をイオ
ン注入して第２導電型のソースドレイン領域を形成する
工程と、前記第２導電型のウェル領域上のレジストを除
去する工程と、第１の膜を除去する工程と、前記第１導
電型のウェル領域上をレジストでマスクする工程と、第
１導電型の不純物をイオン注入して前記第２のゲート電
極を第１導電型化すると同時に第１導電型のソースドレ
イン領域を形成する工程を具備することを特徴とする半
導体装置の製造方法。 【請求項６】 前記第１の膜は、前記素子分離領域材料
および前記サイドウォール材料とは異なる材料であるこ
とを特徴とする請求項５記載の半導体装置の製造方法。 【請求項 ７】 前記第１の膜は、前記素子分離領域材料
に対する前記エッチングの選択比が高いことを特徴とす
る請求項５記載の半導体装置の製造方法。 【請求項８】 前記第１の膜は、前記サイドウォール材
料に対する前記エッチングの選択比が高いことを特徴と
する請求項５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8088266A JP2910836B2 (ja) | 1996-04-10 | 1996-04-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8088266A JP2910836B2 (ja) | 1996-04-10 | 1996-04-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09283637A JPH09283637A (ja) | 1997-10-31 |
| JP2910836B2 true JP2910836B2 (ja) | 1999-06-23 |
Family
ID=13938097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8088266A Expired - Fee Related JP2910836B2 (ja) | 1996-04-10 | 1996-04-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910836B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006120718A (ja) * | 2004-10-19 | 2006-05-11 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP4199782B2 (ja) | 2006-06-20 | 2008-12-17 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP5101667B2 (ja) * | 2010-07-21 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-04-10 JP JP8088266A patent/JP2910836B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09283637A (ja) | 1997-10-31 |
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