JP2544438B2

JP2544438B2 - 半導体装置およびその製造方法

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Publication number: JP2544438B2
Application number: JP63091562A
Authority: JP
Inventors: 龍一井沢; 得男久礼; 晋平飯島; 英次武田; 康雄井倉; 明美濱田; 篤平岩
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-04-24
Filing date: 1988-04-15
Publication date: 1996-10-16
Anticipated expiration: 2011-10-16
Also published as: JPH01157570A

Description

【発明の詳細な説明】［産業上の利用分野］本発明はMOSトランジスタで構成される半導体装置
や、ULSIに係り、特に高耐圧・高速・高集積な集積回路
装置に関する。

［従来の技術］これまでLSIは例えば、DRAMを例にとると、３年に４
倍の割合で高集積化が進んできた。LSIを構成するMOSト
ランジスタのゲート寸法も順次微細化し、今では0.5μ
ｍレベルになっている。微細化に伴いトランジスタの耐
圧低下が問題となり、これを改善する目的でデバイス構
造はSD（Sirgle Drain）,DDD（Double Diffused Drai
n）,LDD（Lightly Dopec Drain）と変わってきた。この
ような技術は、例えば、特開昭53−78181号公報に記載
されている。これに伴い従来の集積回路装置では全面的
にトランジスタ構造を置き換えてきた。

また、従来技術における電界効果トランジスタとし
て、逆Ｔ字形のゲート電極構造を有するトランジスタが
ある。このトランジスタは、アイ・イー・ディー・エム
86 第742頁「アノヴェルサブミクロン LDD ト
ランジスタウィズインヴァース−Ｔゲートストラ
クチャー」（IEDM86,p742“A Novel submicron LDD Trr
ansistor with Inverse−T Gate Srtucture"）において
論じられている。

この従来技術では、逆Ｔ字形のゲート電極の一部を成
し、該ゲート電極の下部側面に張り出した部分（以下、
張り出しゲート電極と称す。）の膜厚が薄く形成されて
いる。その理由は、この薄い張り出しゲート電極を通し
て、ソース・ドレイン領域形成作用のイオン打ち込みを
行なうためである。

このように、逆Ｔ字型にゲート側壁に張り出した部分
は、本文献によると反応性イオンエッチング法等のゲー
ト電極エッチング工程で、ゲートパターン以外の領域を
完全にエッチングしないで残すことにより製造してい
る。

なお、逆Ｔ字型ゲート電極を有するMOSトランジスタ
は、特開昭61−201473号公報や特開昭63−16672号公報
にも開示されている。

［発明が解決しようとする課題］本発明者らは、上記従来技術を検討し、下記の課題を
発見した。

上記従来技術は逆Ｔ字型に張り出すゲート電極部分の
膜厚制御が極めて困難である。すなわち、エッチング方
法だけの制御によると温度，時間，もとの膜厚のバラツ
キ等によりゲート側壁に張り出す部分の残存膜厚の制御
が困難である。該構造トランジスタの低濃度ソース・ド
レインは逆Ｔ字型に張り出した薄いゲート電極膜を通し
てイオン打ち込みすることにより形成する。そのため張
り出しゲート電極膜の膜厚が制御できないと、低濃度ソ
ース・ドレインの不純物濃度分布が制御できないという
問題が生じる。

更に、上記文献における従来技術では、張り出したゲ
ート電極部分が薄いことによる該張り出したゲート電極
部分の電気抵抗が増大し、ゲート線信号が遅延する問題
がある。

本発明の目的は、上記問題点を解決することにある。
すなわち、本発明の目的は、逆Ｔ字型に張り出すゲート
電極の膜厚を制御性良く形成する素子構造とその製造方
法を提供することにある。

本発明の他の目的は、ゲート電極に電気抵抗の大きい
部分が存在せず、ゲート線信号の遅延の原因を持たない
半導体装置およびその製造方法を提供することにある。

本発明の他の目的は、高耐圧，高速，高集積な半導体
装置およびその製造方法を提供することにある。本発明
の他の目的は、ゲートとドレインのオーバラップ量を制
御することが容易な素子構造及びその製法を提供するこ
とにある。

本発明の更に他の目的は、各種の半導体装置を使いわ
けて、全体として、高耐圧，高速，高集積のULSIを提供
することにある。

［課題を解決するための手段］本発明は、下の層のゲート電極の膜厚を制御性よく形
成することのできる半導体装置とその製造方法に関す
る。本発明では、下の層のゲート電極と、上の層のゲー
ト電極の間に、エッチングレイトの異なる膜を設ける
か、又は、下の層のゲート電極と、上の層のゲート電極
のエッチングレイトを異ならしめることを特徴とする。

すなわち、本発明では、ゲート電極膜をエッチング速
度の小さな膜の上にエッチング速度の大きな膜を重ね合
わせて複合膜として形成することにより達成される。複
合膜は３層にしてもよく、その際には逆Ｔ字型に張り出
す残存膜とその上部のエッチング除去膜との間に導く、
エッチング速度の小さな膜を設ける必要がある。

又、本発明は、逆Ｔ字型にはり出したゲート部分を抵
抗を低くする構造を提供する。すなわち、本発明の半導
体装置は、張り出しゲート電極の膜厚が最終構造として
は、薄くなく、主部のゲート電極の厚さと同程度である
ことを特徴とする。また、その製造方法においては、ソ
ース・ドレイン領域を形成するためのイオン打ち込みを
行うときには、張り出しゲート電極が存在しないか、あ
るいは該張り出しゲート電極の膜が薄く、一方、上記イ
オン打込み後においては、膜厚の厚い張り出しゲート電
極を形成することを特徴とする。

すなわち、本発明の半導体装置は、半導体基板上に形
成された第１のゲート電極と、上記第１のゲート電極の
少なくとも一方の側壁部に設けられ、上記第１のゲート
電極と同程度の厚さの第２のゲート電極と、上記第１の
ゲート電極の両側の上記半導体基板の表面領域に形成さ
れたソース・ドレイン領域とを具備する。

また、本発明の半導体装置の製造方法は、半導体基板
上に第１の導電性膜を被着する第１の工程と、該第１の
導電性膜上の一部にパターン化されたマスク層を形成す
る第２の工程と、上記マスク層をマスクとして上記第１
の導電性膜を等方性または異方性エッチングにより加工
する第３の工程と、上記マスク層をマスクとして上記半
導体基板表面領域に不純物をドーピングし、ソース・ド
レイン領域を形成する第４の工程と、上記半導体基板上
に第２の導電性膜を被着する第５の工程と、上記第２の
導電性膜をエッチングにより加工し、上記第１の導電性
膜の少なくとも一方の側壁部に導電性膜を厚く残す第６
の工程とを含む。

［作用］エッチング速度の小さな膜にエッチング速度の大きな
膜を重ね合わせると、これらの膜の境界面でエッチング
が止まったようなエッチング特性が得られる。したがっ
て、逆Ｔ字型に張り出す膜をエッチング速度の小さな膜
で形成するか、あるいは逆Ｔ字型に張り出す膜の上部に
薄くエッチング速度の小さな膜を重ね合わせると膜厚の
制御性良く、逆Ｔ字型に張り出す膜を形成することがで
きる。

また、本発明の半導体装置では、第１のゲート電極の
側壁に形成する第２のゲート電極（張り出しゲート電
極）の膜厚は厚く、従来のように膜厚の薄い部分は存在
しないので、ゲート電極の電気抵抗の低い半導体装置を
提供できる。

また、本発明の製造方法では、ソース・ドレイン領域
を形成するためのイオン打ち込み時には、張り出し電極
は、存在しないか、あるいは薄く形成されており、イオ
ン打ち込み工程後に張り出しゲート電極を厚く付加する
ので、張り出しゲート電極がイオン打ち込みの障害にな
ることはなく、かつ、ゲート電極の電気抵抗を下げるこ
とができる。

［実施例］実施例１以下、本発明の第１の実施例を図を用いて説明する。

第１図（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は本
発明の半導体装置のゲート電極部分の断面構造及びその
製造方法を工程順に示す。

p^-型シリコン基板１に、素子形成領域（活性領域）を
規定する素子分離絶縁膜をLOCOS（Local oxidation of
silicon）methodにより形成する。実際には、1000℃
で、100分間熱酸化を行ない、5500Åの厚さのシリコン
酸化膜を形成した（図示せず）。

次に、素子形成領域のSi基板１表面に薄くゲート絶縁
膜２を形成した後、多結晶シリコン膜３をCVD（Chemica
l Vapor Deposition）法によりたい積する。

ゲート絶縁膜２は、シリコン酸化膜を用い、950℃,40
分間の熱酸化法により、150Åのゲート絶縁膜２を形成
した。

多結晶シリコン膜３は、SiH₄とHeのガスを流して620
℃で６分間堆積させ、厚さ、500Åの多結晶シリコン膜
３とした。

多結晶シリコン膜の膜圧の制御は、たい積時間を変化
させることが、実際の工程上やりやすい。多結晶シリコ
ン膜３をたい積したら、一度大気中に開放し多結晶シリ
コン膜３の表面に自然酸化膜４を形成する。自然酸化膜
厚は５〜10Åが適している。自然酸化膜４は、特殊な工
程を行う必要がなく、大気中（酸素を含む雰囲気中であ
ればよい。）に開放することにより形成される。自然酸
化膜４を５〜10Åの厚さだけ、多結晶シリコン３の上面
に形成するのに要する時間は、約１分〜10分である。こ
れは、室温（約20℃）での例である。

自然酸化膜４を形成したら多結晶シリコン膜５を再び
CVD法によりたい積させる。この後多結晶シリコン膜5,3
にリン（Ｐ）をドーピングする。多結晶シリコン膜５
は、SiH₄と、Heのガスを流して、620℃で19分間堆積さ
せ1500Åの厚さに形成した。

リンのドーピングは、リン拡散法を用い、下記の条件
で行なった。

温度は875℃、時間は30min、ガス雰囲気として、PH₃
を用いる。

後述するように、多結晶シリコン５へリン（Ｐ）をド
ーピングすると、多結晶シリコン３へも、自然酸化膜４
を通過してリン（Ｐ）がドーピングされ、多結晶シリコ
ンの抵抗値も充分低くなる。

次にシリコン酸化膜６をCVD法により堆積する。シリ
コン酸化膜６はN₂OとSiH₄のガスを流して、800℃で150
分間堆積することにより3000Åの厚さに形成した。

次にシリコン酸化膜（以下、SiO₂膜）６をホトリソグ
ラフィ技術を用いて、ゲート電極と同じ形にパターンニ
ングする。

第１図（ａ）はホトレジスト膜（図示せず）をマスク
にしてSiO₂膜６を異方性エッチング技術を用いて加工し
た後の断面構造である。

異方性エッチングは、RIE法を用い下記の条件で行な
った。

CHF₃をエッチングガスとして、圧力は0.2Torr,パワー
0.5W/cm²である。

次に、SiO₂膜６をマスクにして多結晶シリコン膜をマ
イクロ波プラズマエッチング技術により加工する。マイ
クロ波プラズマエッチング技術によると多結晶シリコン
膜５に対して自然酸化膜４のエッチング速度を小さくす
る（選択比を大きくする）ことができるという特徴が有
る。従って、多結晶シリコン膜５のエッチングを自然酸
化膜４で止めることができる。

ここでは、下記の方法、条件で行なった。

エッチングガスとしてSF₆を用い、ガス圧力10mTorr、
マイクロ波パワー150Wとした。この条件で多結晶シリコ
ンのエッチング速度は約0.5μm/minであり、SiO₂との選
択比は100倍以上になる。なお、室温では等方性エッチ
ングであるが、ウェーハーを−100℃〜−135℃で冷却す
ると、同等の選択比で異方的にエッチングすることがで
きる。この後、第１図（ｂ）に示すように、SiO₂膜６を
マスクにして低濃度ソース・ドレイン７をイオン打ち込
みにより形成する。イオン打ち込みは自然酸化膜４及び
多結晶シリコン膜３を通して行なわれる。

イオン打込みはＰイオンを用い80keVで、１×10¹³個/
cm²の濃度で打ち込み、低濃度ソース・ドレイン領域の
濃度が７×10¹⁷個/cm²程度になるように行なった。

この後、CVD法により、基板全表面にSiO₂膜８を堆積
した。これは、800℃,125分間,N₂OとSiH₄のガスを流し
て、2500Åの厚さに形成した。

CVD法によれば、SiO₂膜６のオーバーハングしている
下の部分にも、すき間なく、SiO₂膜を形成することがで
きた。

この状態を第１図（ｃ）に示す。

続いて異方性エッチングによりSiO₂膜８の全面のエッ
チバックさせてゲートの側壁にのみゲート側壁絶縁膜８
を形成する。この段階の断面構造図が第１図（ｄ）であ
る。

異方性エッチングによると、横方向にエッチングされ
にくいので、上面から一定の距離（depointした厚さ
分）をエッチングすると、断差部分の側壁部に、SiO₂膜
８を残すことができるのである。

ここでは、RIE法を用い、SiO₂膜６の加工と同じ条件
で、異方性エッチングした。

第１図（ｅ）に示すようにSiO₂膜６及びゲート絶縁膜
８をマスクにして自然酸化膜４及び多結晶シリコン膜３
を異方性エッチング技術により除去する。

ここでは、RIE法を用い、下記の条件で行なった。

CCl₄をエッチングガスとして、圧力は50mTorrパワー
は0.3W/cm²である。

低濃度ソース・ドレインと同じ導電型の不純物を高濃
度にイオン打ち込みすることにより高濃度ソース・ドレ
イン９を形成する。

高濃度ソース・ドレイン９は、SiO₂膜８をマスクとし
て、イオン打ち込みされるので、自己整合的に設けられ
ることになる。高濃度ソース・ドレイン９のイオン打込
みは、Asイオンを用い、80eVで５×10¹⁵個/cm²の濃度で
行ない、最終的には、２×10²⁰個/cm²の濃度になるよう
に設けた。

以上の実施例で説明した詳細な製造工程は、後述の実
施例に適用できる。後述の実施例では、第１の実施例ほ
ど詳細に説明しない部分もあるが、当業者は、第１の実
施例を参考にすることによって、容易に理解するであろ
う。

本実施例によるとエッチング後の多結晶シリコン膜３
の膜厚を精度よく制御でき、かつ該膜を低濃度ソース・
ドレイン７とオーバラップさせるようにゲートの側壁に
張り出させることができる。

この結果ゲート／ドレイン（ソース）のオーバラップ
効果によりドレイン近傍でのチャネル電界を緩和し、か
つ通常のLDDで問題となるゲート側壁スペーサ絶縁膜へ
のホットキャリアの注入を抑えることができる。本実施
例によれば高耐圧な素子が制御性良く、かつ簡単なプロ
セスで実現できる。

なお、自然酸化膜４は５〜10Åと極めて薄いため、多
結晶シリコン膜５にドーピングしたリン等の不純物は多
結晶シリコン膜３へも拡散し、また電気的にも導通がと
れる。このことを第２図により説明する。第２図は、自
然酸化膜の増大に伴う該膜の電気抵抗の増大を曲線で示
す。膜厚が20Å位までは電気抵抗は殆ど無視できる。従
って、本発明における実施例では膜厚が５〜10Åと薄い
ため自然酸化膜をはさむ両側の薄電性膜は等電位とな
る。

実施例２第３図は第２の実施例である。ゲート電極膜20を等方
性エッチングする代りに異方性エッチングした場合であ
る。このときにもゲート電極膜20と自然酸化膜４とのエ
ッチング速度比（選択比）を大きくするようなエッチン
グ条件にする必要がある。

ここでは、低温エッチング法を用い、Ｗゲート電極を
SF₆のエッチャントでウェーハ温度約−50℃でエッチン
グすることにより形成した。

本実施例によれば等方性エッチングによる上層ゲート
電極20のパターン寸法の細りを抑えることができる。

実施例３第４図は、本発明の第３の実施例を示す。

第３の実施例はタングステンシリサイド等のシリサイ
ド、あるいはタングステン等の金属または、リン等の導
電性不純物濃度が多結晶シリコン膜３に比べ高濃度とな
る様にした多結晶シリコン膜で膜21を形成した場合の実
施例である。本実施例では膜21と多結晶シリコン膜３と
でエッチング特性が異なるため、膜21と多結晶シリコン
膜３との界面で精度よくエッチングを止めることができ
る。とくに、膜21を高濃度にリンをドーピングした多結
晶シリコン膜で、膜３をドーピングしない多結晶シリコ
ン膜で構成した場合、エッチャントとしてCCl₄を用いた
RIE法をエッチング速度はドーピングしない膜で遅くな
る。従って自然酸化膜４を意図的に設ける必要がない。

なお、エッチングによるパターン形成後に熱処理によ
り不純物を上と下の層のゲート電極に一様に拡散させる
とゲート電極の低抵抗化は図れる。

実施例４第５図は膜３と比べ異方性エッチング速度が異なる導
電性膜22を用いた第４の実施例である。例えばTiNが用
いられる。本実施例によっても多結晶シリコン膜３との
界面で精度よくエッチングを止めることができる。しか
も膜22のエッチングによる細りを抑制でき、かつ意図的
にエッチングストップ用の膜４を設ける必要がないとい
う効果が有る。

実施例５第６図は第５の実施例で第１図（ｅ）の多結晶シリコ
ン膜３に酸化膜23を設けた例である。第１図（ｄ）の構
造を形成した後、SiO₂膜６及びゲート側壁絶縁膜８をマ
スクにして膜3,4をエッチングし、続いて酸化すること
により膜３の側壁に酸化膜23を形成する。この後低濃度
ソース・ドレイン７と同じ導電型の不純物を高濃度にド
ーピングすることにより高濃度ソース・ドレイン９を形
成する。

なお、酸化膜23の形成には低温のウェット酸化が適す
る。多結晶シリコン膜３には高濃度のリン等の不純物が
ドーピングされており、低温ウェット酸化によれば基板
１より多結晶シリコン膜３の酸化成長度を大きくするこ
とができる。

本実施例によればゲート電極となる膜５および膜３が
絶縁膜6,8,23で覆われており、このためソース・ドレイ
ンのコンタクトを自己整合的に形成することができる。

これを、第６図（ｂ）に示す構造で説明する。第６図
（ａ）を、絶縁分離膜（LOCOS膜）61まで視野に入るよ
うにひろげ、多結晶シリコンの下ジキ膜68、層間絶縁膜
62、金属配線69を形成したものを示す図である。

第６図（ｂ）において、ソース・ドレイン領域９のコ
ンタクト部は、絶縁膜23と61で規定されており、新たに
コンタクトホールを形成する必要がない。ここに、多結
晶シリコン68を全面に堆積し、大まかなホトリソグラフ
ィを行なう。少なくとも多結晶シリコンの一部が、ソー
ス・ドレイン領域に接していればよいのであるから、左
右に多少ずれても、接触不良を生じることが少ない。更
に、その上に層間絶縁膜62を形成し、コンタクトホール
を形成する。この場合も、多結晶シリコン68がかなり大
きいので（ゲート電極上及び、分離絶縁膜上にまで伸延
しているので）コンタクトホールと、多結晶シリコン層
68がずれてしまうことが少ない。最後に、アルミニウム
等の金属配線層69を形成する。多結晶シリコン68は、金
属配線層69のシリコン基板（ソース・ドレイン領域９）
への拡散を防止する働きをも持っている。

当然のことであるが、本実施例に設けた酸化膜23は第
2,第3,第４の実施例に適用してもよい。

実施例６第７図は第１の実施例でLDD（Lighty Doped Drain）
構造とする代りSD（Single Drain）構造にした場合を示
す第６の実施例である。本実施例では多結晶シリコン膜
３を通してSiO₂膜６をマスクにして高濃度にイオン打ち
込みをしてソース・ドレイン９を形成する。イオン打込
み後、多結晶シリコン膜３をSiO₂膜６をマスクにして除
去する。多結晶シリコン膜３を通して高エネルギーイオ
ン打ち込みするため、イオン打ち込み直後の不純物濃度
の深さ方向及びチャネル方向分布は緩やかな勾配を持つ
ようになる。従ってヒ素を用いた場合でもアブラプト
（abrupt）接合とはならずに、リン等と同様に緩傾斜型
の拡散層を得ることができ、ヒ素のSD構造でもチャネル
電界は緩和される。

なお、第2,第3,第4,第５の実施例でLDD構造の代りにS
D構造にする実施例としても良い。

実施例７第８図は第６の実施例で述べた高濃度のソース・ドレ
イン９をゲート側壁絶縁膜８をマスクにし、導電性膜３
を通してイオン打ち込みすることにより形成する第６の
実施例である。

製法はSiO₂膜６をマスクにしてゲート電極の加工をす
るところまでは第１の実施例に同じである。ゲート電極
加工後、通常のLDD構造の形成法と同様の方法でゲート
側壁絶縁膜８を残存させる。この段階では導電性膜３は
残っている。次に該膜３を通して高濃度にイオン打ち込
みをしてソース・ドレイン９を形成し、その後導電性膜
３をエッチングで除去する。本実施例によると、ゲート
側壁絶縁膜８を有するLDD構造に比べ高電流化が図れ、
かつ、第７図の場合より高耐圧になる。

実施例８第９図は第１の実施例のソース・ドレインをDDD（Dou
ble Diffused Drain）構造した場合である第８の実施例
である。SiO₂膜６をマスクにゲート電極と自己整合に、
しかも導電性膜３を通してイオン打込みすることにより
緩傾斜型の不純物プロファイルを有する低濃度ソース・
ドレイン７を形成する。高濃度ソース・ドレイン９も導
電性膜３を通してイオン打ち込まして形成する。この後
ゲート電極側壁に絶縁膜８を残存させて、該膜をマスク
に導電性膜３をエッチングすることにより第９図の構造
を得る。本実施例では高濃度ソース・ドレイン９にヒ素
のような不純物を用いた場合でも緩傾斜型不純物プロフ
ァイルになることが特徴である。

実施例９第10図は第９図のDDD構造のソース・ドレインで高濃
度ソース・ドレイン９を導電性膜３を通さずに直接基板
にイオン打ち込みすることにより形成する場合の第９の
実施例である。第１の実施例と同様に緩傾斜型プロファ
イルを有する低濃度ソース・ドレイン７をまず形成す
る。続いてSiO₃膜６をマスクにして異方性エッチング技
術により導電性３をエッチングする。この状態で次にSi
O₃膜６をマスクにして不純物を高濃度にドーピングして
高濃度ソース・ドレイン９を形成する。ゲート側壁絶縁
膜８は通常のLDD構造形成法と同様の方法で形成する。
このようにしてゲート側壁絶縁膜８形成後までの断面
図、第10図を得る。

本実施例によれば高濃度ソース・ドレイン９のチャネ
ル方向への拡散層伸びを小さくすることができる。この
ためDDD構造に於ける低濃度ソース・ドレイン７の領域
の長さを大きくすることができ、DDD構造による電界緩
和効果が大きくなる。

なお第８図，第９図，第10図に述べたソース・ドレイ
ン構造を第2,第3,第4,第５の実施例で述べたソース・ド
レイン構造に置き換えて適用してもよい。

上記実施例によればゲートの側壁に逆Ｔ字型に張り出
すゲート電極膜の膜厚を精度よく制御できる。この結果
張り出すゲート電極膜の膜厚を薄い値に設定することが
できるという効果がある。本発明によれば、20〜30nmの
厚さにすることができる。従って張り出しゲート電極膜
を通してイオン打ち込みをし、形成するソース・ドレイ
ンの不純物濃度分布を精度よく制御できるという効果が
生じる。しかも張り出しゲート電極薄膜を薄くできるの
でイオン打ち込み後の深さ方向の不純物濃度分布を不必
要に幅広くさせることが妨げる。

実施例10 第11図（ａ），（ｂ）は、本発明の第10の実施例の半
導体装置の製造方法を示す工程断面図で、各図は、各工
程におけるゲート電極近分の断面構造を示す。図面
（ｂ）は、本発明の半導体装置の構造を示す。

Si基板１にゲート絶縁膜２を形成するまでの工程は、
通常のMOSトランジスタ製造工程と同様である。ゲート
絶縁膜２を形成した後、全面に多結晶シリコン膜３を堆
積し、続いて、該多結晶シリコン膜３にりん（Ｐ）等の
不純物をドーピングする。この後、SiO₂膜４をCVD（ケ
ミカルヴェイパーデポジション（Chemical Vapor Dep
osition））法により堆積する。次いで、公知のホトリ
ソグラフィー技術を用いて、SiO₂膜４上に図示しないホ
トレジスト膜を塗布し、該ホトレジスト膜をゲート電極
形状にパターニングした後、該ホトレジスト膜をマスク
として、SiO₂膜４を第11図（ａ）に示すようにエッチン
グする。続いて、SiO₂膜４をマスクとしてマイクロ波エ
ッチング法等の等方性エッチング技術を用いて多結晶シ
リコン膜３を第11図（ａ）に示すごとき形状に加工す
る。この状態で、SiO₂膜４をマスクとして低濃度ソース
・ドレイン形成用のイオン打込みを行ない、低濃度ソー
ス・ドレイン領域５を形成する。この後、全面に多結晶
シリコン膜６およびゲート側壁絶縁膜７を堆積する。な
お、多結晶シリコン膜６にはりん等の導電性不純物をド
ーピングする。全面に堆積したゲート側壁絶縁膜７を異
方性エッチング法によりエッチバックしてゲート電極
（多結晶シリコン膜６の凸部）の側壁のみに残存させ
る。この状態のゲート電極近傍の断面構造が、第11図
（ａ）に示されている。

この状態で、異方性エッチング法により多結晶シリコ
ン膜６をエッチバックする。次に、露出した多結晶シリ
コン膜６のエッチング面を熱酸化して、SiO₂膜８を形成
する。この後、形成されたゲート電極（６および３）を
マスクとして、低濃度ソース・ドレイン領域５と同じ導
電型の不純物を自己整合的に高濃度にイオン打込みする
ことにより高濃度ソース・ドレイン領域９を形成する。
この状態の断面構造が、第11図（ｂ）に示されている。

本実施例では、多結晶シリコン膜（張り出しゲート電
極）６は、低濃度ソース・ドレイン領域５形成用のイオ
ン打込み後に、低濃度ソース・ドレイン領域５にオーバ
ラップさせて厚く形成する。このため、多結晶シリコン
膜３の上記等方性エッチングによる細りが補償されると
いう効果が生じ、このことにより、ゲート電極の配線抵
抗（電気抵抗）は低減する。しかも、多結晶シリコン膜
６は低濃度ソース・ドレイン領域５形成用のイオン打込
みに対して障壁にならない。また、ゲート／ドレインを
オーバーラップさせるため、チャネル電界の緩和作用お
よびLDD固有のホットキャリア劣化を抑制する作用が生
じる。本発明者らの実験的知見によれば、ゲート／ドレ
インのオーバーラップ量は、トランジスタの特性に大き
く影響を及ぼす。すなわち、電圧印加により生じるソー
ス・ドレイン領域の空乏化領域にうち、少なくともゲー
ト絶縁膜と接する領域を、ゲート電極によって覆うこと
により次のような効果が生じる。すなわち、ドレイン
領域の空乏化領域にかかる横方向電界を緩和する。上
記空乏化領域での伝達コンダクタンスが高まる。LDD
構造で問題となっているゲート側壁絶縁膜へのホットキ
ャリア注入を防止でき、低濃度ドレイン領域の基板表面
近傍の電位をゲート電極で制御できるので、ホットキャ
リアによる特性劣化（捕獲されたホットキャリアによる
低濃度ソース・ドレインのピンチオフ現象）を抑制でき
る。

なお、本発明では、第11図（ｂ）に示すように、トラ
ンジスタの特性上非常に重要なオーバーラップ量ｘを、
酸化膜（SiO₂膜）８の厚さ、すなわち、熱酸化量により
任意に制御できる作用を有する。

実施例11 第12図（ａ），（ｂ）は、本発明の第11の実施例の製
造方法および構造を示す工程断面図である。

上記第10の実施例では、多結晶シリコン膜３をSiO₂膜
４をマスクとしてエッチングするのに、等方性エッチン
グ法を用いて行なったが、本実施例では、多結晶シリコ
ン膜３を異方性エッチング法によりエッチング加工した
場合であるが、その他の構成は、第10の実施例と同じで
ある。本実施例においても第10の実施例と同様の効果が
生じるのは言うまでもない。

なお、第10,第11の実施例において、膜3,膜６は多結
晶シリコン膜に限定する必要はなく、シリサイド、ある
いは金属膜、またはそれらの複合膜であってもよい。

実施例12 第13図（ａ），（ｂ）は、本発明の第12の実施例の製
造方法および構造を示す工程断面図である。

本実施例では、低濃度ソース・ドレイン領域５形成用
のイオン打込みを、例えば多結晶シリコンから成る膜31
を通して行なった後に、ゲート側壁に電極膜６を付加す
る場合の実施例である。図を用いて製造方法を説明す
る。

まず、第13図（ａ）において、Si基板１にゲート絶縁
膜２を形成するまでの工程は、第11図（ａ）の実施例と
同じである。ゲート絶縁膜２を形成した後に全面に膜厚
30〜50nmの多結晶シリコン膜31を堆積し、続いて、例え
ば、CVD装置内から取り出して大気中に開放することに
より、該膜31の表面に厚さ５〜20Åの自然酸化膜32を成
長させる。この後、再度多結晶シリコン膜33を堆積した
ら、多結晶シリコン膜33,31および自然酸化膜32にりん
等の導電性不純物をドーピングする。続いて、CVD法に
よりSiO₂膜４を全面に堆積した後、ホトリソグラフィー
技術を用いてSiO₂膜４をゲート電極の形状に異方性エッ
チングする。引き続き、この加工したSiO₂膜４をマスク
として多結晶シリコン膜33をまずマイクロ波エッチング
技術等の等方性エッチング法によりエッチングする。マ
イクロ波エッチングによる酸化膜のエッチング速度は、
多結晶シリコン膜のエッチング速度に比べ１桁から２桁
遅いため、自然酸化膜32の境界面で多結晶シリコン膜33
のエッチングを精度良く止めることができる。多結晶シ
リコン膜33をエッチングした後、SiO₄膜４をマスクとし
て低濃度ソース・ドレイン領域５形成用のイオン打込み
を行なう。不純物イオンは、残存する多結晶シリコン膜
31をSi基板１に打込まれる。従って、該膜31は余り厚く
できない。

リンのイオン打込みによりソース・ドレイン領域を形
成する場合には、膜31の膜厚は、30〜50nmが適し、ま
た、ヒ素のイオン打込みによりソース・ドレイン領域を
形成する場合には、50〜100nmが適する。

低濃度ソース・ドレイン領域５を形成したら、全面に
多結晶シリコン膜６を堆積し、しかも該膜６を導電性膜
とするためにりん等の不純物をドーピングする。この
後、第11図（ａ）の実施例と同様にゲート側壁絶縁膜７
を形成して第13図（ａ）に示す断面構造となる。

次に、ゲート側壁絶縁膜７をマスクとして多結晶シリ
コン膜6,膜32,膜31を異方性エッチング法によりエッチ
ングし、かつ、該膜のエッチング面に酸化膜８を形成し
てゲート／ドレインのオーバーラップ量を制御する工
程、および高濃度ソース・ドレイン領域９を形成する工
程を経て第13図（ｂ）に示す構造になる。

本実施例において、低濃度ソース・ドレイン領域５の
形成後にゲート電極側壁に付加する多結晶シリコン膜６
は、多結晶シリコン膜33の細りを補償し、かつ、薄いゲ
ート電極側壁の張り出しゲート電極膜31を膜厚化し、電
気抵抗を低減する働きをする。

しかも、ゲート電極側壁の張り出しゲート電極膜31を
残存させることにより、イオン打込みに伴うゲート絶縁
膜２へのダメージおよび汚染が軽減でき、ゲート耐圧不
良が抑制できるという効果を生じる。従って、膜31の厚
さはイオン打込みによるダメージを回避できる厚さ以上
に設定する必要があり、同時にイオン打込みの障壁にな
らないだけの膜厚以外にする必要がある。この結果、該
膜31の膜厚は多結晶シリコン膜では、リンイオン打込み
の場合は30〜50nmが、また、ヒ素イオン打込みの場合は
50〜100nmが適している。

前に説明した第２図に示されるように膜厚が20Å位ま
では、電気抵抗はほとんど無視できる。従って、本発明
における実施例では、上記のように、自然酸化膜32の膜
厚が５〜20Åと薄いため、自然酸化膜32をはさむ両側の
導電性膜31および６は等電位となる。すなわち、自然酸
化膜32は、ゲート電極内の不純物拡散の障壁にはなら
ず、しかも電気伝導の障壁にもならない。

また、本実施例では、自然酸化膜32を用いて、残存さ
せる膜31の膜厚を精度良く制御できるという効果も生
じ、その結果、膜31を通して打込む低濃度ソース・ドレ
イン領域５の不純物濃度分布を精度良く制御できる。

実施例13 第14図は、本発明の第13の実施例を示す断面図であ
る。

本実施例では、第13図（ａ），（ｂ）の実施例におい
て、膜33を異方性エッチング法により加工した場合の実
施例であり、その他は、第13図（ａ），（ｂ）の実施例
と全く同様である。本実施例によっても第13図（ａ），
（ｂ）と同様の効果が得られる。

なお、第13図，第14図における膜31,膜33は多結晶シ
リコン膜に限らず、シリサイド膜、金属膜等の導電性膜
であってもよい。とくにゲート電極側壁に張り出す膜６
を電気抵抗の低い導電性の膜で形成することが重要であ
る。また、膜32は自然酸化膜に限る必要はなく、エッチ
ング速度が膜33より遅く、かつ、膜33,膜31間の導電性
を妨げない膜であればよい。例えば、薄い金属膜を用い
てもよい。

実施例14 第15図は第13図（ａ），（ｂ）の実施例において、自
然酸化膜32を設けることなく、第13図（ｂ）と同様の構
造を得る実施例である。ゲート絶縁膜２を形成するまで
の工程は第13図（ｂ）と同じである。ゲート絶縁膜２を
形成した後、まず不純物をドーピングしない多結晶シリ
コン膜51を全面に堆積し、続いて自然酸化膜を形成する
ことなく、りん等の不純物を高濃度にドーピングした多
結晶シリコン膜52をCVD法により堆積する。この状態で
は、膜52から膜51へのりん等の不純物拡散は抑えられて
いる。SiO₄膜４を異方性エッチング法により加工した
ら、該膜４をマスクとして、まず膜52を等方性エッチン
グする。このとき、不純物をドーピングした膜の方が、
ドーピングしない膜よりもエッチング速度が大きいとい
う特性を利用して、膜52と膜51の境界面近傍で膜52のエ
ッチングを精度良く止めることができる。この後の工程
は、第13図（ａ），（ｂ）の実施例と同じであり、第15
図に示す断面構造を得る。

なお、膜51への不純物拡散はゲート側壁に張り出し電
極６を形成した後にアニール処理を行なうことにより、
膜52あるいは膜６から不純物を拡散させることにより実
現できる。

実施例15 第16図は、第15図の膜52の代りにシリサイドあるいは
タングステン膜等の導電性膜61を用い、かつ、膜61を異
方性エッチング法により加工して場合の第15の実施例で
ある。

第15図においても膜51,膜52,膜６は多結晶シリコン膜
に限る必要はなく、導電性膜であれば良い。第16図につ
いても同様である。

第15図，第16図の実施例によっても第13図（ｂ）の実
施例の同様の効果が得られる。

実施例16 第17図は、第13図（ｂ）の実施例におけるソース・ド
レイン構造LDD（ライトリードープトドレイン（Lig
htly Doped Drain））構造の代りに、低濃度ソース・ド
レイン領域を持たないSD（シングルドレイン（Single
Drain））構造に変えた第16の実施例である。高濃度ソ
ース・ドレイン領域９は、SiO₂膜４をマスクとする不純
物ドーピングにより形成する。第11図（ｂ），第12図
（ｂ），第13図（ｂ），第14図，第15図，第16図におい
てLDD構造をSD構造に変えても良いことは当然である。

実施例17 第18図は、第13図（ｂ）の実施例における自然酸化膜
32を、膜33と膜31との接合面にのみ設けた場合の第17の
実施例である。本実施例によれば、膜33が膜６を介して
膜31に接合するので、自然酸化膜32が厚めに成長しても
その影響を受ることなく、膜33と膜31との導通が保証で
きるという効果が生じる。本実施例では、自然酸化膜32
を利用して膜33を精度良くエッチングした後、膜６を堆
積する前に、露出している部分の自然酸化膜32をエッチ
ングする。

なお、第18図では、ソース・ドレイン構造をDDD（ダ
ブルディフィーズドドレイン（Double Diffused Dr
ain））構造しているが、該構造はLDD,SD構造であって
もよいことは当然であり、また、第10〜第16図の実施例
において、ソース・ドレイン構造をDDD構造にしてもよ
いことは明らかである。

実施例18 第19図は、ゲート電極31を高濃度ソース・ドレイン領
域９とオーバーラップさせない場合の第18の実施例であ
る。ゲート電極31は、低濃度ソース・ドレイン領域５の
空乏化領域のみをオーバーラップする。ゲート／ドレイ
ンのオーバーラップによるドレイン電界の緩和は、低濃
度ソース・ドレイン領域の空乏化領域のみをゲートでオ
ーバーラップさせることにより達成できる。もし、この
空乏化領域以上にゲートでオーバーラップさせたとして
も、電界の緩和効果は、一定のままである。そこで、本
実施例によれば、不必要なオーバーラップに伴うゲート
容量の増大を抑え、かつ、ドレイン電界の緩和を充分に
行なうことができる。なお、本構造は、第13図（ｂ）の
構造において、ゲート側壁酸化膜８の厚さを厚くするこ
とにより形成することができる。

さて、低濃度ソース・ドレイン領域５の空乏化領域の
幅は、低濃度ソース・ドレイン領域の不純物ドーピング
量（n^-ドーズ）が少ない程大きくなる。ドレイン電界
は、空乏化領域の幅を広くすることにより緩和されるた
め、第20図に示すように、低n^-ドーズにすることが望ま
しい。しかし、低すぎると、逆に電界は、低濃度ドレイ
ン／高濃度ドレインの接合部に集中し、図示のごとく、
むしろ大きくなる。最適なn^-ドーズは、図から約５×10
¹²cm^-2である。このとき、ドレインに5Vの電圧を印加す
ると、空乏化領域の幅は、約0.2μｍとなる。従って、
ゲート／ドレインのオーバーラップ量は、0.2μｍ位が
適している。

以上説明したように、本発明の第10〜第18の実施例に
よれば、ソース・ドレイン領域形成用の不純物ドーピン
グを行なった後に、該ソース・ドレイン領域とオーバー
ラップする張り出しゲート電極の膜厚を厚くなるので、
以下に述べる効果が生じる。

まず、ソース・ドレイン領域形成用の不純物ドーピン
グ時には、張り出しゲート電極を形成しないか、あるい
は、張り出しゲート電極の膜厚をイオン打込みの障壁に
ならない厚さに設定することができるので、イオン打込
みエネルギーは、例えばりんの場合で100keV以下に抑え
ることができ、イオン打込みによるダメージを防止でき
る。

また、ソース・ドレイン領域形成後に、張り出しゲー
ト電極の膜厚を厚くしたり、電気抵抗の低い複合膜にす
るので、ゲート電極の電気抵抗を小さくすることができ
る。この結果、ゲート線の配線抵抗による信号伝達の遅
延を抑制できる。

実施例19 以下に説明する実施例群は、第１〜第18の実施例の半
導体装置を種々組合わせるものである。

前述したように、従来は新デバイスたる、DDD構造
や、LDD構造が実用化されると、１チップ上のほとんど
すべてのデバイスが同一のデバイスで構成されるのが普
通である。これは、プロセスが異なるデバイスを単一の
チップ上に設けることは、工程の増加をまねき、ひい
て、コストの上昇をまねくものであるからである。

とくに、DDD,LDDの混用はデバイス構造，最適プロセ
ス条件が異なる理由で用いられてこなかった。ところが
LDDと言えども究極のデバイス構造ではなくサブミクロ
ン領域で耐圧不良が問題となっている。このため、LDD
で構成したULSIを5V電源で用いることが難しくなってき
た。そこでLDDに代る高耐圧デバイスGOLD（Gate−drain
Overlapped Device）を第１〜第18の実施例として説明
した。

GOLDはゲート／ドレイン（ソース）のオーバラップを
積極的に活用して高耐圧化・高電流化を実現するデバイ
スである。しかし、GOLDの唯一の問題点はゲート容量の
増大にある。そのためGOLDだけを用いてULSIを構成する
という従来の方法では耐圧の問題は解決できてもゲート
容量増大の問題はLDD等を用いてULSIを構成する場合に
比べてむしろ顕著になる。

以下の本実施例の目的はGOLD,LDD,DDD,SDの各種構造
の長所，短所に使い分けてULSIを構成し、総体的には高
耐圧，高速，高集付なULSIを実現することにある。

上記目的は、ULSIを構成する各部分の目的，用途，性
能に応じて適したデバイス構造を選択し使い分ける形で
混用することにより達成できる。

高耐圧・高電流化に適したGOLDでは5V電源で適用でき
る最小寸法がLDDに比べ0.4μｍ〜0.5μｍも微細にでき
る。このため5V電源が必要でかつ高集積，高電流化が要
求される部分にGOLDは適する。とくに、大きな配線容量
や拡散層容量を駆動するトランジスタには最適である。
一方、pMOSのようにまだ耐圧の問題が顕著になっていな
いものとかnMOSでもレイアウト的にゲート寸法を大きく
とれる部分とか、スピードを要求しない部分などにはLD
Dを適用することができる。同じような考えでDDD,SDも
使い分けることができる。このようにして構成したULSI
では各デバイスの性能を充分に引き出せるので従来方式
のLSIに比べ高集積，高速，高耐圧にできる。

本発明の第19の実施例を第21図により説明する。

Si基板１に構造の異なるトランジスタA,Bを形成する
ことによりULSIを構成した例である。本実施例では２種
類のトランジスタを素子分離酸化膜11で分離している。
また各トランジスタは高濃度ソース・ドレイン９及び91
を形成した段階までの構造である。この後層間絶縁膜形
成，電極配線形成等の多くの工程が続く。

トランジスタＡは第６図（ａ）GOLD（Gate−drain Ov
erlapped Device）構造である。一方トランジスタＢはL
DD構造である。ULSIではこれらのトランジスタが配線で
種々に結合される。

とくにGOLDは高電流特性を活かして、配線容量，拡散
層容量を駆動するドライバーに用いることが有効であ
る。

次に形成方法を示す。Si基板１に素子分離酸化膜11,
ゲート絶縁膜２を形成するまでの工程は通常のMOSトラ
ンジスタ形成工程に同じである。本実施例には書いてい
ないトランジスタのチャネルイオン打込みをした後に全
面に30〜100nmの薄い多結晶シリコン膜３を堆積する。
この後一度大気開放して膜３上に自然酸化膜４（５〜10
Å）を形成する。続いて多結晶シリコン膜５を堆積し、
リンをドーピングする。その後、SiO₂膜６を堆積する。
次に本実施例には記載していないホトレジスト膜をマス
クにして膜６をまず加工する。次に加工した膜６をマス
クにして多結晶シリコン膜５を等方性エッチングする。
エッチングでは自然酸化膜４で止まり、膜３が残存す
る。この段階でトランジスタＢをホトレジスト膜で覆
い、トランジスタＡの低濃度ソース・ドレイン７を形成
する。続いてトランジスタＡをホトレジスト膜で覆いト
ランジスタＢの低濃度ソースドレイン71を形成する。こ
の後全面にSiO₂膜８を堆積する。トランジスタＢに堆積
したSiO₂膜８はトランジスタＡをホトレジスト膜で覆っ
た状態で等方性エッチングにより一度除去する。トラン
ジスタＢで膜３が露呈した段階で今度膜６をマスクにし
て膜３を異方性エッチングする。エッチング雰囲気にさ
らされたトランジスタＢのSi基板１表面をライト酸化し
た後、再度全面にSiO₂膜８を堆積する。異方性エッチン
グによりSiO₂膜８をエッチングすることによりトランジ
スタA,Bのゲート側壁にSiO₂膜８を残存させる。再度ラ
イト酸化を行ないSi基板１表面及びトランジスタＡのゲ
ート側壁10に酸化膜を形成する。この後高濃度ソース・
ドレイン９及び91を順次形成し、本実施例の構造を得
る。

実施例20 第22図は第20の実施例である。第21図の膜５の代りに
シリサイドあるいはタングステン等を膜20を用いた場合
である。本実施例では膜20の加工性は異方性エッチング
技術を用いる。

実施例21 第23図は第21図のトランジスタＢをSD（Single Drai
n）にした場合の第21の実施例である。高濃度ソース・
ドレイン92はSiO₂膜６をマスクにして形成する。

実施例22 第24図は第22図のトランジスタＢをSDにした第22の実
施例である。

実施例23 第25図は第21図のトランジスタＢをDDD（Double Diff
used Drain）にした第23の実施例である。51は低濃度ソ
ース・ドレインで52が高濃度ソース・ドレインである。

実施例24 第26図は第22図のトランジスタＢをDDDにした第24の
実施例である。

第25,第26図のDDDに於いて高濃度ソース・ドレイン52
の形成を膜３を通したイオン打込みで行なってもよい
し、あるいは残存膜３をエッチングした後のイオン打込
みで形成してもよい。

実施例25 第27図は第21図の実施例で膜３の上面に自然酸化膜４
を設けなかった場合の第25の実施例である。膜５は多結
晶シリコンに限定するものでなくシリサイドあるいはタ
ングステン等の膜であってもよい。

実施例26 第28図は第27図と同様に自然酸化膜４を設けない第26
の実施例であり、かつトランジスタＢを基板１とは反対
導電型のｎ型ウエル基板100内のpMOSで形成した場合の
実施例である。低濃度ソース・ドレイン71,高濃度ソー
ス・ドレイン91はｐ型不純物で形成する。なお、第21図
から第27図の実施例に於いてトランジスタＢをトランジ
スタＡと反対導電型にして良いことは明らかで、とくに
トランジスタＢを第28図と同様にpMOSにしてもよい。第
29図はpMOSのSDを形成した場合の実施例である。

第19〜第26の実施例によればULSIを構成する各部分の
目的・用途に応じて、トランジスタ構造を使い分けるこ
とができる。この結果、各トランジスタ構造の長所が積
極的に活用できる。たとえば、0.5μｍ以下まで耐圧が
保証できて5V電源が使え、かつ高速化できるGOLD（Gate
−drain Overlapped LDD）をnMOSに適用し、耐圧の面で
まだ問題とならないpMOSをLDDで構成し5V動作させる
と、nMOS,pMOSとも3V動作時に比べ、同じゲート長で2.2
〜2.3倍の高速化が実現できる。このため、GOLDのゲー
ト容量による遅延をむしろ解消でき、回路全体では1.2
〜1.3倍の高速化が実現できる。従って、本発明により
高速，高集積，高耐圧のULSIが実現できる。

なお、実施例に示したゲート電極で多結晶シリコン膜
の部分はｎ型不純物をドーピングした膜の場合を示した
が、ｐ型不純物をドーピングした多結晶シリコン膜で構
成してもよい。

［本発明の効果］本発明によればソース・ドレインにオーハセラップす
るゲート電極をソース・ドレインと自己整合に、しかも
オーバラップ長を任意に変えて形成できる。とくに、オ
ーバラップさせるように張り出す部分のゲート電極が制
御性良く形成できる。この結果、ゲートとソース・ドレ
インとのオーバラップ構造が制御でき、素子の高耐圧特
性・高Gm特性が制御良く得られる。本発明の素子ではゲ
ート長が0.5μｍでもホットキャリア耐圧（ホットキャ
リア現象による伝達特性の劣化を10年間、10％以内に抑
えることができる耐圧）を7V以上にすることができ、し
かも通常のLDD素子に比べ1.3倍の高Gmが実現できる。

また、本発明で述べた張り出しゲート電極の部分を厚
膜化できるのでゲート抵抗を低くすることができる効果
も生じる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例を説明する断面図。第
２図は、自然酸化膜の膜厚と、抵抗の関係を示す図。第
３図〜第10図は、本発明の第２〜第９の実施例を説明す
る断面図。第11図〜第19図は、本発明の第10〜第18の実
施例を説明する断面図。第20図は、低濃度ソース・ドレ
イン領域の濃度と、ドレイン電界強度の関係を示す図。
第21図〜第29図は、本発明の第19〜第26の実施例を説明
する断面図。

フロントページの続き (72)発明者武田英次東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者井倉康雄東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者濱田明美東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者平岩篤東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

(57)【特許請求の範囲】

【請求項１】半導体基体と、該半導体基体表面に離間し
て形成されたソース領域及びドレイン領域と、該ソース
領域と該ドレイン領域の間の該半導体基体上に形成され
たゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲー
ト電極とを有する半導体装置において、上記ゲート電極は、上記ゲート絶縁膜上に形成された第
１の多結晶シリコン膜と、該第１の多結晶シリコン膜の
表面に形成された自然酸化膜と、該自然酸化膜上に形成
された第２の多結晶シリコン膜からなり、かつ、該ゲート電極は逆Ｔ字形であることを特徴とする
半導体装置。
【請求項２】上記自然酸化膜の膜厚は、５Å〜20Åであ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。
【請求項３】上記ドレイン領域は第１と第２の領域から
成り、該第１の領域の不純物濃度は該第２の領域の不純物濃度
未満であり、かつ、該第１の領域は上記第１の多結晶シリコン膜の下
部まで延びていることを特徴とする特許請求の範囲第１
項又は第２項記載の半導体装置。
【請求項４】上記第２の多結晶シリコン膜の側壁はほぼ
垂直であることを特徴とする特許請求の範囲第１項乃至
第３項の何れかに記載の半導体装置。
【請求項５】上記第１と第２の多結晶シリコン膜の側壁
には第１と第２の絶縁膜がそれぞれ形成されており、か
つ該第１と第２の絶縁膜の端部は上記半導体基体上でほ
ぼ同一の位置にあることを特徴とする特許請求の範囲第
１項乃至第４項の何れかに記載の半導体装置。
【請求項６】半導体基体表面にゲート絶縁膜を形成する
ステップと、該ゲート絶縁膜上に第１の多結晶シリコン膜を形成する
ステップと、該第１の多結晶シリコン膜の表面に自然酸化膜を形成す
るステップと、該自然酸化膜上に第２の多結晶シリコン膜を形成するス
テップと、該第２の多結晶シリコン膜上に所望の形状を有するシリ
コン酸化膜を形成するステップと、該第２の多結晶シリコン膜のエッチング速度よりも該シ
リコン酸化膜のエッチング速度が小さなエッチング法を
用いて、該シリコン酸化膜の形成されていない領域の該
第２の多結晶シリコン膜をエッチングし、該自然酸化膜
を露出するステップと、露出された該自然酸化膜下部の該第１の多結晶シリコン
膜を介して不純物を該半導体基体表面に導入するステッ
プと、該第１と第２の多結晶シリコン膜からなる逆Ｔ字形のゲ
ート電極を形成するステップとを有することを特徴とす
る半導体装置の製造方法。
【請求項７】上記自然酸化膜の厚さは、５Å〜20Åであ
ることを特徴とする特許請求の範囲第６項記載の半導体
装置の製造方法。
【請求項８】半導体基体表面にゲート絶縁膜を形成する
ステップと、該ゲート絶縁膜上に第１の導電体膜を形成するステップ
と、該第１の導電体膜上に所望の形状を有するシリコン酸化
膜を形成するステップと、該第１の導電体膜よりも該シリコン酸化膜のエッチング
速度が小さなエッチング法を用いて、該シリコン酸化膜
の形成されていない領域の該第１の導電体膜をエッチン
グし、該ゲート絶縁膜を露出するステップと、露出された該ゲート絶縁膜、該第１の導電体膜の側部及
び該シリコン酸化膜上に第２の導電体膜を形成するステ
ップと、該第１の導電体膜の側部に形成された該第２の導電体膜
の側部上に側壁絶縁膜を形成するステップと、該側壁絶縁膜の形成されていない領域の該第２の導電体
膜をエッチングし、該ゲート絶縁膜及び該シリコン酸化
膜を露出するステップと、露出している該第２の導電体膜表面に第３の絶縁膜を形
成し、逆Ｔ字形のゲート電極を形成するステップとを有
することを特徴とする半導体装置の製造方法。
【請求項９】半導体基体表面にゲート絶縁膜を形成する
ステップと、該ゲート絶縁膜上に多結晶シリコン膜を形成するステッ
プと、該多結晶シリコン膜の表面に自然酸化膜を形成するステ
ップと、該自然酸化膜上に第２の導電体膜を形成するステップ
と、該第２の導電体膜上に所望の形状を有するシリコン酸化
膜を形成するステップと、該第２の導電体膜よりも該シリコン酸化膜のエッチング
速度が小さなエッチング法を用いて、該シリコン酸化膜
の形成されていない領域の該第２の導電体膜をエッチン
グし、該自然酸化膜を露出するステップと、露出された該自然酸化膜、該第２の導電体膜の側部及び
該シリコン酸化膜上に第３の導電体膜を形成するステッ
プと、該第２の導電体膜の側部に形成された該第３の導電体膜
の側部上に側壁絶縁膜を形成するステップと、該側壁絶縁膜を形成されていない領域の該第３の導電体
膜をエッチングし、該自然酸化膜及び該シリコン酸化膜
を露出するステップと、露出している該第３の導電体膜表面に第３の絶縁膜を形
成し、逆Ｔ字形のゲート電極を形成するステップとを有
することを特徴とする半導体装置の製造方法。
【請求項１０】半導体基体表面にゲート絶縁膜を形成す
るステップと、該ゲート絶縁膜上に不純物を添加していない第１の多結
晶シリコン膜を形成するステップと、該第１の多結晶シリコン膜上に不純物を添加した第２の
多結晶シリコン膜を形成するステップと、該第２の多結晶シリコン膜上に、所望の形状を有するシ
リコン酸化膜を形成するステップと、該シリコン酸化膜の形成されていない領域の該第２の多
結晶シリコン膜をエッチングし、該第１の多結晶シリコ
ン膜を露出するステップと、露出された該第１の多結晶シリコン膜、該第２の多結晶
シリコン膜の側部及び該シリコン酸化膜上に、不純物が
添加された第３の多結晶シリコン膜を形成するステップ
と、該第２の多結晶シリコン膜や該第３の多結晶シリコン膜
から不純物を該第１の多結晶シリコン膜中へ導入するス
テップと、該第２の多結晶シリコン膜の側部に形成された該第３の
多結晶シリコン膜の側部上に側壁絶縁膜を形成するステ
ップと、該側壁絶縁膜の形成されていない領域の該第３の多結晶
シリコン膜をエッチングし、該ゲート絶縁膜及び該シリ
コン酸化膜を露出するステップと、露出している該第３の多結晶シリコン膜表面に第３の絶
縁膜を形成し、逆Ｔ字形のゲート電極を形成するステッ
プとを有することを特徴とする半導体装置の製造方法。