JP2010538403A - 先端部形成方法 - Google Patents

Abstract

本発明は、半導体先端部の製造方法（８０）を提供する。上記方法は、先端部材料層が備わる基板を取得すること（８１）、例えば１０^１７ｃｍ^−３を超えるドーパント濃度を有して強くドープされた第２ドーパント濃度の領域で囲まれ、例えば１０^１７ｃｍ^−３以下のドーパント濃度を有し非ドープ又は軽くドープされ第２ドーパント濃度よりも低い濃度の第１ドーパント濃度のテーパー状形状領域を備えたドーピング・プロファイルを先端部材料層に設けること（８２）、及び、第２ドーパント濃度を有する先端部材料のエッチング速度が第１ドーパント濃度を有する先端部材料のエッチング速度よりも実質的に大きい化学エッチングを用いることで先端部材料層を等方的にエッチングすること（８３）を備える。

Description

本発明は半導体加工に関する。より詳しくは、その実施形態において、小さく鋭い半導体先端部を形成する方法に関する。別の実施形態において、本発明は先端部自体に関する。先端部は、例えばカンチレバー上に形成可能であり、例えばプローブに基づくデータ記憶装置用のプローブの一部として使用可能である。上記加工は、例えばＣＭＯＳ回路の電気的な回路を含む基板上に先端部を形成するために使用可能である。

データの記憶は、情報技術において重要な要素の一つである。記憶装置当たりの価格を減じる圧力と同様にこれまでフォームファクターを減じることおいて、より大きな記憶容量の要求が増すことは、磁気ハードドライブ、光学的装置、およびシリコン系の半導体メモリーチップのようなデータ記憶装置に関して実質的に世界的な研究及び開発活動のための主たる原動力になっている。しかしながら、従来の方法が基本的限界に近づいているように思われることから、記録密度を増加させることは、ますます困難になってきている。

さらに高い密度のデータ保存を可能にする解決策の必要がある。原子間力、及び走査トンネル顕微鏡のような、ナノメーター・スケールまで材料の構造を画像化し研究するためのナノメーターの鋭い先端部を用いる技術は、超高密度の記憶装置の形成に適している。プローブに基づくストレージ技術は、従来のストレージ技術によってアプローチしている物理的な限界を拡張するための自然な候補と見なすことができる。

プローブに基づく記憶装置の高いデータ転送速度を達成するための解決策は、個々の記憶領域で書き込み／読み取り／消去の動作を実行する先端部を備え、並行して動作する各々のカンチレバーを有するカンチレバーのアレイに基づいたＭＥＭＳ（微小電子機械システム）を使用することである。高い記録密度を得るために、小さく鋭い先端部が必要である。

先行技術に記載されるように、結晶シリコンは、そのような先端部を形成するために使用可能である。米国２００７／００４１２３８では、シリコン先端部形成用のプロセスが記載され、該プロセスは、シリコン基板上にハードマスク層を形成すること、該ハードマスク内に先端部の領域を規定するパターンを規定すること、浅いキャビティにより囲まれた初期の先端部構造を形成するためにシリコンを等方的にエッチングすること、及び、付加のシリコンを消滅させる熱酸化物を成長することを備える。その後の工程で、熱酸化物はエッチングされ、それによって、先端部構造上に位置したハードマスクは、シリコン先端部から落ち除去させる。付加の熱酸化物及び酸化物エッチング工程は、シリコン先端部の高さ、及び／又はシリコン先端部の曲率半径を調節するために適用することができる。

既に形成された回路上にそのような先端部を加工するとき、許容される最高温度は、例えばＣＭＯＳ回路に関して４５０℃に制限される。シリコンの熱酸化は、通常、８００℃と１２００℃との間の温度で行なわれる。よって、記載された方法は、既に処理された電気的な回路、例えばＣＭＯＳ回路上に先端部を形成するのには使用できないという欠点がある。

小さく鋭い先端部、例えばカンチレバーを形成する単純で再現可能なプロセスの必要があり、ここで処理温度は、４５０℃を超えない。

米国公開２００７／００４１２３８号公報

本発明は、小さく鋭い先端部の形成用の単純で再現可能な製造プロセスを提供することを目的とし、ここで上記先端部は、例えば上部直径が１００ｎｍ未満、好ましくは５０ｎｍ未満であり、製造プロセス中の最高温度は４５０℃以下である。

上述の目的は、本発明による方法によって達成される。
本発明は、半導体先端部を製造する方法を提供する。その方法は、
先端部材料層が備わる基板を取得すること、
先端部材料層においてドーピング・プロファイルを提供すること、ここで該ドーピング・プロファイルは、第１ドーパント濃度の先細り形状の領域を備え、この領域は例えば１０^１７ｃｍ^−３以下のドーパント濃度を有し非ドープ又は軽くドープされ、例えば１０^１７ｃｍ^−３を超えるドーパント濃度を有し高くドープされた第２ドーパント濃度の領域で囲まれており、第１ドーパント濃度は第２ドーパント濃度よりも小さい、及び
第２ドーパント濃度を有する先端部材料のエッチング速度が、第１ドーパント濃度を有する先端部材料のエッチング速度よりも実質的に高い化学エッチングを用いることにより、先端部材料層を等方的にエッチングすること、を備える。

本発明の実施形態による方法の利点は、標準の半導体プロセスと容易に結合可能なことである。本発明の実施形態による方法によって、例えば、１００ｎｍ未満の、例えば１と１００ｎｍとの間の、あるいは１と５０ｎｍとの間の、あるいは１と２０ｎｍとの間の、あるいは１と１０ｎｍとの間の、上部直径を有する鋭い先端部を得ることができる。本発明の実施形態による方法は、先端部上に電気的導電層を形成することをさらに備えることができる。

本発明の実施形態による方法において、先細り形状領域を設けることは、円すい形状領域、ピラミッド形状領域、あるいはくさび形状領域のいずれかを設けることを含むことができる。先細り形状領域は、基板から離れた端部に向かって徐々に狭くなる又は薄くなる領域である。

本発明の実施形態による方法において、先端部材料層においてドーピング・プロファイルの提供は、先端部材料層上にハードマスク、例えば円形のハードマスクを形成すること、及びドーピング工程を実行することを備え、それによりマスクとしてハードマスクを使用する。

本発明の実施形態の利点は、先端部の直径の変化がドーパント変動によって制限され、それは数ｎｍのみの範囲になるということである。従って、非常に正確な先端部寸法を得ることができる。更にエッチング後、滑らかな接触面が得られる。

本発明の実施形態による方法は、ハードマスクを除去することを更に備えることができる。等方的なエッチングは、ハードマスクの除去前あるいは除去後に、行なうことができる。等方性エッチングがハードマスクを除去する前に行なわれれば、得られた先端部は、ハードマスクが等方性エッチングの前に除去された場合よりも高くなるだろう（１と２μｍとの間の高さを有する）。本発明による実施形態において、ハードマスク層は、先端部材料層を部分的にエッチングした後に除去することもできる。

本発明による実施形態において、ドーピング・プロファイルの提供は、イオン注入によって、例えば、異なる注入エネルギー、例えば７５０ＫｅＶと６０ＫｅＶとの間の注入エネルギーでのその後のイオン注入工程によって行なうこともできる。特定の実施形態において、ドーピング・プロファイルは、ｎ型ドーピング・プロファイル、例えばリンのドーピング・プロファイルであってもよい。軽くドープした領域のドーピング濃度は、１０^１７ｃｍ^−３未満であってもよい。大きくドープした領域のドーピング濃度は、１０^１７ｃｍ^−３を超える、好ましくは１０^１８ｃｍ^−３を超えてもよい。

本発明の実施形態による方法において、等方エッチングは、例えばフッ素系のドライエッチング工程のようなドライエッチング工程により行なうことができる。第２ドーパント濃度（非常にドープした）を有する先端部材料のエッチング速度は、少なくとも２分の１、好ましくは３分の１であってもよく、第１ドーパント濃度（低くドープした、あるいは非ドープ）を有する先端部材料のエッチング速度よりも高い。

本発明の実施形態による方法において、基板は、電気的な回路、例えばＣＭＯＳ回路を含むことができる。この電気的な回路は、本発明の実施形態による先端部の形成が始まる前に、存在可能である。このことは、電気的回路形成に関する高温プロセスを最初に行なうことができるので有利である。

本発明の実施形態による方法は、４５０℃を超えない温度、例えば４００℃を超えない温度で行なうことができる。先端部材料層は、半導体材料、好ましくは４５０℃を超えない温度で提供される半導体材料であってもよく、例えば、３００℃で蒸着可能な非晶質シリコン、あるいは４２０℃で蒸着可能なシリコン・ゲルマニウム、例えば微晶質のシリコン・ゲルマニウムのようなものである。

先端部形成プロセスが低温で実行可能なこと、例えば、電気的回路が既に形成された後、既に形成された電気的回路を破壊することなく、先端部を形成するプロセスが処理、例えばＣＭＯＳ後の処理を可能にするということは、本発明の実施形態の利点である。

本発明の実施形態による方法は、基板上で行なうこともでき、ここで基板は、カンチレバー構造の一部であり、あるいはカンチレバー構造の上部に形成される。本発明の実施形態において、先端部は、例えば、プローブに基づくデータ記憶装置の一部として用いることができる。別の実施形態において、カンチレバー構造は、集積回路および同様の製品をテストするための例えばプローブ・カードの製造において使用されるような、カンチレバー電気的コネクタ要素の一部であってもよい。カンチレバー電気的コネクタは、テストされるデバイスの例えば導体パッドのような電気的接点と、テスト装置の例えば別の導体パッドのような別の電気的接点との間で電気的接触を提供するように設計されている。よって、カンチレバー電気的コネクタは、プローブ・カード・アセンブリーにおける電気的経路の一部を提供する。そこでは、プローブ・カード・アセンブリーは、テストされるデバイスとテスト装置との間の電気的な相互接続を提供する。

等方性エッチングの間に、直接、鋭い先端部を形成することができ、並びに、従来技術の方法のような繰り返しの熱酸化および酸化物エッチング工程の必要性を回避することができるということが本発明による方法の利点である。

更なる利点は、プロセスの単純化、およびプロセスの均一化である。先端部半径の変化は、ドーパント変動によって数ｎｍの範囲に制限可能である。

別の態様において、本発明は、ＣＭＯＳの上部に半導体先端部を設ける。ここで、半導体先端部は、２０ｎｍ未満、例えば１と２０ｎｍとの間、あるいは１と１０ｎｍとの間の上部の直径を有する。半導体先端部は、本発明の方法の実施形態による方法によって形成可能である。

さらに別の実施形態において、半導体先端部は、２０ｎｍ未満の、例えば１と２０ｎｍとの間の上部直径と、５ｎｍ未満の表面粗さとを有することで特徴付けられる。発明の特定の好ましい態様は、添付の独立請求項及び従属請求項の中で述べられている。従属請求項からの特徴は、独立請求項の特徴と結合でき、請求項において単にではなく適切に明示的に述べられた他の従属請求項の特徴と結合できる。

発明の特徴およびその利点と共に、構成及び動作方法の両方は、発明の原理を例示により図示する添付の図面とともに読んだとき、以下の詳細な記述を参照することで最も理解することができる。この記述は、例示のみのために示され、発明の範囲を制限するものではない。以下に引用された参照図は、添付の図を示す。

図１は、本発明の実施形態に従って形成可能な鋭い先端部の模式的な断面図であり、ここで、Ｄは上部の直径である。 図２は、本発明の実施形態に従って形成された鋭い先端部を有するカンチレバー構造の略図である。 図３（ａ）は、本発明の実施形態による先端部の形成プロセスにおいて、異なる方法の工程を示す。 図３（ｂ）は、本発明の実施形態による先端部の形成プロセスにおいて、異なる方法の工程を示す。 図３（ｃ）は、本発明の実施形態による先端部の形成プロセスにおいて、異なる方法の工程を示す。 図３（ｄ）は、本発明の実施形態による先端部の形成プロセスにおいて、異なる方法の工程を示す。 図４は、ＳＵＰＲＥＭ４シミュレーションの結果を示し、上部に円形のハードマスク層を有する１μｍ厚の非晶質シリコン層において、リン注入後のリンの濃度を示しており、ここでハードマスクは１μｍの直径の円形形状を有する。 図５は、ハードマスク層を除去し等方性ドライエッチング後、低くドープした非晶質シリコン（１０^１７ｃｍ^−３）と比較して高くドープされた非晶質シリコン（１０^２０ｃｍ^−３）のエッチング速度を２倍とした場合の、図４に示される構造のＳＵＰＲＥＭ４シミュレーションの結果を示す。 図６は、非晶質シリコン層の部分的な等方性ドライエッチング、ハードマスク層の除去、および非晶質シリコン層のさらなる等方性ドライエッチングの後に、低くドープした非晶質シリコン（１０^１７ｃｍ^−３）と比較して高くドープされた非晶質シリコン（１０^２０ｃｍ^−３）のエッチング速度を２倍とした場合の、図４に示される構造のＳＵＰＲＥＭ４シミュレーションの結果を示す。 図７は、ハードマスク層を除去し等方性ドライエッチング後、低くドープした非晶質シリコン（１０^１７ｃｍ^−３）と比較して高くドープされた非晶質シリコン（１０^２０ｃｍ^−３）のエッチング速度を３倍とした場合の、図４に示される構造のＳＵＰＲＥＭ４シミュレーションの結果を示す。 図８は、本発明の実施形態による製造方法を図示するフローチャートである。

異なる図面において、同じ参照符号は、同一のあるいは類似の構成部分を示している。
以下の詳細な説明において、多数の特定の詳細は、発明の完全な理解、及び、特定の実施形態において発明がどのように実施可能かを提供するために述べられている。しかしながら、本発明は、これらの特定の詳細なしに実施可能であることが理解されるだろう。他の例では、既知の方法、手順、および技術は、本発明の特徴を不明瞭にしないように、詳細に記述されていない。本発明は、特定の実施形態に関して、およびある図面に関して記述されているが、発明は、それに制限されず、請求項によってのみ限定される。ここに含まれ記述された図面は、模式的であり、発明の範囲を制限するものではない。また、図面において、幾つかの構成部分のサイズは、誇張されていることもあり、説明の目的のため縮尺通りに描かれていない。寸法及び相対的寸法は、発明の実施への実際の縮小に対応していない。

更に、明細書及び請求範囲において、第１、第２、第３、等の用語が類似の構成部分同士を区別するために使用されているが、順番、時間的な、空間的な、ランキング的な、あるいは他のいかなる方法におけるものを示すために必要なものではない。そのように使用される用語は適切な状況下で交換可能であり、ここに記載される発明の実施形態はここに記述され又は図示される以外の他の順番にて動作可能であるということを理解すべきである。

さらに、明細書及び請求範囲において、上部、底部、上方、下方、等の用語が記述的な目的のために使用されるが、相対的な位置を記述するために必要ではない。そのように使用される用語は適切な状況下で交換可能であり、ここに記載される発明の実施形態はここに記述され又は図示される以外の他の配向性にて動作可能であるということを理解すべきである。

用語「備える」は、それ以後に列挙する手段に限定されるように解釈すべきではないことに注意すべきである。即ち、それは、他の構成部分又は工程を排除しない。よって、そのように述べられた特徴、整数、工程、又は部品を明記するように解釈されるべきであり、１つ以上の他の特徴、整数、工程、又は部品、あるいはそれらのグループの存在や追加を妨げない。したがって、表現「手段Ａ及びＢを備えたデバイス」の権利範囲は、部品Ａ及びＢのみからなるデバイスに限定されるべきではない。それは、本発明に関して、デバイスの唯一関連ある部品がＡ及びＢであるということを意味する。

寸法を表す全ての数、例えば、厚み、ドーパント濃度、等のものは、全ての場合において用語「約」により修正されるように理解されるべきである。したがって、反対に示されていないならば、明細書及び添付の請求範囲にて述べられた数値パラメータは、本発明により得られると想定される所望の特性に依存して変更可能な近似値である。最低限でも、各数値パラメータは、有効数字の数、および通常の丸めるアプローチに照らして解釈されるべきである。

この明細書の全体にわたり参照する「一つの実施形態」あるいは「ある実施形態」は、実施形態に関する特定の特徴、構造、又は特性が本発明の少なくとも１つの実施形態に含まれているということを意味する。したがって、この明細書全体の種々の箇所に記載される「一つの実施形態において」あるいは「ある実施形態において」の文言は、必ずしも同じ実施形態を参照するものではない。しかしその場合もある。更に、この開示内容から当業者には明らかになるであろうように、一若しくは複数の実施形態において、特定の特徴、構造、又は特性は、いずれかの適切な方法において結合可能である。

同様に、発明の例示的な実施形態の記述において、開示内容を合理化し、一若しくは複数の様々な創造的な態様の理解を助けるため、当然のことながら、発明の様々な特徴は、時々、単一の実施形態、図、又は記述にまとめられる。しかしながら、この開示方法は、クレームされた発明が各請求項に明確に述べられるものよりも多い特徴を必要とするという意図を反映するように解釈されるべきではない。むしろ、以下の請求項が示すように、創造性のある態様は、単一の先の開示された実施形態のすべての特徴よりも少なく存在する。したがって、詳細な説明に続く請求項は、この発明の別個の実施形態としてそれ自身に基づく各請求項とともに、この詳細な説明内へ明らかに組み込まれる。

更に、ここに記述された幾つかの実施形態は、他の実施形態に含まれた他の特徴ではない幾つかを含むが、異なる実施形態の特徴の組み合わせは、当業者によって理解されるであろうように、発明の権利範囲内であることを意味し、異なる実施形態を形成する。例えば、以下の請求項において、クレームされた実施形態のいずれかは、いずれかの組み合わせにて用いることができる。

発明は、発明のいくつかの実施形態の詳述によって記述されるだろう。発明の他の実施形態は、添付の請求範囲により規定されるように、発明の技術的な教示から逸脱せずに、当業者の知識により構成可能であることは明らかである。

以下では、詳細な記述は、例えばプローブに基づくデータ記憶装置において使用するため、ＭＥＭＳ処理により、例えば高さが１μｍと２μｍとの間で、上部の直径が１と１００ｎｍとの間である小さく鋭い先端部をカンチレバー構造上に形成する方法に関する。しかしながら、本発明は、これに限定されず、より一般的に、ＭＥＭＳ処理により小さく鋭い先端部を基板上に形成する方法に関する。本発明の実施形態による方法の工程の一般的な概観は、図８のフローチャートに示される。

本発明は、例えば１００ｎｍ未満の例えば５０ｎｍ未満の上部直径を有するサブミクロンおよび鋭い先端部を製造するための簡単な方法８０を提供し、ここで、先端部製造プロセスは、４５０℃を超えない温度で行なわれる。そのような鋭い先端部は、例えばカンチレバー構造上に形成可能であり、例えばプローブに基づくデータ保存システム、例えば、鋭い先端部を備えた複数のプローブを備えるものに用いることができる。図１は、上部の直径がＤの先端部１０の略図（断面）である。先端部上部の直径Ｄは、できるだけ小さくてもよく、例えば１００ｎｍ未満、好ましくは５０ｎｍ未満であってもよい。図２は、鋭い先端部１０を有するカンチレバー構造１１を示し、それは、例えばプローブに基づくデータ保存システムにて使用可能である。

本発明の実施形態による製作方法の利点は、電子回路後の加工、例えばＣＭＯＳ後の加工用に使用可能なことであり、ここで第１の集積回路、例えばＣＭＯＳ回路が加工され、その後、ＭＥＭＳデバイス、例えばカンチレバー、カンチレバー先端部が集積回路上に一般的に加工される。例えば、ＥＰ−０７０６１７３１に記載されるようなプロセスは、ＭＥＭＳ後処理に使用可能であり、ここでＣＭＯＳ回路は、ＭＥＭＳ加工の間、保護層によって保護されており、及び電気的接続は、ＭＥＭＳデバイスと下のＣＭＯＳ回路との間でなすことができる。

上述したように、本発明の実施形態において、鋭い先端部は、カンチレバー上に、例えばＭＥＭＳカンチレバーに形成されてもよい。カンチレバー構造を形成するための構造材料は、いずれかの適当な材料、例えばＳｉＧｅ（例えば、４５０℃あるいは４５０℃未満の温度で蒸着された）であってもよく、一方、例えばＳｉＯ_２のような犠牲層は、例えば酸化物、例えばＨＤＰ（高密度プラズマ）酸化物であってもよい。しかしながら、カンチレバー構造を形成するために他の材料が用いられてもよく、他の材料が犠牲層のために用いられてもよい。カンチレバーは、更に、例えば電気的な絶縁層のような付加層で覆われる。カンチレバーが完成した後、本発明の実施形態による先端部を形成する加工が実行可能である。

本発明の実施形態による先端部を形成する方法８０の詳細な方法工程は、図３（ａ）から図３（ｄ）に図示されている。

第１工程８１において、基板が取得され、該基板は先端部材料の層を設けている。図３（ａ）に図示されるように、これは、基板３０を取得して、基板３０上に先端部材料層３１を蒸着することによって行なうことができる。

本発明の実施形態において、用語「基板」は、いかなる基礎をなす材料、あるいは使用可能な材料、又は、本発明の実施形態に関する鋭い先端部１０がその上に形成可能な材料を含むことができる。基板３０は、例えばドープされたシリコン、ガリウム・ヒ素（ＧａＡｓ）、ガリウム・ヒ素・リン（ＧａＡｓＰ）、インジウム・リン（ＩｎＰ）、ゲルマニウム（Ｇｅ）、又はシリコン・ゲルマニウム（ＳｉＧｅ）基板、のような、例えば半導体基板を含むことができる。基板３０は、半導体基板部分に加えて、例えばＳｉＯ_２あるいはＳｉ_３Ｎ_４層のような絶縁層を含むことができる。基板３０は、電気的な回路、例えば少なくとも１つのトランジスター例えばＣＭＯＳトランジスターを備えることができる。よって、用語「基板」は、対象の層あるいは部分の基礎となる層のための要素を一般的に定義するために使用される。また、基板３０は、層が形成される他のいずれのベース、例えばガラスまたは金属層であってもよい。基板３０は、例えば、カンチレバー例えばＳｉＧｅカンチレバーの上部層を表わすこともできる。カンチレバーのこの上部層は、例えばＳｉＣ層のような、例えば電気的な絶縁層であってもよい。

先端部材料層３１は、例えば非晶質シリコン、又は微晶質シリコン・ゲルマニウムの層であってもよい。しかしながら、他の先端部材料層も、同様に用いられてもよい。先端部材料層３１は、非ドープの、あるいは低ドープした材料の、例えば１０^１７ｃｍ^−３以下のドーパント濃度を有する層であってもよい。電気的回路、例えばＣＭＯＳ回路を備えた基板３０上に先端部１０を形成するとき、４５０℃を超えない温度で蒸着可能で、及び、基板の上部層例えばカンチレバー構造の上部層、例えばＳｉＣ層に良好な選択性で等方的にエッチングされることができる、いずれの適切な材料が使用可能である。先端部材料層３１の厚さは、例えば０．５μｍと５μｍとの間、例えば０．５μｍと３μｍとの間、例えば１μｍと２μｍとの間、の範囲であってもよい。先端部材料の蒸着は、例えば、化学蒸着法（ＣＶＤ）、プラズマ化学気相成長法、又はプラズマ支援ＣＶＤ技術によって行うことができ、４５０℃を超えない温度で実行可能である。例えば、シリコン・ゲルマニウム層の蒸着は、３００℃から４５０℃の蒸着温度で実行可能であり、また、非晶質シリコン層の蒸着は、３００℃と４５０℃との間の範囲の温度にて行なうことができる。

先端部材料層３１を設けた基板３０を取得した後、例えば、基板３０上に先端部材料層３１を蒸着後、図８におけるフローチャートの第２の工程８２に図示されるように、ドーピング・プロファイルを例えば注入によって先端部材料層３１に設けることができる。ドーピング・プロファイルの２次元分布が図５、図６、および図７に示されている。先端部材料層３１にドーピング・プロファイルを設けるために、図３（ｂ）および図８のフローチャートの工程８４に図示されるように、ハードマスク層３２例えばレジスト層が、当業者に知られた適切ないずれかの方法によって、蒸着されパターン化されてもよい。ハードマスク層３２は、下部の先端部材料層３１に対して比較的高い選択性を有する材料層であってもよく、それは例えば感光性ポリマーであってもよい。ハードマスク材料は、適切ないずれかの手段、例えばスピンコーティングによって塗布される。ハードマスク材料層３２を塗布した後、それはフォトリソグラフィーによりパターン化可能である。不透明な及び透明な領域を有するフォトマスクを通して紫外線光の露光を介して、又は、レーザー・ビームまたは電子ビームを用いて直接に書くことにより、潜像がハードマスク層３２内に形成可能である。（ハードマスク材料がいわゆるポジ又はネガの材料かどうかに依存して）露光され又は露光されていないハードマスク層３２の領域は、適切な溶媒ですすぐことで除去される。そのようなハードマスク層３２のパターン化は、後の加工で先端部１０が位置すべきところに、例えば円形のスポットの形成を備えてもよい。そのような円形のスポットの直径は、例えば０．５μｍと３μｍとの間、例えば１μｍと２μｍとの間の範囲にあってもよい。

次に、例えばリンのドーピング工程のようなドーピング工程８５が行なわれる。他のドーパントが用いられてもよい。しかしながら、非ドープと、リンがドープされた層との間のエッチング速度の変化は、３分の１までにすることができ、このことは、特に有益である。ドーピングは、当業者に知られたいずれの適当な技術によって行うことができる。好ましい実施形態において、ドーピングは、イオン注入によって行われてもよい。これは非常に制御可能な方法であり、また、注入されたプロファイルは、特に有利な深さを有することができる。例えば６０ＫｅＶと７５０ＫｅＶとの間の範囲のエネルギーを有する中間のエネルギー注入器が使用可能である。従来のドーズ量およびチルト値は、使用可能であり、例えば〜１ｅ^１５ｃｍ^−２のドーズ量および〜０度のチルト角である。しかしながら、他のドーズ量、及び／又はチルト角も使用可能である。本発明の実施形態において、イオン注入によるドーピングは、異なった注入エネルギー及び／又は異なったドーズ量を備えた後続の複数のイオン注入工程を行なうことを含むことができる。好ましい実施形態において、先端部材料層３１において結果として生じるドーピング・プロファイルは、高度にドープされた領域３３に囲まれた、先端部１０が位置することになっている（つまりパターン化されたハードマスク層３２の下で）非ドープあるいは軽くドープされた円錐形状の領域３４を備えることができる。高度にドープされた領域におけるドーピング濃度は、１０^１７ｃｍ^−３を超える、好ましくは１０^１８ｃｍ^−３を超えてもよい。ドーピング工程を行なった後の構造が図３（ｃ）に図示されており、図３（ｃ）は、先端部材料層３１の高度にドープされた部分３３、およびハードマスク３２の真下の先端部材料層３１の低度にドープされたあるいは非ドープの部分３４を示している。

先端部１０を形成するために、図８のフローチャートの第３工程８３におけるように、先端部材料のドープされた層３３、３４の等方性のエッチング工程が行なわれ、ここでは、先端部材料層のドープされた領域３３のエッチング速度は、低度にドープされた又は非ドープ領域３４のエッチング速度よりも速い（選択的に２〜３倍速い）。等方性のエッチング工程は、例えばドライエッチング工程、例えばフッ素系のエッチング工程（例えばＣＨＦ_３、ＣＦ４、ＳＦ_６）を備える。例えば、ＣＦ_４−Ｏ_２プラズマにおいてリンをドープした非晶質シリコンのエッチング速度は、低度にドープされた又は非ドープ材料のエッチング速度よりも約２倍速いことが知られている。（I.Haller 等による、「Selective Wet and Dry Etching of Hydrogenated Amorphous Silicon and Related Materials」、J. Electrochem. Soc, Vol. 13, No. 8, ８月 １９８８年，２０４２−２０４５）。さらに時間、均一性等のような、エッチング工程のパラメータの最適化は、さらに高いエッチング選択性を導くであろう。高度にドープされた先端部材料と、軽くあるいは非ドープの先端部材料との間のエッチング速度の違いのため、等方性エッチングの結果は、図３（ｄ）に示されるように、鋭い円形先端部１０であるかもしれない。ドライエッチングの代替として、等方性ウェットエッチングが使用可能である。しかしながら、ウェットエッチングは、それほど正確でないことがあり、ドライエッチングと比較してウエハにわたり均一性が低いことに悩まされることがある。

本発明の実施形態において、ハードマスク３２は、等方性エッチング工程８３を開始する前に除去可能である。代わりの実施形態において、ハードマスク３２は、等方性エッチング工程８３を開始する前に除去されないこともある。例えば、先端部材料層３３、３４の部分的なエッチングは、ハードマスク３２を除去する前に行なわれることがある。

本発明の実施形態により先端部１０を形成した後、先端部１０は、電気的導電層（不図示）、例えば金属層、例えばＰｔ層で覆われてもよい。好ましい実施形態において、電気的導電層は、良好な付着を提供するＴｉＮの薄い層（例えば８〜１２ｎｍ、例えば１０ｎｍ）およびＰｔの薄層（例えば８０〜１００ｎｍ）を備えることができる。しかしながら、他の材料および他の層の厚さが用いられてもよい。電気的導電層は、いずれの適当な方法で適用されてもよく、例えば先端部１０上にスパッタされてもよい。先端部１０を覆う電気的導体材料は、高い電気伝導率を有することができ、耐摩耗性で、化学的に不活性であってもよい。電気的導電層は、先端部１０の接触面を形成するためにエッチングすることができる。あるいは、先端部１０の導電層をパターン化するために、リフトオフプロセスが使用可能である。

本発明の実施形態による方法の利点は、等方性エッチングの間に鋭い先端部が直接形成可能であり、従来技術の方法のような、繰り返される熱酸化および酸化物エッチング工程の必要性を避けることができる点である。本発明の実施形態による方法のさらなる利点は、先端部を形成するプロセスが４５０℃を超えない温度で行なうことができ、それにより、電気的な回路の加工後に、例えばＣＭＯＳ後の加工の後に、先端部の加工を可能にする点である。更なる利点は、プロセスが単純な点およびプロセスの均一性である。先端部半径の変化は、ドーパントの変動によって数ｎｍの範囲にて制限可能である。

本発明の実施形態による方法のテクノロジーキャド（ＴＣＡＤ）シミュレーション、例えばＳＵＰＲＥＭ４シミュレーションが実行され、その結果は、図４から図７に図示されている。

先端部材料層３１に関し、１μｍ厚の非晶質シリコン層が仮定され、その上部に円形パターンを有する１．８μｍ厚のハードマスク（レジスト）層３２を有し、上記ハードマスクの円形は１μｍの直径を有する。リン注入シミュレーション（図４）は、チルト角０度で、７５０ＫｅＶ、５００ＫｅＶ、２５０ＫｅＶ、および６０ＫｅＶの注入エネルギー、並びに１ｅ^１５ｃｍ^−２の注入ドーズ量を有する後続の注入工程後に、適切なリン濃度プロファイルを得ることができることを示している。図４のシミュレーション結果は、円形のハードマスク３２のまわりにおける注入がハードマスク３２の端に高いリン濃度領域３３を生成し、ドーパントのラテラル・ストラグル（lateral straggle）が円形のハードマスク３２の中央４０の方へ向かってドーピング勾配を提供するということを示している。ドーパントのラテラル・ストラグルは、ハードマスク３２の中央下の先端部材料層３１に、円錐形状の非ドープあるいは軽くドープされた領域３４を規定する。

図５および図７は、図４に示す構造のＳＵＰＲＥＭ４シミュレーションの結果に重畳された、得られた構造を示し、該構造は、先端部１０を含み、等方性のドライエッチングに続くハードマスク層３２の除去後、低度にドープされた（１０^１７ｃｍ^−３）非晶質シリコン領域３４と比較して高度にドープされた（１０^２０ｃｍ^−３）非晶質シリコン領域３３に関して、２倍（図５）および３倍（図７）高いエッチング速度であると推測される。ドーピング・プロファイル（図４）が与えられ、及び高度にリンがドープされた領域３３と、低度にドープされたシリコン領域３４との間のエッチング速度差が与えられて、ハードマスク端のシリコン領域３３は、ハードマスク３２の中央下のシリコン領域３４よりも速くエッチング可能で、及び先端部形状を得ることができる。図５および図７のシミュレーション結果を比較すると、より小さな上部直径を有するより鋭い先端部が、より高いエッチング選択性を有する場合に得ることができるということを結論付けることができる。

図６は、図４に示す構造のＳＵＰＲＥＭ４シミュレーションの結果の一部に重畳された、得られた構造を示し、該構造は、先端部１０を含み、非晶質シリコン層の部分的な等方性のドライエッチング、ハードマスク層３２の除去、及びさらに非晶質シリコン層の等方性ドライエッチングの後、低度にドープされた（１０^１７ｃｍ^−３）非晶質シリコン領域３４と比較して高度にドープされた（１０^２０ｃｍ^−３）非晶質シリコン領域３３に関して、２倍高いエッチング速度であると推測される。図５および図６のシミュレーション結果と比較すると、ハードマスク層３２を除去する前の部分的な等方性エッチングは、より小さな上部直径を有するより鋭い先端部を得ることに有益なことがあると結論付けることができる。

上述の説明は、発明のある実施形態の詳細である。しかしながら、説明がどんなに詳しくても、本発明は多くの方法で実施可能であることが十分に理解されるだろう。発明のある特徴あるいは態様を述べるときの特定の用語の使用は、その用語が関連付けられる発明の特徴あるいは態様のいかなる特別の特徴を含むように制限するために、その用語がここで再定義されていることを示唆するように取られるべきではないことに注意すべきである。

本発明による装置に関して、材料と同様に、好ましい実施形態、特定の構造、および配置が論じられているが、添付の請求範囲により規定されるように、この発明の範囲から逸脱することなく、形式的及び詳細に種々の変更又は修正がなされても良いことは理解されるべきである。

Claims (11)

1. 半導体先端部（１０）の製造方法（８０）であって、
   先端部材料層（３１）が備わる基板（３０）を取得すること（８１）、
   先端部材料層（３１）にドーピング・プロファイルを設けること（８２）、ここでドーピング・プロファイルは、第２ドーパント濃度の領域（３３）で囲まれた第１ドーパント濃度のテーパー状形状領域（３４）を備え、上記第１ドーパント濃度は第２ドーパント濃度よりも低い、
   第２ドーパント濃度を有する先端部材料のエッチング速度が第１ドーパント濃度を有する先端部材料のエッチング速度よりも実質的に大きい化学エッチングを用いることで先端部材料層（３１）を等方的にエッチングすること（８３）、
   を備えた半導体先端部の製造方法。
2. テーパー状形状領域（３４）を設けることは、円錐形状領域、ピラミッド形状領域、又はくさび形状領域のいずれかを設けることを備える、請求項１記載の半導体先端部の製造方法。
3. 先端部材料層（３１）にドーピング・プロファイルを設けること（８２）は、先端部材料層（３１）にハードマスク（３２）を形成すること、及び、ドーピング工程を実施し（８５）、それによりマスクとしてハードマスク（３２）を使用する、請求項１又は２記載の半導体先端部の製造方法。
4. ハードマスク（３２）を除去することをさらに備え、ここで等方的にエッチングすること（８３）は、ハードマスク（３２）の除去前又は後で実行される、請求項３記載の半導体先端部の製造方法。
5. ドーピング・プロファイルを設けること（８２）は、イオン注入によって行なわれる、請求項１から４のいずれかに記載の半導体先端部の製造方法。
6. 等方的にエッチングすること（８３）は、ドライエッチング工程によって行なわれる、請求項１から５のいずれかに記載の半導体先端部の製造方法。
7. 基板（３０）は、電気的回路を備える、請求項１から６のいずれかに記載の半導体先端部の製造方法。
8. 当該製造方法は、４５０℃を超えない温度で行なわれる、請求項１から７のいずれかに記載の半導体先端部の製造方法。
9. 基板（３０）は、カンチレバー構造の部分、あるいはカンチレバー構造の上部に形成される、請求項１から８のいずれかに記載の半導体先端部の製造方法。
10. ＣＭＯＳ上部の半導体先端部（１０）であって、２０ｎｍ未満の上部直径を有する、半導体先端部。
11. 半導体先端部（１０）は、５ｎｍ未満の表面粗さを有する、請求項１０記載の半導体先端部。

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