KR100520631B1

KR100520631B1 - 나노스케일 디지털 데이터 저장 장치

Info

Publication number: KR100520631B1
Application number: KR10-2003-0050628A
Authority: KR
Inventors: 비.페트린안드레이
Original assignee: 삼성전자주식회사
Priority date: 2003-07-23
Filing date: 2003-07-23
Publication date: 2005-10-13
Also published as: US20050018587A1; KR20050011492A; US7355955B2

Abstract

본 발명에 따른 나노스케일 디지털 데이터 저장 장치는 기판 상에 디지털 데이터가 기록/독취되는 폴리머 층이 적층된 저장 매체와; 그 일단이 기판에 고정되며, 인가된 전류에 따라 발열하는 팁이 그 자유단에 형성된 캔틸레버가 복수 배열된 칩을 포함하며, 데이터 기록시에 상기 칩 상의 팁들은 상기 저장 매체 상의 고정된 비트 포지션들에 정렬된 상태로 상기 저장 매체와 접촉하며, 상기 칩은 '1'을 기록할 시에 해당 캔틸레버에 상대적으로 낮은 전류를 인가하고, '0'을 기록할 시에 해당 캔틸레버에 상대적으로 높은 전류를 인가한다.

Description

나노스케일 디지털 데이터 저장 장치{NANOSCALE DIGITAL DATA STORAGE DEVICE}

본 발명은 데이터 저장 장치에 관한 것으로서, 특히 기계적 접촉에 의해 데이터를 기록(writing) 및 독취(reading)하는 나노스케일 디지털 데이터 저장 장치에 관한 것이다.

토마스 알. 알브레히트(Thomas R. Albrecht) 등에 의해 발명되어 특허허여된 미국특허번호 제5,537,372호(HIGH DENSITY DATA STORAGE SYSTEM WITH TOPOGRAPHIC CONTACT SENSOR)는 팁(tip)을 포함하는 캔틸레버(cantilever)를 이용한 데이터 저장 시스템을 개시하고 있다. 위 특허에서는, 팁이 데이터 저장 매체(storage medium)의 표면과 물리적으로 접촉되며, 상기 매체는 데이터 트랙들에서 기계식 독취 가능한 데이터를 나타내는 홈(pit) 형상의 표면 표시들을 갖는다. 데이터 독취시에, 상기 캔틸레버의 변형이 감지되고, 데이터를 독취하기 위해 해독된다. 상기 저장 매체가 열 변형 가능한 표면을 갖는다면, 상기 매체 표면에 홈을 형성하기 위해 상기 팁이 상기 매체의 표면과 접촉할 때 상기 팁을 가열함으로써 상기 매체 상에 데이터를 기록할 수 있다. 상기 팁은 레이저 빔(laser beam)에 의해 가열된다.

최근에, 팁의 가열 방식을 개선하기 위해 팁 근처의 전기-저항 영역(electrically-resistive region)에 전도성 경로(conductive path)를 제공하기 위해 단결정 실리콘 캔틸레버에 선택적으로 보론(boron)을 도핑하는 방법이 제안된 바 있다. 상기 팁은 상기 전도성 경로에 전류가 통할 때 가열된다.

이러한 종래의 데이터 저장 장치에서는 캔틸레버가 저장 매체에 수직한 방향으로 강제적 변형 또는 이동이 가능하도록 하는 수단을 구비하고 있으며, '1'의 디지털 비트(digital bit)를 기록하는 경우에 해당 캔틸레버를 상기 저장 매체의 표면에 접촉시키고, '0'의 디지털 비트를 기록하는 경우에 해당 캔틸레버를 상기 저장 매체의 표면으로부터 이격시키는 방식을 취하게 된다. 또한, 데이터 기록 전에 상기 저장 매체의 표면 전체를 높은 온도로 가열함으로써, 표면 장력에 의한 형상 복원으로 인하여 이전에 형성되어 있었던 홈들을 제거하게 된다.

그러나, 이와 같은 기록 방식을 취하는 종래의 데이터 저장 장치는 각 캔틸레버를 강제 이동 또는 변형시키기 위해 복잡한 구성을 취하게 되며, 캔틸레버들의 수가 증가함에 따라 이러한 이동 수단의 수도 증가하고, 이로 인해 고비용과 낮은 안정성을 유발하게 된다는 문제점이 있다. 따라서, 이러한 데이터 저장 장치는 대량 생산에 적합하지 못하다는 문제점이 있다. 또한, 데이터 기록 전에 저장 매체의 표면 전체를 가열하는 방식을 취함으로써, 에너지 효율성 측면에서 바람직하지 못하다는 문제점이 있다.

본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 대량 생산에 적합하도록 간단한 구성을 갖는 나노스케일 디지털 데이터 저장 장치를 제공함에 있다.

또한, 본 발명의 목적은 에너지 효율성 측면에서 종래에 비하여 크게 향상된 나노스케일 디지털 데이터 저장 장치를 제공함에 있다.

상기한 문제점을 해결하기 위하여, 본 발명에 따른 나노스케일 디지털 데이터 저장 장치는 기판 상에 디지털 데이터가 기록/독취되는 폴리머 층이 적층된 저장 매체와; 그 일단이 기판에 고정되며, 인가된 전류에 따라 발열하는 팁이 그 자유단에 형성된 캔틸레버가 복수 배열된 칩을 포함하며, 데이터 기록시에 상기 칩 상의 팁들은 상기 저장 매체 상의 고정된 비트 포지션들에 정렬된 상태로 상기 저장 매체와 접촉하며, 상기 칩은 '1'을 기록할 시에 해당 캔틸레버에 상대적으로 낮은 전류를 인가하고, '0'을 기록할 시에 해당 캔틸레버에 상대적으로 높은 전류를 인가한다.

이하에서는 첨부도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 본 발명을 설명함에 있어서, 관련된 공지기능이나 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하지 않게 하기 위하여 생략한다.

도 1은 본 발명에 따른 나노스케일 디지털 데이터 저장 장치의 구성을 나타내는 도면이다. 상기 저장 장치(100)는 캔틸레버 칩(cantilever chip, 110)과, 저장 매체(150)와, 스테이지(stage, 160)를 포함하한다.

상기 캔틸레버 칩(110)은 매트릭스(matrix) 구조로 배열된 복수의 캔틸레버 셀들(cantilever cells, 130)을 포함하며, 각 캔틸레버 셀(130)은 '1' 또는 '0'을 나타내는 1 비트의 디지털 데이터를 상기 저장 매체(150)에 기록하거나 독취할 수 있다. 상기 각 캔틸레버 셀(130)은 캔틸레버(140)와, 그 밑에 형성된 빈 공간(135)을 포함하며, 상기 각 캔틸레버(140)는 팁(146)이 형성된 전기-저항성 플랫폼(platform, 144)과 상기 플랫폼(144)과 기판(substrate, 120)을 연결하는 다리 부분(leg, 142)을 포함한다. 디지털 데이터 기록/독취시에 상기 캔틸레버 칩(110) 상의 모든 팁들(146)은 상기 저장 매체(150) 상의 고정된 비트 포지션들(bit positions)에 정렬된 상태로 상기 저장 매체(150)와 접촉하게 된다.

상기 저장 매체(150)는 기판(152)과, 상기 기판(152) 상에 적층되며 70㎚ 교차 연결(cross-linked), 40㎚ 하드-베이킹된(hard baked) 포토레지스트 층(photoresist layer, 154)과, 상기 포토레지스트 층(154)에 적층되며 디지털 데이터가 기록/독취되는 폴리메틸메타크릴레이드 층(polymethylmethacrylate layer: PMMA layer, 156)을 포함한다.

상기 스테이지(160) 상에 상기 저장 매체(150)가 안착되며, 상기 스테이지(160)는 상기 칩(110)과 상기 저장 매체(150)의 상대적 위치를 조절하기 위해, 상기 저장 매체(150)를 삼차원적으로 이동시킨다.

도 2a는 도 1에 도시된 장치가 디지털 데이터를 기록하는 방식을 개략적으로 설명하기 위한 도면이며, 도 2b는 도 2a의 A 부분을 확대한 도면이다. 디지털 데이터 기록/독취시에 캔틸레버(140)의 팁(146)은 해당 비트 포지션에 정렬된 상태로 저장 매체(150)에 접촉하게 되는데, 이 때 상기 팁(146)의 끝단은 상기 저장 매체(150)의 포토레지스트 층(154)에 접하거나 인접하게 위치된다. 비트 사이즈(bit size)는 상기 폴리메틸메타크릴레이드 층(156)에 삽입된 상기 팁(146)의 최대 폭을 나타내며, 바람직하게는 40㎚ 이내인 것이 바람직하다. 비트 기록을 위한 임계 온도(threshold temperature)는 350℃ 정도이며, 이 온도에서 상기 캔틸레버(140)의 스프링 상수(spring constant)는 0.01~3 N/m 범위의 값을 갖는다.

도 3a 내지 도 3c는 도 1에 도시된 장치가 '1'의 비트를 기록하는 과정들을 시간순으로 나열한 도면들이다.

도 3a는, 캔틸레버(140)의 팁(146)이 저장 매체(150)와 이격된 상태로 해당 비트 포지션에 정렬되어 있는 상태를 나타낸다. 이러한 비트 포지션에는 '1' 또는 '0'의 비트가 기록되거나, 그 위치로부터 '1' 또는 '0'의 비트가 독취된다. 도시된 바와 같이, 상기 저장 매체(150)의 비트 포지션에는 홈이 없으며, 이는 상기 비트 포지션에 '0'의 비트가 기록되어 있음을 나타낸다.

도 3b를 참조하면, 상기 캔틸레버(140)의 팁(146)이 상기 저장 매체(150)의 표면에 접촉하고 있으며, 상기 팁(146)은 상대적으로 낮은 온도로 가열되어 있다.

도 3c는, 상기 저장 매체(150) 상의 비트 포지션에 '1'의 비트를 기록한 후, 상기 캔틸레버(140)의 팁(146)이 상기 저장 매체(150)로부터 이격되어 있는 것을 나타낸다.

도 4a 내지 도 4c는 도 1에 도시된 장치가 '0'의 비트를 기록하는 과정들을 시간순으로 나열한 도면들이다.

도 4a는, 캔틸레버(140)의 팁(146)이 저장 매체(150)와 이격된 상태로 해당 비트 포지션에 정렬되어 있는 상태를 나타낸다. 도시된 바와 같이, 상기 저장 매체(150)의 해당 비트 포지션에는 홈이 있으며, 이는 상기 비트 포지션에 '1'의 비트가 기록되어 있음을 나타낸다.

도 4b를 참조하면, 상기 캔틸레버(140)의 팁(146)이 상기 저장 매체(150)의 표면에 접촉하고 있으며, 상기 팁(146)은 상대적으로 높은 온도로 가열되어 있다. 즉, '1'의 비트를 기록할 때 인가하는 전류(170)의 레벨보다 '0'의 비트를 기록할 때 인가하는 전류(175)의 레벨이 더 높다. 상기 팁(146)의 온도가 상기 폴리메틸메타크릴레이드 층(156)의 연화점(softening temperature)보다 충분히 높은 경우에, 상기 폴리메틸메타크릴레이드 층(156)의 표면 장력(surface tension)은 상기 팁(146)에 의해 형성된 홈이 도로 채워지는 현상을 유발한다. 이러한 현상은 표면 장력이 충분히 높은 경우에 발견되는데, 이러한 표면 장력은 비트 사이즈가 작을 수록 증가한다. 이를 위해, 비트 사이즈를 100㎚보다 작게 설정하는 것이 바람직하다.

도 4c는, 상기 저장 매체(150) 상의 비트 포지션에 '0'의 비트를 기록한 후, 상기 캔틸레버(140)의 팁(146)이 상기 저장 매체(150)로부터 이격되어 있는 것을 나타낸다.

도 5a 및 도 5b는 '1' 및 '0'의 비트들이 기록된 상태를 상세히 나타내기 위한 도면이다. 도 5a는 '1'의 비트가 기록된 상태를 나타내고, 도 5b는 '0'의 비트가 기록된 상태를 나타낸다. '0'의 비트의 경우에 저장 매체의 표면에 약간의 흔적이 남아 있으나, '1'의 비트의 홈(180)과 비교하여 볼 때 확연한 차이가 남을 알 수 있다.

도 6a 및 도 6b는 '1' 및 '0'의 비트들을 독취하는 경우들을 설명하기 위한 도면이다. 양 경우들에 있어서, 도시된 각 캔틸레버(140)를 포함하는 칩(110)과 상기 저장 매체(150) 사이의 간격은 비트 기록시의 간격과 동일하게 유지되며, 상기 캔틸레버(140)의 팁(146)은 상기 저장 매체(150) 상의 해당 비트 포지션에 정렬된다. '0'의 비트를 독취하는 경우에 홈이 없으므로 해당 캔틸레버(140)는 변형되며, 변형된 최대 간격은 상기 폴리메틸메타크릴레이드 층(156)의 간격과 유사하거나 동일한 값을 갖는다. 도 6b에서는 이러한 간격이 40㎚ 이하인 것으로 표시되어 있다. '1'의 비트를 독취하는 경우에 해당 팁(146)은 해당 홈에 삽입되므로 변형력을 받지 않는다. 데이터 독취는 이러한 캔틸레버(140)의 변형에 따른 저항 변화를 감지함으로써 수행된다. 독취하는 경우에 인가되는 전류(190)는 기록하는 경우보다 낮다.

도 7은 '1' 및 '0'의 비트들을 독취하는 경우들에 있어서 열 전이차(heat transfer difference)를 설명하기 위한 도면이다. 데이터를 독취하기 위해서는, 팁들(146)이 저장 매체(150)와 접촉하는 것이 필요하다. 팁(146)이 홈에 삽입되는 경우에 열 흐름이 증가되는데, 이는 상기 홈과의 열 접촉뿐만 아니라 주로 팁(146) 이외의 다리 부분들(142)에 열이 전도되어 공기 중을 지나 상기 저장 매체(150)에 전달되는 것에 기인한다. 만약 상기 캔틸레버(140)의 유연성이 크지 않다면, 상기 폴리메틸메타크릴레이드 층(156)의 손상(wearing)는 충분히 작을 것이고, 반복적으로 데이터를 독취하는 것이 가능할 것이다. 그렇지 않다면, 상기 폴리메틸메타크릴레이드 층(156)은 금새 손상될 수도 있다. 이러한 경우에 상기 저장 장치(100)는 디지털 카메라(digital camera)를 위한 플레쉬 메모리(flash memory)와 같이 기록 동작 후에 수 회 독취 동작들이 이뤄지는 곳에 사용될 수 있을 것이다. 그럼에도 불구하고, 상기 폴리메틸메타크릴레이드 층(156)을 누르는 팁(146)이 낮은 온도를 갖기 때문에, 손상은 쉽게 되지 않는다.

도 8은 4 비트들로 이루어진 1 워드(word)를 독취하는 경우를 설명하기 위한 도면이다. 도시된 네 개의 팁들(146)은 모두 저장 매체(150)의 표면과 접촉하고 있으며, 독취를 위한 전류(190)가 인가된다. '0'의 비트를 독취하는 캔틸레버(140)는 변형되고, 이로 인한 상기 캔틸레버(140)의 저항 변화를 감지함으로써 '0'의 비트임을 확인한다.

도 9는 본 발명의 제1 실시예에 따른 크로스 빔 타입(cross-beam type)의 캔틸레버 셀을 나타내는 도면이다. 상기 셀(200)은 기판(210)의 중심부에 형성된 개구(opening, 220)와, 상기 개구(220)를 가로지르는 캔틸레버(230)와, 상기 캔틸레버(230)에 전류(280)를 인가하기 위한 수평 어드레스 라인(horisontal address line, 240)과, 상기 캔틸레버(230)를 통한 전류(280)를 외부로 전도하기 위한 수직 어드레스 라인(vertical address line, 250)과, 입력된 전류(280)의 정류를 위해 상기 수평 어드레스 라인(240)의 경로 상에 형성된 쇼트키 다이오드(Schottky diode, 260)를 포함한다. 상기 기판(210)은 실리콘 재질이며, 상기 수직 및 수평 어드레스 라인들(240,250)은 도핑된 실리콘 재질이다. 이러한 구조에서 상기 캔틸레버(230)는 이하 기술되는 제2 실시예의 구조에 비하여 작은 탄력성과 큰 강성을 갖는다. 상기 캔틸레버(230)의 다리 부분(232)은 10000㎚, 히터 플랫폼(234)은 300㎚의 길이를 각각 갖는다. 상기 캔틸레버(230)의 다리 부분(232)은 1000㎚의 폭과 200㎚의 두께를 가지며, 상기 캔틸레버(230)의 팁(236)은 200㎚의 높이를 갖는다.

도 10은 본 발명의 제2 실시예에 따른 캔틸레버 셀을 나타내는 도면이다. 상기 셀(300)은 기판(310)의 중심부에 형성된 개구(320)와, 상기 개구(320)에 'L'자 형상으로 걸쳐진 캔틸레버(330)와, 상기 캔틸레버(330)에 전류를 인가하기 위한 수평 어드레스 라인(340)과, 상기 캔틸레버(330)를 통한 전류(380)를 외부로 전도하기 위한 수직 어드레스 라인(350)과, 입력된 전류(380)의 정류를 위해 상기 수평 어드레스 라인(340)의 경로 상에 형성된 쇼트키 다이오드(360)를 포함한다. 상기 기판(310)은 실리콘 재질이며, 상기 수직 및 수평 어드레스 라인(340,350)은 도핑된 실리콘 재질이다. 이러한 구조에서 상기 캔틸레버(330)는 상술한 제1 실시예의 구조에 비하여 높은 탄력성과 낮은 강성을 갖는다.

상술한 형태들의 셀들(200,300)은 각각 캔틸레버 칩을 구성하기 위해 매트릭스 구조로 배치될 수 있다.

도 11은 도 10에 도시된 캔틸레버 셀을 4×6 매트릭스 구조로 배열한 예를 나타낸 도면이다. 도시된 캔틸레버 칩(400)에서, 데이터 기록은 단계적으로 이뤄진다. 예를 들어, 제1 행 및 제2 행(row)에 데이터를 기록하는 경우를 들자면 하기하는 바와 같다. 먼저, 제1 행의 수평 어드레스 라인(340)에 신호를 입력함으로써 제1 행의 팁들(336)을 가열시켜서 저장 매체(미도시)에 홈들을 형성한 후, 상기 칩(300)과 저장 매체를 이격시켜서 상기 저장 매체의 폴리머 층이 상기 팁(336)에 의해 손상되지 않는 온도까지 냉각시킨다. 다음으로, 제2 행의 수평 어드레스 라인(340)에 신호를 입력함으로써 제2 행의 팁들(336)을 가열시켜서 홈들을 형성한 후, 상기 칩(400)과 저장 매체를 이격시켜서 상기 저장 매체의 폴리머 층이 상기 팁에 의해 파손되지 않는 온도까지 냉각시킨다.

이하, 데이터 기록 속도를 향상시키기 위하여, 상술한 캔틸레버 칩(400)의 기본 구조를 변형한 다양한 예들을 제시하고자 한다.

도 12는 데이터 기록 속도를 향상시키기 위하여 도 11에 도시된 캔틸레버 칩을 변형한 제1 예를 나타내는 도면이다. 도시된 칩(450)은 도 11에 도시된 기본 구조에서 행을 줄이고 열을 늘린 형태를 갖는다. 즉, 상기 칩(450)은 캔틸레버 셀(300)을 2×12 매트릭스 구조로 배열한 구성을 갖는다. 한 번의 기록 동작에 12 비트 워드를 기록함으로써, 데이터 기록 속도를 향상시킬 수 있다.

도 13은 데이터 기록 속도를 향상시키기 위하여 도 11에 도시된 캔틸레버 칩을 변형한 제2 예를 나타내는 도면이다. 도시된 칩(500)은 도 11에 도시된 기본 구조에서 두 행들씩 수평 어드레스 라인(340)을 공유시키고, 열마다 수직 어드레스 라인(352)을 하나씩 추가하여 홀수 행을 위한 수직 어드레스 라인(350)과 짝수 행을 위한 수직 어드레스 라인(352)을 구분한 형태를 갖는다. 도시된 각 캔틸레버 셀(300')은 도 10에 도시된 캔틸레버 셀(300)의 구성에 수직 어드레스 라인(352)을 하나 더 추가한 구성을 갖는다. 한 번의 기록 동작에 12 비트 워드를 기록함으로써, 데이터 기록 속도를 향상시킬 수 있다.

도 14는 데이터 기록 속도를 향상시키기 위하여 도 11에 도시된 캔틸레버 칩을 변형한 제3 예를 나타내는 도면이다. 도시된 칩(550)은 도 13에 도시된 구조와 유사한 방식으로 도 11에 도시된 기본 구조에서 열 방향으로 대칭되는 두 행들씩 수평 어드레스 라인(340)을 공유시키고, 열마다 수직 어드레스 라인(352)을 하나씩 추가하여 제1 및 제4 행을 위한 수직 어드레스 라인(350)과 제2 및 제3 행을 위한 수직 어드레스 라인(352)을 구분한 형태를 갖는다. 한 번의 기록 동작에 12 비트 워드를 기록함으로써, 데이터 기록 속도를 향상시킬 수 있다는 이점과 더불어, 상기 칩(550)에 의해 가해지는 힘이 저장 매체 상에 대칭적으로 분포되게 함으로써 상기 칩(550)과 저장 매체간의 평행도를 향상시킨다.

도 15는 데이터 기록 속도를 향상시키기 위하여 도 11에 도시된 캔틸레버 칩을 변형한 제4 예를 나타내는 도면이다. 도시된 칩(600)은 도 11에 도시된 기본 구조에서 모든 행들이 수평 어드레스 라인(340)을 공유하게 하고, 열마다 수직 어드레스 라인(352,354,356)을 세 개씩 추가하여 행마다 고유한 수직 어드레스 라인(350,352,354,356)을 갖도록 한 형태를 갖는다. 도시된 각 캔틸레버 셀(300")은 도 10에 도시된 캔틸레버 셀(300)의 구성에 세 개의 수직 어드레스 라인들(352,354,356)을 더 추가한 구성을 갖는다. 한 번의 기록 동작에 24 비트 워드를 기록함으로써, 데이터 기록 속도를 향상시킬 수 있다.

데이터 기록 속도를 향상시키는 방법은 캔틸레버 칩의 구조뿐만 아니라 저장 매체에도 관련될 수 있다.

도 16은 도 11에 도시된 캔틸레버 칩을 이용한 데이터 기록 속도의 향상 방법을 설명하기 위한 도면이다. 도 16에는 두 개의 저장 매체들(650,660)이 도시되어 있고, 상기 저장 매체들(650,660) 위에 상기 캔틸레버 칩(400)이 정렬된다. 제1 저장 매체(650)는 상기 캔틸레버 칩(400)의 제1 및 제2 행과 정렬되고, 제2 저장 매체(660)는 상기 캔틸레버 칩(400)의 제3 및 제4 행과 정렬된다. 데이터 기록 방식은 예를 들어 제1 행의 수평 어드레스 라인(340)에 신호를 인가하고, 다음으로 제3 행의 수평 어드레스 라인(340)에 신호를 인가하는 식으로 한다. 만약 2M 개의 행들을 갖는 캔틸레버 칩에 M개의 저장 매체가 정렬되어 있다면, 데이터 기록 방식은 위와 마찬가지로 제1 행의 수평 어드레스 라인에 신호를 인가하고, 다음으로 제3 행의 수평 어드레스 라인에 신호를 인가하고, 다음으로 제5 행의 수평 어드레스 라인에 신호를 인가하는 식으로 한다. 이러한 기록 방식의 이점은 어느 한 저장 매체에 기록하고 다음 저장 매체에 기록하는 사이에 팁 및 저장 매체의 냉각 시간이 필요치 않으므로, 전체적으로 데이터 기록 속도가 향상된다는 것에 있다.

또한, 데이터 기록 속도를 향상시키는 방법은 캔틸레버 칩에 제공되는 에너지에도 관련될 수 있다.

도 17은 에너지 킥(energy kick)을 이용한 데이터 기록 속도의 향상 방법을 설명하기 위한 그래프이다. 도 11 및 도 17을 참조하여 설명하자면, 이 방식은 데이터를 기록하는 한 주기 동안에 모든 행들을 순차적으로 스캔하면서 각 행의 팁들(336)에 에너지 킥을 제공하는 방식이다. 한 팁(336)에 제공되는 1회의 에너지 킥의 에너지(P_D×T_D)는 데이터 기록시 필요한 열 에너지의 값(P_C×T_C)보다 작아야 하고, 에너지 킥의 제공 시간(T_D)은 데이터 기록시 소요되는 시간(T_C)에 비하여 훨씬 작아야 한다. 모든 셀들(300)을 스캔하는데 소요되는 시간은 1 비트 기록시의 최적 시간(T_C)과 동일해야 하고, 복수회의 에너지 킥들에 의해 한 팁에 제공되는 에너지는 기록시에 필요한 최적 에너지(P_C×T_C)와 동일해야 한다. 예를 들어, 1회의 에너지 킥의 파워(P_D)는 칩(400)의 행수(N_rows)에 1 비트 기록시에 필요한 최적 파워(P _c)를 곱한 값이며(즉, P_D≒N_rows×P_c), 1회의 에너지 킥의 지속 시간은 1 비트 기록시의 최적 시간(T_C)을 칩(400)의 행수로 나눈 값일 수 있다(즉, T_D≒T_c×N_rows). 다시 말해서, 이 방식은 1 비트를 한 번에 가열하여 기록하는 방식과 달리 1 비트를 복수회에 걸쳐서 가열하여 기록하는 방식이다.

도 18 내지 도 26은 본 발명에 따른 복수의 캔틸레버들을 제작하는 방법을 설명하기 위한 도면들이다. 상기 제작 방법은 하기하는 과정들을 포함한다.

제1 과정을 나타내는 도 18을 참조하면, 실리콘 기판(710) 상에 팁을 형성하기 위한 패턴(pattern)을 갖는 포토레지스트 층(720)을 코팅한다.

제2 과정을 나타내는 도 19를 참조하면, 상기 포토레지스트 층(720)이 코팅되지 않은 부분을 식각하기 위해 상기 기판(710)을 비등방성 플라즈마 식각(anisotropic plasma etching)한다.

제3 과정을 나타내는 도 20을 참조하면, 위 플라즈마 식각에 의해 사각 기둥 형태로 돌출된 기판(710) 부분을 팁(730) 형태로 식각하기 위해 상기 기판(710)을 등방성 습식 식각(isotropic liquid etching)한다.

제4 과정을 나타내는 도 21을 참조하면, 형성된 팁(730) 상에 남아있는 포토레지스트 층(720)을 제거한다.

제5 과정을 나타내는 도 22를 참조하면, 와이어링(wiring)을 위한 영역에 상기 팁들(730)과 수직 정렬된 슬릿들(745)을 갖는 포토레지스트 층(740)을 상기 기판(710)의 반대쪽 표면에 코팅한다.

제6 과정을 나타내는 도 23을 참조하면, 상기 슬릿들(745)을 통해 보론 등과 같은 도펀트를 확산하는 방식으로 와이어링 영역(750)에 실리콘 도핑을 수행하고, 상기 기판(710) 상에 남아있는 포토레지스트 층(740)을 제거한다.

제7 과정을 나타내는 도 24를 참조하면, 상기 기판(710)의 히터 플랫폼을 형성하기 위한 패턴을 갖는 포토레지스트 층(760)을 코팅한다.

제8 과정을 나타내는 도 25를 참조하면, 상기 포토레지스트 층(760)이 코팅되지 않은 부분을 소정 깊이로 식각하기 위해, 상기 기판(710)을 비등방성 플라즈마 식각한다.

상기 제8 과정과 대체 가능한 제8' 과정을 나타내는 도 26을 참조하면, 상기 포토레지스트 층(760)이 코팅되지 않은 부분을 완전 식각하기 위해, 상기 기판(710)을 비등방성 플라즈마 식각한다.

상술한 바와 같이, 본 발명에 따른 나노스케일 디지털 데이터 저장 장치는 '1' 및 '0'의 비트들을 기록할 때 공통적으로 해당 캔틸레버들의 팁들이 저장 매체의 표면에 접촉하도록 함으로써, 각 캔틸레버를 강제 변형시키기 위한 소자가 필요치 않다는 이점이 있다.

또한, 본 발명에 따른 나노스케일 디지털 데이터 저장 장치는 '0'의 비트를 '1'의 비트를 기록하는 동일한 비트 포지션에 기록함으로써, 저장 매체의 표면 전체를 가열하는 등의 종래의 방법에 비하여 에너지 효율성이 높다는 이점이 있다.

위와 같은 이점들로 인하여, 본 발명에 따른 나노스케일 디지털 데이터 저장 장치는 대량 생산에 적합하도록 간단한 구성을 제공할 수 있다는 이점이 있다.

도 1은 본 발명에 따른 나노스케일 디지털 데이터 저장 장치의 구성을 나타내는 도면,

도 2a는 도 1에 도시된 장치가 디지털 데이터를 기록하는 방식을 개략적으로 설명하기 위한 도면,

도 2b는 도 2a의 A 부분을 확대한 도면,

도 3a 내지 도 3c는 도 1에 도시된 장치가 '1'의 비트를 기록하는 과정들을 시간순으로 나타낸 도면들,

도 4a 내지 도 4c는 도 1에 도시된 장치가 '0'의 비트를 기록하는 과정들을 시간순으로 나타낸 도면들,

도 5a 및 도 5b는 도 1에 도시된 장치가 '1' 및 '0'의 비트들을 기록한 상태를 상세히 나타내기 위한 도면,

도 6a 및 도 6b는 도 1에 도시된 장치가 '1' 및 '0'의 비트들을 독취하는 경우들을 설명하기 위한 도면,

도 7은 도 1에 도시된 장치가 '1' 및 '0'의 비트들을 독취하는 경우들에 있어서 열 전이차를 설명하기 위한 도면,

도 8은 도 1에 도시된 장치가 4 비트들로 이루어진 1 워드를 독취하는 경우를 설명하기 위한 도면,

도 9는 본 발명의 제1 실시예에 따른 크로스 빔 타입의 캔틸레버 셀을 나타내는 도면,

도 10은 본 발명의 제2 실시예에 따른 캔틸레버 셀을 나타내는 도면,

도 11은 도 10에 도시된 캔틸레버 셀을 4×6 매트릭스 구조로 배열한 예를 나타낸 도면,

도 12는 데이터 기록 속도를 향상시키기 위하여 도 11에 도시된 캔틸레버 칩을 변형한 제1 예를 나타내는 도면,

도 13은 데이터 기록 속도를 향상시키기 위하여 도 11에 도시된 캔틸레버 칩을 변형한 제2 예를 나타내는 도면,

도 14는 데이터 기록 속도를 향상시키기 위하여 도 11에 도시된 캔틸레버 칩을 변형한 제3 예를 나타내는 도면,

도 15는 데이터 기록 속도를 향상시키기 위하여 도 11에 도시된 캔틸레버 칩을 변형한 제4 예를 나타내는 도면,

도 16은 도 11에 도시된 캔틸레버 칩을 이용한 데이터 기록 속도의 향상 방법을 설명하기 위한 도면,

도 17은 에너지 킥을 이용한 데이터 기록 속도의 향상 방법을 설명하기 위한 그래프,

도 18 내지 도 26은 본 발명에 따른 복수의 캔틸레버들을 제작하는 방법을 설명하기 위한 도면들.

Claims

나노스케일 디지털 데이터 저장 장치에 있어서,

기판 상에 디지털 데이터가 기록/독취되는 폴리머 층이 적층된 저장 매체와;

그 일단이 기판에 고정되며, 인가된 전류에 따라 발열하는 팁이 그 자유단에 형성된 캔틸레버가 복수 배열된 칩을 포함하며,

데이터 기록시에 상기 칩 상의 팁들은 상기 저장 매체 상의 고정된 비트 포지션들에 정렬된 상태로 상기 저장 매체와 접촉하며,

상기 칩은 '1'을 기록할 시에 해당 캔틸레버에 상대적으로 낮은 전류를 인가하고, '0'을 기록할 시에 해당 캔틸레버에 상대적으로 높은 전류를 인가함을 특징으로 하는 나노스케일 디지털 데이터 저장 장치.
제1항에 있어서, 상기 저장 매체는,

기판과;

상기 기판 상에 적층된 포토레지스트 층과;

상기 포토레지스트 층에 적층되며 디지털 데이터가 기록/독취되는 폴리메틸메타크릴레이드 층을 포함함을 특징으로 하는 나노스케일 디지털 데이터 저장 장치.
제1항에 있어서, 상기 캔틸레버는,

그 표면에 팁이 형성된 전기-저항성 플랫폼과;

상기 플랫폼과 상기 칩의 기판을 연결하는 다리 부분을 포함함을 특징으로 하는 나노스케일 디지털 데이터 저장 장치.
제1항에 있어서, 상기 칩은,

상기 칩과 저장 매체의 상대적 위치를 조절하기 위해, 상기 저장 매체를 삼차원적으로 이동시키는 스테이지를 더 포함함을 특징으로 하는 나노스케일 디지털 데이터 저장 장치.
제1항에 있어서,

상기 칩은 기판 상에 매트릭스 구조로 배열된 복수의 셀들을 포함하며, 상기 각 셀은,

상기 기판의 중심부에 형성된 개구와;

상기 개구를 가로지르며, 그 표면에 팁이 형성된 전기-저항성 플랫폼과 상기 플랫폼과 상기 칩의 기판을 연결하는 다리 부분을 포함하는 캔틸레버와;

상기 캔틸레버에 전류를 인가하기 위한 하나 이상의 수평 어드레스 라인과;

상기 캔틸레버를 통한 전류를 외부로 전도하기 위한 수직 어드레스 라인을 포함함을 특징으로 하는 나노스케일 디지털 데이터 저장 장치.
제5항에 있어서, 상기 각 셀은,

입력된 전류의 정류를 위해 상기 수평 어드레스 라인의 경로 상에 형성된 쇼트키 다이오드를 더 포함함을 특징으로 하는 나노스케일 디지털 데이터 저장 장치.
제1항에 있어서,

데이터 기록시 매트릭스 구조의 열 방향을 따라 순차적으로 모든 팁들에 전류가 제공됨을 특징으로 하는 나노스케일 디지털 데이터 저장 장치.
제1항에 있어서,

데이터 기록시 한 주기 동안에 매트릭스 구조의 열 방향을 따라 순차적으로 모든 팁들에 전류를 제공하는 과정을 복수회에 걸쳐 반복함을 특징으로 하는 나노스케일 디지털 데이터 저장 장치.