JPH01157570A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＭ、Ｏ８１〜ランジスタて構成される半導体装
置や、ＵＬＳＩに係り、特に遺１１圧、・嵌迷・高集積
な集積回路装置に関する。

［従来の技術］ これまでＬＳＩは例えば、ＤＲＡＭを例にとると、３年
に４倍の割合で高集積化が進んできた。

ＬＳＩを構成するＭＯ８Ｉ−ランジスタのゲート寸−蒸
も順次微細化し、今でま０．５μｍレベルになっている
。微細化に伴いトランジスタの１玉低下が問題となり、
これを改善する目的でデバイス構造はＳＤ　（Ｓｊ、ｒ
ｇｌｅ　Ｄｒａｊ、ｎ）　、　ＤＤＤ　（Ｄｏｕｂｌｅ
Ｄｉｆｆｕｓｅｄ　Ｄｒａｉｎ）　、　ＬＤＤ　（Ｌｉ
ｇｈｔｌｙ　ＤｏｐｅｄＤｒａｌｎ）と変わってきた。

このような技術は、例えば、特開昭５３−７８１８１号
公報に記載されている。これに伴い従来の集積回路装置
では全面的にトランジスタ構造を置き換えてきた。

また、従来技術における電界効果トランジスタとして、
逆子字形のゲート電極構造を有するトランジスタがある
。このトランジスタは、アイ・イー・デイ−・エム　８
６　第７４２頁「ア　ノヴエル　リブミクロン　ＬＤＤ
　　トランジスタ　ウィズ　インヴアースーＴ　グー１
−ス１−ラクチヤー」（ＩＥＤＭ８６．ｐ７４２“Ａ　
　Ｎｏｖｅｌｓｕｂｍｉｃｒｏｎ　　　Ｌ　Ｄ　Ｄ　　
　Ｔｒｒａｎｓｉｓｔｏｒ　　ｗｉｔｈ　　　Ｉ　ｎｖ
ｅｒｓｅ　−Ｔ　　Ｇ　ａｔｅ　　Ｓ　ｔｒｕｃｔｕｒ
ｅ”）において論じられている。

この従来技術では、逆子字形のグー８１皿の一部を成し
、該ゲート電極の下部■に張り出した部分（以下、張り
１しゲート電極と称す。）の膜厚が薄く形成されている
。その理由は、この薄い張り出しゲート電極を通して、
ソース・ドレイン領域形成作用のイオン打ち註を行なう
ためである。

このように、逆Ｔ字型にゲート側壁に張り出した部分は
、本文献によると　、・・　イオンエッチング抜等のゲ
ート電極エツチング工程で、ゲートパターン以外の領域
を完全にエツチングしないで残すことにより製造してい
る。

［発明が解決しようとする課題］ 本発明者らは、上記従来技術を検討し、下記の課題を発
見した。

上記従来技術は逆Ｔ字型に張り出すゲート電極部分の■
翠軒算が極めて困難である。すなわち、エッング方法だ
けの制御によると温度２時間、もとの膜厚のバラツキ等
によりゲート側壁に張り出す部分の残存膜厚の制御が困
難である。該構造トランジスタの低濃度ソース・ドレイ
ンは逆Ｔ字型に張り出した薄いゲート電極膜を通してイ
オン打ち込みすることにより形成する。そのため張り出
しゲート電極膜の膜厚が制御できないと、低濃度ソース
・ドレインの玉迷立身瓜分布が制御できないという問題
が生じる。

更に、上記文献における従来技術では、張り出したゲー
ト電極部分が薄いことによる該張り出したゲート電極部
分の電気抵抗が増大し、ゲート線信号が■する問題があ
る。

本発明の目的は、上記問題点を解決することにある。す
なわち、本発明の目的は、逆Ｔ字型に張り出すゲート電
極の膜厚を制御性良く形成する素子構造とその製造方法
を提供することにある。

本発明の他の目的は、ゲート電極に電気抵抗の大きい部
分が存在せず、ゲート線信号の遅延の原因を持たない半
導体装置およびその製造方法を提供することにある。

本発明の他の目的は、高耐圧、高速、高集積な半導体装
置およびその製造方法を提供することにある。本発明の
他の目的は、ゲートとドレインのオーバラップ量を制御
することが容易な素子構造及びその製法を提供すること
にある。

本発明の更に他の目的は、各種の半導体装置を使いわけ
て、全体として、高耐圧、高速、高集積のＵＬＳＩを提
供することにある。

［課題を解決するための手段］ 本発明は、下の層のゲート電極の膜厚を制御性よく形成
することのできる半導体装置とその製造方法に関する。

本発明では、下の層のゲート電極と、上の層のゲート電
極の間に、エツチングレイトの異なる膜を設けるか、又
は、下の層のゲート電極と、上の層のゲート電極のエツ
チングレイトを異ならしめることを特徴とする。

すなわち、本発明では、ゲート電極膜をエツチング速度
の小さな膜の上にエツチング速度の大きな膜を重ね合わ
せて複合膜として形成することにより達成される。複合
膜は３Ｎにしてもよく、その際には逆Ｔ字型に張り出す
残存膜とその上部のエツチング除去膜との間に薄く、エ
ツチング速度の小さな膜を設ける必要がある。

又、本発明は、逆Ｔ字型にはり出したゲート部分の抵抗
を低くする構造を提供する。すなわち、本発明の半導体
装置は、張り出しゲート電極の膜厚が最終構造としては
、薄くなく、主部のゲート電極の厚さと同程度であるこ
とを特徴とする。また、その製造方法においては、ソー
ス・ドレイン領域を形成するためのイオン打ち込みを行
うときには、張り出しゲート電極が存在しないか、ある
いは該張り出しゲート電極の膜が薄く、一方、上記イオ
ン打込み後においては、膜厚の厚い張り出しゲート電極
を形成することを特徴とする。

すなわち、本発明の半導体装置は、半導体基板上に形成
された第１のゲート電極と、上記第］のゲート電極の少
なくとも一方の側壁部に設けられ、上記第１のゲート電
極と同程度の厚さの第２のゲ−ｌ−電極と、上記第１の
ゲーＩ・電極の両側の上記半導体基板の表面領域に形成
されたソース・ｌ−レイン領域とを具備する。

また、本発明の半導体装置の製造方法は、半導体基板上
に第１の導電性膜を被着する第１の工程と、該第１の導
電性膜上の一部にパターン化されたマスク層を形成する
第２の工程と、上記マスク層をマスクとして上記第］の
導電性膜を”４ＪｉＡ％または異方性エツチングにより
加工する第３の工程と、上記マスク層をマスクとして上
記半導体基板表面領域に不純物を１・−ピンクし、ソー
ス・ドレイン領域を形成する第４の工程と、上記半導体
基板上に第２の導電性膜を被着する第５の工程と、上記
第２の導電性膜をエツチングにより加工し、上記第１の
導電性膜の少なくとも一方の側壁部に導電性膜を厚く残
す第６の工程とを含む。

［作用］ エツチング速度の小さな膜にエツチング速度の大きな膜
を重ね合わせると、これらの膜の境界面でエツチングが
止まったようなエツチング特性が得られる。したがって
、逆Ｔ字型に張り出す膜をエツチング速度の小さな膜で
形成するか、あるいは逆Ｔ字型に張り出す膜の上部に薄
くエツチング速度の小さな膜を重ね合わせると膜厚の制
御性良く、逆Ｔ字型に張り出す膜を形成することができ
る。

また、本発明の半導体装置では、第１のケーｌ〜電極の
側壁に形成する第２のゲート電極（張り出しゲート電極
）の膜厚は厚く、従来のように膜厚の薄い部分は存在し
ないので、ゲート電極の電気抵抗の低い半導体装置を提
供できる。

また、本発明の製造方法では、ソース・ドレイン領域を
形成するためのイオン打ち込み時には、張り出し電極は
、存在しないか、あるいは薄く形成されており、イオン
打ち込み工程後に張り出しゲート電極を厚く付加するの
で、張り出しゲート電極がイオン打ち込みの障害になる
ことはなく、かつ、ゲート電極の１１　呆ｍ　弧を下げ
ることができる。

［実施例］ 実施例１ 以下、本発明の第１の実施例を図を用いて説明する。

第１図（ａＬ　（ｂＬ　（ｃ）、（ｄ）、（ｅ）は本発
明の半導体装置のゲート電極部分の断面構造及びその製
造方法を工程順に示す。

ｐ−型シリコン基板１に、１五肛玖仇埃（孟作ハ）を規
定する）ＬＬ勿１１耗」１膜□をＬＯＧＯ８（Ｌｏｃａ
］　ｏｘｉｄａｔｉｏｎ　ｏｆ　ｓコ１ｉｃｏｎ）　ｍ
ｅｔｈｏｄにより形成する。実際には、］○ｏｏ’ｃで
、１００分間熱酸化を行ない、５５００人の厚さのシリ
コン酸化膜を形成した（図示せず）。

次に、素子形成領域の８１基板１表面に薄くゲート絶縁
膜２を形成した後、多結晶シリコン膜３をＣＶＤ　（Ｃ
ｈｅｍｊｃａｌ、　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ
）法によりたい積する。

ゲート絶縁膜２は、シリコン酸化膜を用い、９５０’Ｃ
，４０分間の熱酸化法により、１．５０人のゲート絶縁
膜２を形成した。

多結晶シリコン膜３は、Ｓ　ｊ　Ｈ４とＨｅのカスを流
して６２０°Ｃて見分間堆積させ、厚さ、５００人の多
結晶シリコン膜３とした。

多結晶シリコン膜の膜厚の制御は、たい積肱胛を変化さ
せることが、実際の工程上やりやすい。

多結晶シリコン膜３をたい積したら、−慶大気中に開放
し多結晶シリコン膜３の表面に自然酸化膜４を形成する
。自然酸化膜厚は５〜１０人か適している。自然酸化膜
４は、特殊な工程を行う必要がなく、大気中（酸素を含
む雰囲気中であればよい。）に開放することにより形成
される。自然酸化膜４を５〜１０人の厚さだけ、多結晶
シリコン３の上面に形成するのに要する時間は、約１分
〜１０分である。これは、室温（約２０℃）での例であ
る。

自然酸化膜４を形成したら多結晶シリコン膜５を再びＣ
ＶＤ法によりたい積させる。この後多結晶シリコン膜５
，３にリン（Ｐ）をドーピングする。多結晶シリコン膜
５は、且ｕｈと、坦のガスを流して、６２０℃で１９分
間堆積させ１５００人の厚さに形成した。

リンのドーピングは、リン拡散法を用い、下記の条件で
行なった。

温度は８７５℃、時間は３０ｍ１ｎ、ガス雰囲気として
、ＰＨ３を用いる。

後述するように、多結晶シリコン５ヘリン（Ｐ）をドー
ピングすると、多結晶シリコン３へも、自然酸化膜４を
通過してリン（Ｐ）がドーピングされ、多結晶シリコン
の抵抗値も充分低くなる。

次にシリコン酸化膜６をＣＶＤ法により堆積する。シリ
コン酸化膜６はル交と旦Ｕｈのガスを流して、８００℃
で１５０分間堆積することにより３０００人の厚さに形
成した。

次にシリコン酸化膜（以下、５ｉ０２膜）６をホトリソ
グラフィ技術を用いて、ゲート電極と同じ形にパターン
ニングする。

第１図（ａ）はホトレジスト膜（図示せず）をマスクに
してＳｉＯ２膜６を異方性エツチング技術を用いて加工
した後の断面構造である。

異方性エツチングは、ＲＩＥ法を用い下記の条件で行な
った。

ＣＨＦ３をエツチングガスとして、圧力は０．２Ｔ　ｏ
ｒｒ　＋パワー０．５Ｗ／ｃ＋＆である。

次に、５１ｏ２膜６をマスクにして多結晶シリコン膜５
をマイクロ波プラズマエツチング技術により加工する。

マイクロ波プラズマエツチング技術によると多結晶シリ
コン膜５に対して自然酸化膜４のエツチング速度を小さ
くする（選択比を大きくする）ことができるという特徴
が有る。従って、多結晶シリコン膜５のエツチングを自
然酸化膜４で止めることができる。

ここでは、下記の方法、条件で行なった。

エツチングガスとしてＳＦ６を用い、ガス圧力１０１９
−１Ｏ、マイクロ波パワー１５０Ｗとした。

この条件で多結晶シリコンのエツチング速度は約０　、
５　ｐ　ｍ　／　ｍ　ｉ　ｎであり、５ｉ０２との選択
比は１００倍以上になる。なお、室温では等方性エツチ
ングであるが、ウェーハを一１００℃〜−１３５℃に冷
却すると、同等の選択比で異方的にエツチングすること
ができる。この後、第１図（ｂ）に示すように、ＳｉＯ
２膜６をマスクにして低濃度ソース・ドレイン７をイオ
ン打ち込みにより形成する。イオン打ち込みは自然酸化
膜４及び多結晶シリコン１３を通して行なわれる。

イオン打込みはｔイオンを用い８０ｋｅＶで、Ｉ×１０
１３個／ｄの濃度で打ち込み、低濃度ソース・ドレイン
領域の濃度が７Ｘ１０”個／ｃｏｉｌ程度になるように
行なった。

この後、ＣＶＤ法により、基板全表面にＳｉＯ２膜８を
堆積した。これは、８００℃、１１５分間。

Ｎ□ｑと旦旦りのガスを流して、２５００人の厚さに形
成した。

ＣＶＤ法によれば、ＳｉＯ３膜６のオーバーハングして
いる下の部分にも、すき間なく、５ｉ０２膜８を形成す
ることができた。

この状態を第１図（ｃ）に示す。

続いて異方性エツチングにより５ｉ０２膜８の全面のエ
ッチバックさせてゲートの側壁にのみゲート側壁＃＠縁
膜８を形成する。この段階の断面構造図が第１図（ｂ）
である。

異方性エツチングによると、横方向にエツチングされに
くいので、上面から一定の距離（ｄｅｐｏｉｎｔ　した
厚さ分）をエツチングすると、断差部分の側壁部に、５
１ｏ２膜８を残すことができるのである。

ここでは、ＲＩＥ法を用い、ＳｉＯ２膜６の加工と同じ
条件で、異方性エツチングした。

第１図（ｅ）に示すようにＳｉＯ２膜６及びゲート壁縁
膜８をマスクにして自然酸化膜４及び多結晶シリコン膜
３を異方性エツチング技術により除去する。

ここでは、ＲＩＥ法を用い、下記の条件で行なった。

ＣＣＱ４をエツチングガスとして、圧力は５０ｍＴｏｒ
ｒパワーは０．３Ｗ／ｃＪである。

低濃度ソース・ドレインと同じ導電型の不純物を高濃度
にイオン打ち込みすることにより高濃度ソース・ドレイ
ン９を形成する。

高濃度ソース・ドレイン９は、５１０２膜８をマスクと
して、イオン打ち込みされるので、自己整合的に設けら
れることになる。高濃度ソース・Ｉ・レイン９のイオン
打込みは、Ａｓイオンを用い、旦ｅＶて５Ｘ１０’５個
／ｄの濃度で行ない、最終的には、２Ｘ１．０２０個／
艷の濃度になるように設けた。

以上の実施例で説明した詳細な製造工程は、後述の実施
例に適用できる。後述の実施例では、第１の実施例はど
詳細に説明しない部分もあるが、当業者は、第１の実施
例を参考にすることによって、容易に理解するであろう
。

本実施例によるとエツチング後の多結晶シリコン膜３の
膜厚を精度よく制御でき、かつ該膜を低濃度ソース・１
〜レイン７とオーバラップさせるようにゲートの側壁に
張り出させることができる。

この結果ゲート／トレイン（ソース）のオーバラップ効
果によりドレイン近傍でのチャネル電界を緩和し、かつ
通常のＬＤＤで問題となるゲート側壁スペーサ絶縁膜へ
のホットキャリアの注入を抑えることができる。本実施
例によれば高耐圧な素子が制御性良く、かつ簡単なプロ
セスで実現できる。

なお、自然酸化膜４は５〜１０人と極めて薄いため、多
結晶シリコン［５にドーピングしたリン等の不純物は多
結晶シリコン膜３へも拡散し、また電気的にも導通がと
れる。このことを第２図により説明する。第２図は、自
然酸化膜の増大に伴う該膜の電気抵抗の増大を曲線で示
す。膜厚が２０人位までは電気抵抗は殆ど無視できる。

従って、本発明における実施例では膜厚が５〜１０人と
薄いため自然酸化膜をはさむ両側の導電性膜は等電位と
なる。

実施例２ 第３図は第２の実施例である。ゲート電極膜２０を等方
性エツチングする代りに異方性エツチングした場合であ
る。このときにもゲート電極膜２０とした自然酸化膜４
とのエツチング速度比（選択比）を大きくするようなエ
ツチング条件にする必要がある。

ここでは、監凰メツチンク法を用い、Ｗゲート電極をＳ
Ｆ６のエラチャン１〜でウェーハ温度約−５０″Ｃてエ
ツチングすることにより形成した。

本実施例によれば等方性エツチングによる上層ゲート電
極２０のパターン寸法の細りを抑えることができる。

実施例３ 第４図は、本発明の第３の実施例を示す。

第３の実施例はタングステンシリサイド等のシリサイｌ
’、あるいはタングステン等の金属または、リン等の導
電性不純物源度が多結晶シリコン膜３に比へ高濃度とな
る様にした多結晶シリコン膜で膜２１を形成した場合の
実施例である。本実施例では膜２］と多結晶シリコン膜
３とてエツチング特性か異なるため、Ｉｌ！４２］と多
結晶シリコン膜３との界面で精度よくエツチングを止め
ることができる。とくに、膜２１を高濃度にリンを１・
−ピンクした多結晶シリコン膜で、膜３をＩく−ピング
しない多結晶シリコン膜で構成した場合、エッチャント
としてＣＣＱ、４を用いたＲＩＥ法のエツチング速度は
ドーピングしない膜で遅くなる。従って自然酸化膜４を
意図的に設ける必要がない。

なお、エツチングによるパターン形成後に熱処理により
不純物を上と下の層のゲーＩ・電極に一様に拡散させる
とゲート電極の低抵抗化は図れる。

実施例４ 第５図は膜３と比べ異方性エツチング速度が異なる導電
性膜２２を用いた第４の実施例である。

例えばＴｊＮが用いられる。本実施例によっても多結晶
シリコン膜３との界面で精度よくエツチングを止めるこ
とができる。しかも膜２２のエツチングによる細りを抑
制でき、かつ意図的にエッチングスｌ−ツブ用の膜４を
設ける必要がないという効果が有る。

実施例５ 第６図は第５の実施例で第１図（ｅ）の多結晶シリコン
膜３に酸化膜２３を設けた例である。第１図（ｄ）の構
造を形成した後、Ｓｉ○２膜６及びゲート側壁絶縁膜８
をマスクにして膜３，４をエツチングし、続いて酸化す
ることにより膜３の側壁に酸化膜２３を形成する。この
後低濃度ソース・ドレイン７と同じ導電型の不純物を高
濃度にドーピングすることにより高濃度ソース・１−レ
イン９を形成する。

なお、酸化膜２３の形成には低温のウェット酸化が適す
る。多結晶シリコン膜３には高濃度のリン等の不純物が
ドーピングされており、低温ウェット酸化によれば基板
１より多結晶シリコン膜３の酸化成長度を大きくするこ
とができる。

本実施例によればゲート電極となる膜５および膜３が絶
縁膜６，８．２３で覆われており、このためソース・ド
レインのコンタクトを自己整合的に形成することができ
る。

これを、第６図（ｂ）に示す構造で説明する。

第６図（ａ）を、絶縁分離膜（ＬＯＧＯ８膜）６１まで
視野に入るようにひろげ、多結晶シリコンの下ジキ膜６
８、層間絶縁膜６２、金属配線６９を形成したものを示
す図である。

第６図（ｂ）において、ソース・ドレイン領域９のコン
タクト部は、絶縁膜２３と６１で規定されており、新た
にコンタクトールールを形成する必要がない。ここに、
多結晶シリコン６８を全面に堆積し、大まかなホトリソ
グラフィを行なう。少なくとも多結晶シリコンの一部が
、ソース・ドレイン領域に接していればよいのであるか
ら、左右に多少ずれても、接触不良を生じることが少な
い。

更に、その上に層間絶縁膜６２を形成し、コンタクトホ
ールを形成する。この場合も、多結晶シリコン６８がか
なり大きいので（ゲート電極上及び、分離絶縁膜上にま
で伸延しているので）コンタクトホールと、多結晶シリ
コン層６８がずれてしまうことが少ない。最後に、アル
ミニウム等の金属配線層６９を形成する。多結晶シリコ
ン６８は、金属配線層６９のシリコン基板（ソース・ド
レイン領域９）への拡散を防止する働きも持っている。

当然のことであるが、本実施例に設けた酸化膜２３は第
２．第３．第４の実施例に適用してもよい。

実施例６ 第７図は第１の実施例でＬ　Ｄ　Ｄ　（ＬｊｇｈｔｙＤ
ｏｐｅｄ　Ｄｒａｉｎ）構造とする代りＳＤ　（Ｓｉｎ
ｇｌｅＤ　ｒａｉｎ　）構造にした場合を示す第６の実
施例である。本実施例では多結晶シリコン膜３を通して
ＳｉＯ２膜６をマスクにして高濃度にイオン打ち込みを
してソース・ドレイン９を形成する。イオン打込み後、
多結晶シリコン膜３をＳｉ○２膜６をマスクにして除去
する。多結晶シリコン膜３を通して高エネルギーイオン
打ち込みするため、イオン打ち込み直後の不純物濃度の
深さ方向及びチャネル方向分布は緩やかな勾配を持つよ
うになる。従ってヒ素を用いた場合でもアブラプト（ａ
ｂｒｕｐｔ）接合とはならずに、リン等と同様に緩傾斜
型の拡散層を得ることができ、ヒ素のＳＤ溝構造もチャ
ネル電界は緩和される。

なお、第２．第３．第４．第５の実施例でＬＤＤ構造の
代りにＳＤ溝構造する実施例としても良い。

実施例７ 第８図は第６の実施例で述べた高濃度のソース・ドレイ
ン９をゲート側壁絶縁膜８をマスクにし、導電性膜３を
通してイオン打ち込みすることにより形成する第６の実
施例である。

製法は５１０２膜６をマスクにしてゲート電極の加工を
するところまでは第１の実施例に同じである。ゲート電
極加工後、通常のＬＤＤ構造の形成法と同様の方法でゲ
ート側壁ｔＩＡ縁膜８を残存させる。この段階では導電
性膜３は残っている。次に該膜３を通して高濃度にイオ
ン打ち込みをしてソース・ドレイン９を形成し、その後
導電性膜３をエツチングで除去する。本実施例によると
、ゲート側壁Ｍ縁膜８を有するＬＤＤ構造に比べ高電流
化が図れ、かつ、第７図の場合より高耐圧になる。

実施例８ 第９図は第１の実施例のソース・ドレインをＤＤＤ　（
Ｄｏｕｂｌｅ　Ｄｉｆｆｕｓｅｄ　Ｄｒａｉｎ）構造し
た場合である第８の実施例である。５１０２膜６をマス
クにゲート電極と自己整合に、しかも導電性膜３を通し
てイオン打込みすることにより緩傾斜型の不純物プロフ
ァイルを有する低濃度ソース・ドレイン７を形成する。

高濃度ソース・ｌ・レイン９も導電性膜３を通してイオ
ン打ち込まして形成する。

この後ゲート電極側壁に絶縁膜８を残存させて、該膜を
マスクに導電性膜３をエツチングすることにより第９図
の構造を得る。本実施例では高濃度ソース・ドレイン９
にヒ素のような不純物を用いた場合でち緩傾斜型不純物
プロファイルレこなることか特徴である。

実施例９ 第１０図は第９図のＤＤＤ構造のソース・Ｉ・レインで
高濃度ソース・ドレイン９をぷ電性膜３を通さずに直接
基板にイオン打ち込みすることにより形成する場合の第
９の実施例である。第１の実施例と同様に緩傾斜型プロ
ファイルを有する低濃度ソース・ドレイン７をまず形成
する。続いてＳｉ○２膜６をマスクにして異方性エツチ
ング技術により導電性３をエツチングする。この状態で
次に５ｉｎ２膜６をマスクにして不純物を高濃度にドー
ピングして高濃度ソース・ドレイン９を形成する。ゲー
ト側壁絶縁膜８は通常のＬ　Ｄ　Ｄ構造形成法と同様の
方法で形成する。このようにしてゲート側壁絶縁膜８形
成後までの断面図、第１０図を得る。

本実施例によれば高濃度ソース・ドレイン９のチャネル
方向への拡散層伸びを小さくすることができる。このた
めＤＤＤ構造に於ける低濃度ソース・ドレイン７の領域
の長さを大きくすることができ、ＤＤＤ構造による電界
緩和効果が大きくなる。

なお第８図、第９図、第３−０図に述へたソース・ドレ
イン構造を第２．第３．第４．第５の実施例で述へたソ
ース・ドレイン構造に置き換えて適用してもよい。

上記実施例によればゲートの側壁に逆Ｔ字型に張り出す
ゲーＩ・電極膜の膜厚を精度よく制御できる。この結果
張り出すゲート電極膜の膜厚を薄い値に設定することが
できるという効果がある。本発明によれば、２０〜３０
ｎｍの厚さにすることができる。従って張り出しゲート
電極膜を通してイオン打ち込みをし、形成するソース・
ドレインの不純物濃度分布を精度よく制御できるという
効果か生しる。しかも張り出しゲート電極薄膜を薄くて
きるのでイオン打ち込み後の深さ方向の不純物濃度分布
を不必要に幅広くさせることが防げる。

実施例１０ 第１１図（ａ）、（ｂ）は、本発明の第１０の実施例の
半導体装置の製造方法を示す工程断面図で、各図は、各
工程におけるゲーＩ・電極近分の断面構造を示す。利用
（ｂ）は、本発明の半導体装置の構造を示す。

Ｓ］基板］にゲート絶縁膜２を形成するまでの工程は、
通常のＭｏ５１〜ランジスタ製造工程と同様である。ゲ
ート絶縁膜２を形成した後、全面に多結晶シリコン膜３
を堆積し、続いて、該多結晶シリコン膜３にりん（Ｐ）
等の不純物をドーピングする。この後、Ｓ〕０２膜４を
ＣＶＤ　（ケミカル−３２＝ ヴエイパー　デポジション（Ｃｈｅｍｊｃａ　Ｉ　Ｖ　
ａｐｏｒＤ　ｅｐｏｓｉｔｉｏｎ　）　）法により堆積
する。次いで、公知のホトリソグラフィー技術を用いて
、Ｓｉ○２膜４上に図示しないホＩ・レシスＩ・膜を塗
布し、該ホトレジスト膜をゲート電極形状にバターニン
グした後、該ホトレジスト膜をマスクとして、Ｓｉ○２
膜４を第１１図（ａ、）に示すようにエツチングする。

続いて、５１０２膜４をマスクとしてマイクロ波エツチ
ング法等の等方性エツチング技術を用いて多結晶シリコ
ン膜３を第１１図（ａ）に示すごとき形状に加工する。

この状態て、５１０２膜４をマスクとして低濃度ソース
・ドレイン形成用のイオン打込みを行ない、低濃度ソー
ス・ドレイン領域５を形成する。この後、全面に多結晶
シリコン膜６およびゲート側壁絶縁膜７を堆積する。な
お、多結晶シリコン膜６にはりん等の導電性不純物をド
ーピングする。全面に堆積したゲーＩ・側壁絶縁膜７を
異方性エツチング法しこよりエノチノスックしてゲート
電極膜 壁のみに残存させる。この状態のゲート電極近傍の断面
構造が、第１１図（、）に示されている。

この状態で、異方性エツチング法により多結晶シリコン
膜６をエッチバックする。次に、露出した多結晶シリコ
ン膜６のエツチング面を熱酸化して、ＳｉＯ，膜８を形
成する。この後、形成されたゲート電極（６および３）
をマスクとして、低濃度ソース・ドレイン領域５と同じ
導電型の不純物を自己整合的に高濃度にイオン打込みす
ることにより高濃度ソース・ドレイン領域９を形成する
。

この状態の断面構造が、第１１図（ｂ）に示されている
。

本実施例では、多結晶シリコン膜（張り出しゲート電極
）６は、低濃度ソース・ドレイン領域５形成用のイオン
打込み後に、低濃度ソース・ドレイン領域５にオーバラ
ップさせて厚く形成する。

このため、多結晶シリコン膜３の上記等方性エツチング
による細りが補償されるという効果が生じ、このことに
より、ゲート電極の配線抵抗（電気抵抗）は低減する。

しかも、多結晶シリコン膜６は低濃度ソース・ドレイン
領域５形成用のイオン打込みに対して障壁にならない。

また、ゲート／ドレインをオーバーラツプさせるため、
チャネル電界の緩和作用およびＬＤＤ固有のホットキャ
リア劣化を抑制する作用が生じる。本発明者らの実験的
知見によれば、ゲート／ドレインのオーバーラツプ量は
、トランジスタの特性に大きく影響を及ぼす。すなわち
、電圧印加により生じるソース・ドレイン領域の空乏化
領域にうち、少なくともゲート絶縁膜と接する領域を、
ゲート電極によって覆うことにより次のような効果が生
じる。すなわち、■ドレイン領域の空乏化領域にかかる
横方向電界を緩和する。■上記空乏化領域での伝達コン
ダクタンスが高まる。■ＬＤＤ構造で問題となっている
ゲート側壁絶縁膜へのホットキャリア注入を防止でき、
・低濃度ドレイン領域の基板表面近傍の電位をゲート電
極で制御できるので、ホットキャリアによる特性劣化（
捕獲されたホットキャリアによる低濃度ソース・ドレイ
ンのピンチオフ現象）を抑制できる。

なお、本発明では、第１１図（ｂ）に示すように、トラ
ンジスタの特性上非常に重要なオーバーラツプ量Ｘを、
酸化膜（Ｓ　ｉ　Ｏ２膜）８の厚さ、すなわち、熱酸化
量により任意に制御できる作用を有する。

実施例１１ 第１２図（ａ）、（ｂ）は、本発明の第１１の実施例の
製造方法および構造を示す工程断面図で詑る。

上記第１０の実施例では、多結晶シリコン膜３を５ｉｌ
ｌ、膜４をマスクとしてエツチングするのに、等方性エ
ツチング法を用いて行なったがＪ本実施例では、多結晶
シリコン膜３を異方性エツチング法によりエツチング加
呈した場合である。その他の構成は、第１０の実施例と
同じである。本実施例においても第１０の実施例と同様
の効果が生己るのは言うまでもない。

なお、第１０．第１′１の実□施例において、膜３゜膜
６は多結晶シリコン膜に限定する必要ばなく、□シリサ
イド、あるいは金属膜、またはそれらの複合膜であって
もよい。　　　　　　　　□実施例１２ 第１３図（ａ）、（ｂ）は、本発明の第１２の実施例の
製造方法および構造を示す工程断面図である。

本実施例では、低濃度ソース・ドレイン領域５形成用の
イオン打込みを、例えば多結晶シリコンから成る膜３１
を通して行なった後に、ゲート側壁に電極膜６を付加す
る場合の実施例である。図を用いて製造方法を説明する
。

１まず、第１３図（、）において、Ｓｉ基板１にゲート
絶縁膜２を形成するまでの工程は、第１１図（ａ）の実
施例と同じである。ゲート絶縁膜２を形ｌ成した後に全
面に膜厚３０〜５０ｎｍの多結晶シリコン膜３１を堆積
し、続いて、例えば、ＣＶＤ装置内から取り出して大気
中に開放することにより、該膜３１の表面に厚さ５〜２
０人の自然酸化膜３２を成長させる。この後、再度多結
晶シリコ゛ン膜３３を堆積したら、多結晶シリコン膜３
３．３１および自然酸化膜３２にりん等の導電性不純物
をドーピングする。続いて、ＣＶＤ法により５１０２膜
４を全面に堆積した後、ホトリソグラフィー技術を用い
てＳ」０２膜４をゲート電極の形状に異方性エツチング
する。引き続き、この加工した５１０２膜４をマスクと
して多結晶シリコン膜３３をまずマイクロ波エツチング
技術等の等方性エツチング法によりエツチングする。マ
イクロ波エツチングによる酸化膜のエツチング速度は、
多結晶シリコン膜のエツチング速度に比べ」桁から２桁
遅いため、自然酸化膜３２の境界面で多結晶シリコン膜
３３のエツチングを精度良く止めることができる。多結
晶シリコン膜３３をエツチングした後、５１０２Ｉｌ！
Ａ４をマスクとして低濃度ソース・ドレイン領域５形成
用のイオン打込みを行なう。不純物イオンは、残存する
多結晶シリコン膜３１を通して８１基板１に打込まれる
。従って、該膜３１は余り厚くできない。

リンのイオン打込みによりソース・Ｉ・レイン領域を形
成する場合には、膜３１の膜厚は、３０〜５０ｎｍが適
し、また、ヒ素のイオン打込みによりソース・１−レイ
ン領域を形成する場合には、５０−１００　ｎ　ｍが適
する。

低濃度ソース・ドレイン領域５を形成したら、全面に多
結晶シリコン膜６を堆積し、しかも該膜６を導電性膜と
するためにりん等の不純物を１・−ピングする。この後
、第１１図（ａ）の実施例と同様にゲート側壁絶縁膜７
を形成して第１３図（ａ）に示す断面構造となる。

次に、ケーＩ・側壁絶縁膜７をマスクとして多結晶シリ
コン膜６．膜３２．膜３］を異方性エツチング法により
エツチングし、かつ、該膜のエツチング面に酸化膜８を
形成してゲート／トレインのオーバーラツプ量を制御す
る工程、および高浪度ソース・ドレイン領域９を形成す
る工程を経て第１３図（ｂ）に示す構造になる。

本実施例において、低濃度ソース・ドレイン領域５の形
成後にゲート電極側壁に付加する多結晶シリコン膜６は
、多結晶シリコン膜３３の細りを補償し、かつ、薄いゲ
ート電極側壁の張り出しグー１〜電極膜３１を膜厚化し
、電気抵抗を低減する働きをする。

しかも、ゲート電極側壁の張り出しゲート電極膜３１を
残存させることにより、イオン打込みに伴うゲート絶縁
膜２へのダメージおよび汚染が軽減でき、ゲート耐圧不
良が抑制できるという効果も生じる。従って、膜３１の
厚さはイオン打込みによるダメージを回避できる厚さ以
上に設定する必要があり、同時にイオン打込みの障壁に
ならないだけの膜厚以下にする必要がある。この結果、
該膜３］の膜厚は多結晶シリコン膜では、リンイオン打
込みの場合は３０〜５０ｎｍが、また、ヒ素イオン打込
みの場合は５０〜１１００ｎが適している。

前に説明した第２図に示されるように膜厚が２０人位ま
では、電気抵抗はほとんど無視できる。

従って、本発明における実施例では、上記のように、自
然酸化膜３２の膜厚が５〜２０人と薄いため、自然酸化
膜３２をはさむ両側の導電性膜３１および６は等電位と
なる。すなわち、自然酸化膜３２は、ゲート電極内の不
純物拡散の障壁にはならす、しかも電気伝導の障壁にも
ならない。

−４０＝ また、本実施例では、自然酸化膜３２を用いて、残存さ
せる膜３１の膜厚を精度良く制御できるという効果も生
じ、その結果、膜３１を通して打込む低濃度ソース・ド
レイン領域５の不純物濃度分布を精度良く制御できる。

実施例１３ 第１４図は、本発明の第１３の実施例を示す断面図であ
る。

本実施例では、第１３図（ａ）、（ｂ）の実施例におい
て、膜３３を異方性エツチング法により加工した場合の
実施例であり、その他は、第１３図（ａ）、（ｂ）の実
施例と全く同様である。本実施例によっても第１３図（
ａ）、（ｂ）と同様の効果が得られる。

なお、第１３図、第１４図における膜３１．膜３３は多
結晶シリコン膜に限らず、シリサイド膜、金属膜等の導
電性膜であってもよい。とくに、ゲート電極側壁に張り
出す膜６を電気抵抗の低い導電性の膜で形成することが
重要である。また、膜３２は自然酸化膜に限る必要はな
く、エソチング速度が膜３３より遅く、かつ、膜３３．
膜３１間の導電性を妨げない膜であればよい。例えば、
薄い金属膜を用いてもよい。

実施例１４ 第１５図は第１３図（ａ）、（ｂ、）の実施例において
、自然酸化膜３２を設けることなく、第１３図（ｂ）と
同様の構造を得る実施例である。ゲート絶縁膜２を形成
するまでの工程は第１３図・（ｂ）と同じである。ゲー
ト絶縁膜２を形成した後、まず不純物をドーピングしな
い多結晶シリコン膜５１を全面に堆積し、続いて自然酸
化膜を形成することなく、りん等の不純物を高濃度にド
ーピングした多結晶シリコン膜５２をＣＶＤ法により堆
積する。この状態では、膜５２から膜５１へのりん等の
不純物拡散は抑えられている。ＳｉＯ２膜４を異方性エ
ツチング法により加工したら、該膜４をマスクとして、
まず膜５２を等方性エツチングする。このとき、不純物
をドーピングした膜の方が、ドーピングしない膜よりも
エツチング速度が大きいという特性を利用して、膜５２
と膜５１の境界面近傍で膜５２のエツチングを精度良く
止めることができる。この後の工程は、第１３図（ａ）
、（ｂ）の実施例と同じであり、第１５図に示す断面構
造を得る。

なお、膜５１への不純物拡散はゲート側壁に張り出し電
極６を形成した後にアニール処理を行なうことにより、
膜５２あるいは膜６がら不純物を拡散させることにより
実現できる。

実施例１５ 第１６図は、第１５図の膜５２の代りにシリサイドある
いはタングステン膜等の導電性膜６１を用い、かつ、膜
６１を異方性エツチング法により加工して場合の第１５
の実施例である。

第１５図においても膜５１．膜５２．膜６は多結晶シリ
コン膜に限る必要はなく、導電性膜であれば良い。第１
６図についても同様である。

・第１５図、第１６図の実施例によっても第１３図（ｂ
）の実施例の同様の効果が得られる。

実施例１６ 第１７図は、第１３図（ｂ）の実施例における一４３＝ ソース・ドレイン構造ＬＤＤ　（ライトリ−ドープト　
ドレイン（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）
　）構造の代りに、低濃度ソース・ドレイン領域を持た
ないＳＤ（シングルドレイン（Ｓ　ｉｎｇｌｅ　’Ｉ）
Ｆａｉ’ｎ））構造に変えた第１６の実施例である。高
濃度リース・ドレイン領域９は、５ｉ０２膜４をマスク
とする不純物ドーピングにより形成する。第１１図（ｂ
）、第１２図（ｂ）、第１３図（ｂ）、第１４図、第１
５図、第１６図においてＬ’Ｄ　Ｄ構造をＳＤ構造に変
えても良いことは当然である。

実施例１７ 第１８図は、第１３図（ｂ’）の実施例における自然酸
化膜３２を、膜３３と膜３１どの接合面にのみ設けた場
合の第１７の実施例である。本実施例によれば、膜３３
が膜６を介して膜３１に接合するので、自然酸化膜３２
が厚めに成長してもその影響を受ることなく、膜３３と
膜Ｓ１とめ導□通が保証できるという効果が生じる。本
実施例では、自然酸化膜３２を利用して膜３含を精度良
く工゛□ツチングした後、膜６を堆積する前に、露出し
てぃる部分の自然酸化膜３２をエツチングする。

なお、第１８図では、ソース・ドレイン構造をＩ）ＤＤ
（ダブル　ディフィーズド　ドレイン（Ｄｏｕｂｌｅ　
Ｄｉｆｆｕｓｅｄ　Ｄｒａｉｎ）　）構造にしているが
、該構造はＬＤＤ、ＳＤ構造であってもよいことは当然
であり、また、第１０〜第１６図の実施例において、ソ
ース・ドレイン構造をＤＤＤ構造にしてもよいことは明
らかである。

実施例１８ 第１９図は、ゲート電極３１を高濃度ソース・ドレイン
領域９とオーバーラツプさせない場合の第１８の実施例
である。ゲート電極３１は、低濃度ソース・ドレイン領
域５の空乏化領域のみをオーバーラツプする。ゲート／
ドレインのオーバーラツプによるドレイン電界の緩和は
、低濃度ソー、ス・ドレイン領域の空乏化領域のみをゲ
ートでオーバーラツプさせることにより達成できる。も
し、この空乏化領域以上にゲートでオーバーラツプさせ
たとしても、電界の緩和効果は、一定のままである。そ
こで、本実施例によれば、不必要なオーバーランプに伴
うゲート容量の増大を抑え、かつ、トレイン電界の緩和
を充分に行なうことができる。

なお、本構造は、第１３図（ｂ）の構造において、ゲー
ト側壁酸化膜８の厚さを厚くすることにより形成するこ
とかできる。

さて、低濃度ソース・）−レイン領域５の空乏化領域の
幅は、低濃度ソース・ドレイン領域の不純物１−一ピン
クｆｉｒ　（ｎ−１〜−ス）が少ない程大きくなる。１
−レイン電界は、空乏化領域の幅を広くすることにより
緩和されるため、第２０図に示すように、低ｎ　−Ｆ−
ズにすることが望ましい。しかし、低すきると、逆に電
界は、低濃度ドレイン／高濃度トレインの接合部に集中
し、図示のごとく、むしろ大きくなる。最適なｎ−ドー
スは、図から約５×１０１２ＣＩｌｌ−２である。この
とき、ドレインに５■の電圧を印加すると、空乏化領域
の幅は、約０．２μｍとなる。従って、ゲート／　ｌ’
レインのオーバーランプ量は、０．２μｍ位が適してい
る。

以上説明したように、本発明の第１０〜第１８の実施例
によれば、ソース・ｌ−レイン領域形成用の不純物ドー
ピングを行なった後に、該ソース・ドレイン領域とオー
バーラツプする張り出しゲート電極の膜厚を厚くなるの
で、以下に述べる効果が生しる。

まず、ソース・ドレイン領域形成用の不純物ドーピング
時には、張り出しゲーＩ・電極を形成しないか、あるい
は、張り出しゲート電極の膜厚をイオン打込みの障壁に
ならない厚さに設定することができるので、イオン打込
みエネルギーは、例えばりんの場合で１００ｋｅＶ以下
に抑えることができ、イオン打込みによるダメージを防
止できる。

また、ソース・ドレイン領域形成後に、張り出しゲート
電極の膜厚を厚くしたり、電気抵抗の低い複合膜にする
ので、ゲート電極の電気抵抗を小さくすることができる
。この結果、ゲーｈ線の配線抵抗による信号伝達の遅延
を抑制できる。

実施例１９ 以下に説明する実施例群は、第１〜第１８の実施例の半
導体装置を種々組合わせるものである。

前述したように、従来は新デバイスたる、ＤＤり構造や
、ＬＤＤ構造が実用化されると、１チツプ上のほとんど
すへてのデバイスが同一のデバイスて構成されるのか普
通である。これは、プロセスが異なるデバイスを単一の
チップ上に設けることは、工程の増加をまねき、ひいて
、コストの上昇をまねくものであるからである。

とくに、ＤＤＤ、ＬＤＤの混用はデバイス構造。

最適プロセス条件が異なる理由で用いられてこなかった
。ところかＬ　Ｄ　Ｄと言えども究極のデバイス構造で
はなくサフミクロン領域で耐圧不良が問題となっている
。このため、Ｌ　Ｄ　Ｄで構成したＵ　Ｌ　Ｓ　Ｉを５
■電源て用いることが難しくなってきた。そこでＬＤＤ
に代る高耐圧デバイスＧＯＬＤ　（Ｇａｔｅ−ｄｒａｉ
ｎ　０ｖｅｒｌａｐｐｅｄ　Ｄｅｖｊｃｅ）を第１〜第
１８の実施例として説明した。

ＧＯＬＤはゲート／トレイン（ソース）のオーバラップ
を積極的に活用して高耐圧化・高電流化を実現するデバ
イスである。しかし、ＧＯＬＤの唯一の問題点はグー１
〜容量の増大にある。そのためＧ　ＯＬ　Ｄだけを用い
てＵＬＳＩを構成するとい＝４８− う従来の方法では耐圧の問題は解決できてもゲート容量
増大の問題はＬＤＤ等を用いてＵＬＳＩを構成する場合
に比べてむしろ顕著になる。

以下の本実施例の目的はＧＯＬＤ、ＬＤＤ。

ＤＤＤ、ＳＤの各種構造の長所、短所に使い分けてＵＬ
ＳＩを構成し、総体的には高耐圧、高速。

高集付なＵＬＳＩを実現することにある。

上記目的は、ＵＳＬＩを構成する各部分の目的。

用途、性能に応して適したデバイス構造を選択し使い分
ける形で混用することにより達成できる。

高耐圧・高電流化に適したＧＯＬＤでは５Ｖ電源で適用
できる最小寸法がＬＤＤに比へ０．４μｍ　−０、５μ
ｍも微細にてきる。このため５ｖ電源が必要でかつ高集
積、高電流化が要求される部分にＧ　ＯＬ　Ｄは適する
。とくに、大きな配線容量や拡散層容量を旺動する１〜
ランジスタには最適である。一方、ｐＭＯ３のようにま
だ耐圧の問題が顕著になっていないものとかｎ　Ｍ　Ｏ
Ｓでもレイアウト的にゲート寸法を大きくとれる部分と
か、スピードを要求しない部分などにはＬ　Ｄ　Ｄを適
用することができる。同じような考えでＤＤＤ。

ＳＤも使い分けることができる。このようにして構成し
たＵ　Ｌ　Ｓ　Ｉでは各デバイスの性能を充分に引き出
せるので従来方式のＬＳＩに比べ高集積。

高速、高耐圧にできる。

本発明の第１９の実施例を第２１図により説明する。

８１基板１に構造の異なるトランジスタＡ、Ｂを形成す
ることによりＵＬＳＩを構成した例である。本実施例で
は２種類のトランジスタを素子分離酸化膜１１で分離し
ている。また各トランジスタは高濃度ソース・ドレイン
９及び９１を形成した段階までの構造である。この後層
間絶縁膜形成。

電極配線形成等の多くの工程が続く。

トランジスタＡは第６図（ａ）ＧＯＬＤ（ＧａｔＣ−ｄ
ｒａｉｎ　０ｖｅｒｌａｐｐｅｄ　Ｄｅｖｉｃｅ）構造
である。一方トランジスタＢはＬＤＤ構造である。

ＵＬＳ　Ｉではこれらのトランジスタが配線で種々に結
合される。

とくにＧＯＬＤは高電流特性を活がして、配線容量、拡
散層容量を駆動するドライバーに用いることが有効であ
る。

次に形成方法を示す。Ｓｉ基板１に素子分離酸化膜１１
．ゲート絶縁膜２を形成するまでの工程は通常のＭＯＳ
トランジスタ形成工程に同じである。本実施例には書い
ていないトランジスタのチャネルイオン打込みをした後
に全面に３０〜１１００ｎの薄い多結晶シリコン膜３を
堆積する。

この後−度大気開放して膜３上に自然酸化膜４（５〜１
０人）を形成する。続いて多結晶シリコン膜５を堆積し
、リンをドーピングする。その後、Ｓｉ○２膜６を堆積
する。次に本実施例には記載していないホトレジスト膜
をマスフレこして膜６をまず加工する。次に加工した膜
６をマスクにして多結晶シリコン膜５を等方性エツチン
グする。エツチングでは自然酸化膜４で止まり、膜３が
残存する。この段階でトランジスタＢをホトレジスト膜
で覆い、トランジスタＡの低濃度ソース・ドレイン７を
形成する。続いてトランジスタＡをホトレジスト膜で覆
いトランジスタＢの低濃度ソース１くレイン７１を形成
する。この後全面にＳｉＯ２膜８を堆積する。トランジ
スタＢに堆積したＳｉＯ２膜８はトランジスタＡをホト
レジスト膜で覆った状態で等方性エツチングにより一度
除去する。トランジスタＢで膜３が露呈した段階で今度
膜６をマスクにして膜３を異方性エツチングする。エツ
チング雰囲気にさらされたトランジスタＢのＳｉ基板１
表面をライト酸化した後、再度全面にＳｉ○２膜８を罹
積する。異方性エツチングによりＳｉＯ２膜８をエツチ
ングすることによりトランジスタＡ。

Ｂのゲート側壁にＳｉ○２膜８を残存させる。再度ライ
ト酸化を行ない８１基板１表面及びトランジスタＡのゲ
ート側壁１０に酸化膜を形成する。この後高濃度ソース
・ドレイン９及び９１を順次形成し、本実施例の構造を
得る。

実施例２０ 第２２図は第２０の実施例である。第２１図の膜５の代
りにシリサイドあるいはタングステン等の膜２０を用い
た場合である。本実施例では膜２０の加工は異方性エツ
チング技術を用いる。

５２一 実施例２１ 第２３図は第２１図のトランジスタＢをＳＤ（Ｓｉｎｇ
ｌｅ　Ｄｒａｉｎ）にした場合の第２１の実施例である
。高濃度ソース・ドレイン９２は５ｉ０２膜６をマスク
にして形成する。

実施例２２ 第２４図は第２２図のトランジスタＢをＳＤにした第２
２の実施例である。

実施例２３ 第２５図は第２１図のトランジスタＢをＤＤＤ（Ｄｏｕ
ｂｌｅ　Ｄｉｆｆｕｓｅｄ　Ｄｒａｉｎ）にした第２３
の実施例である。５１は低濃度ソース・ドレインで５２
が高濃度ソース・ドレインである。

実施例２４ 第２６図は第２２図のトランジスタＢｔｉ−ＤＤＤにし
た第２４の実施例である。

第２５．第２６図のＤＤＩＩこ於いて高濃度ソース・ド
レイン５２の形成を膜３を通したイオン打込みで行なっ
てもよいし、あるいは残存膜３をエツチングした後のイ
オン打込みで形成してもよい。

実施例２５ 第２７図は第２１図の実施例で膜３の上面に自然酸化膜
４を設けなかった場合の第２５の実施例である。膜５は
多結晶シリコンに限定するものでなくシリサイドあるい
はタングステン等の膜であってもよい。

実施例２６ 第２８図は第２７図と同様に自然酸化膜４を設けない第
２６の実施例であり、かつトランジスタＢを基板１とは
反対導電型のｎ型ウェル基板１００内のｐＭＯ８で形成
した場合の実施例である。低濃度ソース・ドレイン７１
．高濃度ソース・ドレイン９１はｎ型不純物で形成する
。なお、第２１図から第２７図の実施例に於いてトラン
ジスタＢをトランジスタＡと反対心電型にして良いこと
は明らかで、とくにトランジスタＢを第２８図と同様に
ｐＭＯ３にしてもよい。第２９図はｐＭＯ８のＳＤを形
成した場合の実施例である。

第１９〜第２６の実施例によればＵ　Ｌ　Ｓ　Ｉを構成
する各部分の目的・用途に応じて、ｌ−ランジスタ構造
を使い分けることができる。この結果、各トランジスタ
構造の長所が積極的に活用できる。

たとえば、０．５μｍ以下まで耐圧が保証できて５■電
源が使え、かつ高速化できるＧＯＬＤ（Ｇａｔｅ−ｄｒ
ａｊｎ　０ｖｅｒｌａｐｐｅｄ　Ｌ　Ｄ　Ｄ　）をｎ　
Ｍ　ＯＳに適用し、耐圧の面でまだ問題とならないｐＭ
Ｏ８をＴ−Ｄ　Ｄで構成し５■動作させると、ｎ　Ｍ　
ＯＳ　、　ｐ　Ｍ　ＯＳとも３■動作時に比べ、同しゲ
ート長で２．２〜２．３倍の高速化が実現できる。

このため、ＧＯＬＤのゲート容量による遅延をむしろ解
消でき、回路全体では１．２〜」−１３倍の高速化が実
現できる。従って、本発明により高速。

高集積、高耐圧のＵＬＳＩが実現できる。

なお、実施例に示したゲート電極で多結晶シリコン膜の
部分はｎ型不純物をドーピングした膜の場合を示したが
、ｎ型不純物をドーピングした多結晶シリコン膜で構成
してもよい。

［本発明の効果］ 本発明によればソース・Ｉくレインにオーバセラツブす
るゲート電極をソース・Ｉ−レインと自己整合に、しか
もオーバラップ長を任意に変えて形成できる。とくに、
オーバラップさせるように張り出す部分のゲート電極が
制御性良く形成できる。

この結果、ゲートとソース・ドレインとのオーバラップ
構造か制御でき、素子の高耐圧特性・高Ｇｍ特性が制御
良く得られる。本発明の素子ではゲート長が０．５μｍ
でもホントキャリア耐圧（ホットキャリア現象による伝
達特性の劣化を１０年間、１０％以内に抑えることがで
きる耐圧）を７Ｖ以上にすることができ、しかも通常の
ＬＤＤ素子に比へ１．３倍の高Ｇｍが実現できる。

また、本発明で述べた張り出しゲート電極の部分を厚膜
化てきるのてゲート抵抗を低くすることができる効果も
生しる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例を説明する断面図。第
２図は、自然酸化膜の膜厚と、抵抗の関係を示す図。第
３図〜第１０図は、本発明の第２〜第９の実施例を説明
する断面図。第１１図〜第１９図は、本発明の第］Ｏ〜
第１８の実施例を説−５６＝ 明する断面図。第２０図は、低濃度ソース・ドレイン領
域の濃度と、ドレイン電界強度の関係を示す図。第２１
図〜第２９図は、本発明の第１９〜第２６の実施例を説
明する断面図。 時い　　　　　　　〜　　　　　　　　　　　　　　　
　−胛　　（恢）πＶ へ＼ぺ

Claims (1)

1. 【特許請求の範囲】 １、半導体基体と、該基体上に設けられたゲート絶縁膜
   、該基体に設けられたソース・ドレイン領域と、ゲート
   絶縁膜上に設けられたゲート電極膜を有する絶縁ゲート
   電界効果トランジスタとを有し、上記ゲート電極膜をエ
   ッチング速度の異なる２つ以上の膜の複合膜として構成
   し、ゲートエッチングを該複合膜の界面で止めることに
   より逆Ｔ字型のゲート電極構造を設け、かつ複合膜間の
   電気導通が有ることを特徴とする半導体装置。 ２、請求項第１の半導体装置において、上記ゲート電極
   膜は、第１の多結晶シリコン膜と、該多結晶シリコン膜
   上に設けられた自然酸化膜と、該自然配化膜上に設けら
   れた第２の多結晶シリコン膜とからなる半導体装置。 ３、請求項第２項の半導体装置において、上記自然酸化
   膜は、２０Å以下の膜厚を有する半導体装置。 ４、２層以上の単結晶シリコン膜の間に５〜１０Åの自
   然酸化膜を設けて上記ゲート電極膜を構成し、該自然酸
   化膜をエッチングのストッパーに用いてゲート電極形状
   を加工したことを特徴とする特許請求の範囲第１項記載
   の半導体装置。 ５、不純物をドーピングしない多結晶シリコン膜上に不
   純物をドーピングした多結晶シリコン膜を重ねて堆積さ
   せた部分を少なくとも有するゲート電極膜に於いて、ゲ
   ート電極の加工時に該膜の界面でエッチングを止めてゲ
   ート電極形状を加工したことを特徴とする特許請求の範
   囲第１項記載の半導体装置。 ６、逆Ｔ字型に張り出した薄いゲート電極膜の側壁に絶
   縁膜を成長させたことを特徴とする特許請求の範囲第１
   項記載の半導体装置。 ７、特許請求の範囲第１項に記載の逆Ｔ字型に張り出し
   た３０〜５０ｎｍの薄いゲート電極膜を有する半導体装
   置に於いて、該膜を通して、リンあるいはヒ素のうち少
   なくとも一方を、リンならシングルチャージ換算で６０
   〜８０ｋｅＶのエネルギーで、またヒ素ならシングルチ
   ャージ換算で１３０〜１５０ｋｅＶのエネルギーで打ち
   込むことによりソース・ドレインを形成したことを特徴
   とする半導体装置。 ８、上記ソース・ドレインをゲート電極から離れる方向
   に低濃度ソース・ドレイン、高濃度ソース・ドレインと
   順に配列させて構成し、少なくとも低濃度ソース・ドレ
   インを該ゲート電極で完全に覆ったことを特徴とする特
   許請求の範囲第７項の記載の半導体装置。 ９、上記高濃度ソース・ドレインを該張り出しゲート電
   極膜を通さずに基板に不純物イオンを打ち込むことによ
   り形成したことを特徴とする特許請求の範囲第８項に記
   載の半導体装置。 １０、張り出しゲート電極膜を５０〜１００ｎｍと厚く
   し、ヒ素をシングルチャージ換算で １５０ｋｅＶ以上の高エネルギーで打ち込むことにより
   ヒ素の基板深さ方向の濃度分布をリンと同様の緩傾斜型
   拡散層プロファイルにしたシングルドレイン構造のソー
   ス・ドレインを有することを特徴とする半導体装置の製
   造方法。 １１、ゲート側壁絶縁膜と自己整合に、しかも上記張り
   出しゲート電極膜を通してイオン打ち込みすることによ
   り高濃度ソース・ドレインを形成したことを特徴とする
   特許請求の範囲第１０項に記載の半導体装置の製造方法
   。 １２、上記逆Ｔ字型のゲート電極を通過するようにイオ
   ン打ち込みを行ない上記ソースドレイン領域を形成する
   ことを特徴とする請求項第１項に記載の半導体装置の製
   造方法。 １３、半導体基板上の形成された第１のゲート電極と、
   上記第１のゲート電極の少なくとも一方の側壁部に設け
   られ、上記第１のゲート電極と同程度の厚さの第２のゲ
   ート電極と、上記第１のゲート電極の両側の上記半導体
   基板の表面領域に形成されたソース・ドレイン領域とを
   具備することを特徴とする半導体装置。 １４、上記第１および第２のゲート電極と、上記半導体
   基板との間にゲート絶縁膜を有することを特徴とする特
   許請求の範囲第１３項記載の半導体装置。 １５、上記第１のゲート電極および上記第２のゲート電
   極と、上記半導体基板との間に第３のゲート電極を有す
   ることを特徴とする特許請求の範囲第１３項記載の半導
   体装置。 １６、上記第１のゲート電極および上記第２のゲート電
   極のうちの少なくとも上記第１のゲート電極と、上記第
   ３のゲート電極との間に自然酸化膜を有することを特徴
   とする特許請求の範囲第１５項記載の半導体装置。 １７、電圧印加により生じる少なくとも上記ソース・ド
   レイン領域の空乏化領域が、上記第１のゲート電極ある
   いは上記第２のゲート電極によって覆われていることを
   特徴とする特許請求の範囲第１３項記載の半導体装置。 １８、上記ソース・ドレイン領域のうち少なくともドレ
   イン領域が上記ゲート電極から離れる方向に低濃度領域
   と、高濃度領域からなっていることを特徴とする特許請
   求の範囲第１３項記載の半導体装置。 １９、上記ソース・ドレイン領域がそれぞれ上記ゲート
   電極から離れる方向に低濃度ソース・ドレイン領域と高
   濃度ソース・ドレイン領域から構成され、かつ、電圧印
   加により生じる少なくとも上記低濃度ソース・ドレイン
   領域の空乏化領域が、上記第１のゲート電極あるいは上
   記第２のゲート電極によって覆われていることを特徴と
   する特許請求の範囲第１３項記載の半導体装置。 ２０、上記第１のゲート電極および上記第２のゲート電
   極と、上記半導体基板との間にゲート絶縁膜を有し、電
   圧印加により生じる少なくとも上記ソース・ドレイン領
   域の空乏化領域のうち、少なくとも上記ゲート絶縁膜と
   接する領域が、上記第１あるいは第２のゲート電極によ
   って覆われていることを特徴とする特許請求の範囲第１
   ３項記載の半導体装置。 ２１、半導体基板上に第１の導電性膜を被着する第１の
   工程と、上記第１の導電性膜上の一部にパターン化され
   たマスク層を形成する第２の工程と、上記マスク層をマ
   スクとして上記第１の導電性膜を等方性または異方性エ
   ッチングにより加工する第３の工程と、上記マスク層を
   マスクとして上記半導体基板表面領域に不純物をドーピ
   ングし、ソース・ドレイン領域を形成する第４の工程と
   、上記半導体基板上に第２の導電性膜を被着する第５の
   工程と、上記第２の導電性膜をエッチングにより加工し
   、上記第１の導電性膜の少なくとも一方の側壁部に導電
   性膜を厚く残す第６の工程とを含むことを特徴とする半
   導体装置の製造方法。 ２２、上記第１の工程の前に、上記半導体基板表面にゲ
   ート絶縁膜を形成することを特徴とする特許請求の範囲
   第２１項記載の半導体装置の製造方法。 ２３、上記第１の工程の前に、上記半導体基板上に第３
   の導電性膜を被着する工程を有し、かつ、上記第４の工
   程において、上記ソース・ドレイン領域形成用の不純物
   ドーピングを上記第３の導電性膜を通して行ない、かつ
   、上記第６の工程において、上記第３の導電性膜を上記
   第２の導電性膜と同時にエッチング加工することを特徴
   とする特許請求の範囲第２１項記載の半導体装置の製造
   方法。 ２４、上記ソース・ドレイン領域形成用の不純物ドーピ
   ングとしてのリンのイオン打込みを行ない、かつ、上記
   第３の導電性膜の厚さが、３０〜５０ｎｍであることを
   特徴とする特許請求の範囲第２３項記載の半導体装置の
   製造方法。 ２５、上記ソース・ドレイン領域形成用の不純物ドーピ
   ングとしてヒ素のイオン打込みを行ない、かつ、上記第
   ３の導電性膜の厚さが、５０〜１００ｎｍであることを
   特徴とする特許請求の範囲第２３項記載の半導体装置の
   製造方法。 ２６、上記第６の工程において、絶縁膜を上記第２の導
   電性膜の上に重ねて被着し、まず、上記絶縁膜を異方性
   エッチングすることにより、上記第２の導電性膜の凸部
   の側壁に上記絶縁膜を残存させ、その後、上記第２の導
   電性膜をエッチングすることを特徴とする特許請求の範
   囲第２１項記載の半導体装置の製造方法。 ２７、上記第６の工程の後、パターニングされた上記第
   ２の導電性膜の少なくとも側壁部に熱酸化により酸化膜
   を形成することにより、上記ゲート電極と上記ソース・
   ドレイン領域とのオーバーラップ量を制御する工程を有
   することを特徴とする特許請求の範囲第２１項記載の半
   導体装置の製造方法。 ２８、微細ＭＯＳトランジスタで構成されるＵＬＳＩに
   おいて、ＭＯＳトランジスタの構造にＧＯＬＤ（Ｇａｔ
   ｅ−ｄｒａｉｎ　ＯｖｅｒｌａｐｐｅｄＬＤＤ）、ＬＤ
   Ｄ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）、ＤＤ
   Ｄ（Ｄｏｕｂｌｅ　Ｄｉｆｆｕｓｅｄ　Ｄｒａｉｎ）、
   ＳＤ（Ｓｉｒｇｌｅ　Ｄｒａｉｎ）の各種構造を混用さ
   せたことを特徴とする集積回路装置。 ２９、特許請求の範囲２８項記載の集積回路装置におい
   てｎＭＯＳをＧＯＬＤでＰＭＯＳをＬＤＤで構成したこ
   とを特徴とする集積回路装置。 ３０、特許請求の範囲第２８項記載の集積回路装置にお
   いてＧＯＬＤを配線容量、拡散層容量を駆動するドライ
   バーに適用したことを特徴とする集積回路装置。