JPH0230147A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH0230147A JPH0230147A JP18100288A JP18100288A JPH0230147A JP H0230147 A JPH0230147 A JP H0230147A JP 18100288 A JP18100288 A JP 18100288A JP 18100288 A JP18100288 A JP 18100288A JP H0230147 A JPH0230147 A JP H0230147A
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- insulating film
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- thin film
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- 239000010409 thin film Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000010408 film Substances 0.000 claims abstract description 82
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000013078 crystal Substances 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052796 boron Inorganic materials 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 6
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
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- 238000009413 insulation Methods 0.000 description 1
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- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタ及びその製造方法に関する。
第５図及び第６図はそれぞれ従来の半導体装置の一例を
説明するための半導体チップの断面図である。従来の薄
膜トランジスタは、例えば、第５図に示すようなものが
ある。すなわち、半導体基板１上に絶縁Ｍ２を形成し、
その上にゲート電極３が形成されている。このゲート電
極３を含む基板全面に薄い絶縁膜５を形成し、これをゲ
ート絶縁膜とする。薄い絶縁膜５を介してゲート電極３
上に非単結晶質半導体薄膜６を形成し、不純物をイオン
注入することにより電気的に分離されたソース領域７及
びドレイン領域８を形成する。従って、チャネル領域９
はゲート電極３の上面に設けられることになる。
説明するための半導体チップの断面図である。従来の薄
膜トランジスタは、例えば、第５図に示すようなものが
ある。すなわち、半導体基板１上に絶縁Ｍ２を形成し、
その上にゲート電極３が形成されている。このゲート電
極３を含む基板全面に薄い絶縁膜５を形成し、これをゲ
ート絶縁膜とする。薄い絶縁膜５を介してゲート電極３
上に非単結晶質半導体薄膜６を形成し、不純物をイオン
注入することにより電気的に分離されたソース領域７及
びドレイン領域８を形成する。従って、チャネル領域９
はゲート電極３の上面に設けられることになる。
又、第６図に示すように、ドレイン領域８がゲ−ｌ−電
極３上になく、チャネル領域９とドレイン領域８の間に
非単結晶質薄膜領域（以下オフセット領域１０と称す）
を設けているものもある。オフセット領域を設けること
によりトランジスタのリーク電流を減少させる効果が得
られる。
極３上になく、チャネル領域９とドレイン領域８の間に
非単結晶質薄膜領域（以下オフセット領域１０と称す）
を設けているものもある。オフセット領域を設けること
によりトランジスタのリーク電流を減少させる効果が得
られる。
上述した従来の薄膜トランジスタでは、トランジスタの
チャネル領域９がゲート電極３表面上に沿って形成され
るため、水平方向の微細化がしずらいという欠点がある
。特に、第６図に示すようなドレイン領域８とゲート電
極３の間にオフセット領域１０が水平方向に延びて形成
されている場合は、水平方向の微細化が困難になる。更
に、この場合、ソース領域７及びドレイン領域８をゲー
ト電極３に対して自己整合的に形成しにくいという欠点
があった。
チャネル領域９がゲート電極３表面上に沿って形成され
るため、水平方向の微細化がしずらいという欠点がある
。特に、第６図に示すようなドレイン領域８とゲート電
極３の間にオフセット領域１０が水平方向に延びて形成
されている場合は、水平方向の微細化が困難になる。更
に、この場合、ソース領域７及びドレイン領域８をゲー
ト電極３に対して自己整合的に形成しにくいという欠点
があった。
本発明の目的は、オフセット領域を設けた低リーク電流
特性薄）摸トランジスタの微細化を可能にし、更にドレ
イン領域を自己整合的に設けることか可能な薄膜）・ラ
ンジスタ及びその製造方法を提供することにある。
特性薄）摸トランジスタの微細化を可能にし、更にドレ
イン領域を自己整合的に設けることか可能な薄膜）・ラ
ンジスタ及びその製造方法を提供することにある。
本発明の薄膜トランジスタは、半導体基板上に設けられ
た第１の絶縁膜と、前記第１の絶縁膜上の一部に設けら
れたゲート電極と、前記ゲート電極の上面に設けられた
第２の絶縁膜と、前記ゲート電極側面に設けられた第３
の絶縁膜と、前記第２の絶縁膜の上面及び側面の一部に
設けられたドレイン領域と、前記第３の絶縁膜の側面に
設けられたチャネル領域と、前記ゲート電極下端から前
記第１の絶縁膜上にかけて設けられたソース領域と、前
記第２の絶縁膜側面の前記ドレイン領域と前記チャネル
領域との間に設けられた非単結晶質領域とを含んで構成
され、更に、本発明の薄膜トランジスタの製造方法は、
半導体基板上に第１の絶縁膜を形成する工程と、前記第
１の絶縁膜の主表面にゲート電極を形成する工程と、前
記ゲート電極上面に第２の絶縁膜を形成する工程と、一
つの前記ゲート電極側面部に側壁絶縁膜を形成する工程
と、前記ゲート電極側面部の他の一面に第３の絶縁膜を
形成する工程と、前記第１乃至第３絶縁膜及び側壁絶縁
膜上に非単結晶質薄膜を形成する工程と、前記第１の絶
縁膜、前記第２の絶縁膜の上面と側面の一部、前記側壁
絶縁膜それぞれの領域上の前記非単結晶質薄膜に不純物
をイオン注入する工程とを含んで構成される。
た第１の絶縁膜と、前記第１の絶縁膜上の一部に設けら
れたゲート電極と、前記ゲート電極の上面に設けられた
第２の絶縁膜と、前記ゲート電極側面に設けられた第３
の絶縁膜と、前記第２の絶縁膜の上面及び側面の一部に
設けられたドレイン領域と、前記第３の絶縁膜の側面に
設けられたチャネル領域と、前記ゲート電極下端から前
記第１の絶縁膜上にかけて設けられたソース領域と、前
記第２の絶縁膜側面の前記ドレイン領域と前記チャネル
領域との間に設けられた非単結晶質領域とを含んで構成
され、更に、本発明の薄膜トランジスタの製造方法は、
半導体基板上に第１の絶縁膜を形成する工程と、前記第
１の絶縁膜の主表面にゲート電極を形成する工程と、前
記ゲート電極上面に第２の絶縁膜を形成する工程と、一
つの前記ゲート電極側面部に側壁絶縁膜を形成する工程
と、前記ゲート電極側面部の他の一面に第３の絶縁膜を
形成する工程と、前記第１乃至第３絶縁膜及び側壁絶縁
膜上に非単結晶質薄膜を形成する工程と、前記第１の絶
縁膜、前記第２の絶縁膜の上面と側面の一部、前記側壁
絶縁膜それぞれの領域上の前記非単結晶質薄膜に不純物
をイオン注入する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を説明するための半導体
チップの断面図である。同図に示すように、半導体基板
１上の絶縁膜２を介してゲート電ｆ！３が設けられる。
チップの断面図である。同図に示すように、半導体基板
１上の絶縁膜２を介してゲート電ｆ！３が設けられる。
このゲート電極３の上面に、厚い絶縁膜４が設けられ、
側面にはゲート絶縁膜の代能を有する薄い絶縁膜５が設
けられる。絶縁膜４の上面及び側面の一部にドレイン領
域８が設けられ、薄い絶縁膜５の側面にチャネル領域９
が設けられ、チャネル領域９下端から絶縁膜２上にかけ
てソース領域７が設けられる。更に、前記ドレイン領域
８とチャネル領域９との間にオフセット領域１０が設け
られる。すなわち、チャネル領域９はゲート電極３の側
面に沿って形成されることになる。
側面にはゲート絶縁膜の代能を有する薄い絶縁膜５が設
けられる。絶縁膜４の上面及び側面の一部にドレイン領
域８が設けられ、薄い絶縁膜５の側面にチャネル領域９
が設けられ、チャネル領域９下端から絶縁膜２上にかけ
てソース領域７が設けられる。更に、前記ドレイン領域
８とチャネル領域９との間にオフセット領域１０が設け
られる。すなわち、チャネル領域９はゲート電極３の側
面に沿って形成されることになる。
次に、本実施例の薄膜トランジスタの製造方法を説明す
る。第２図（ａ）〜（ｈ）は本発明の第１の実施例を説
明するための工程順に示した半導体チップの断面図であ
る。第２図（ａ）に示すように、半導体基板１の表面に
絶縁膜・２を形成し、この上に例えは、Ｎ型多結晶シリ
コン膜１３を堆積する。次に、絶縁膜４を例えば、２５
００人の厚さで堆積する。次に、第２図（ｂ）に示すよ
うに、写真蝕刻法により、上面に絶縁膜４を有したゲー
ト電極３をパターニングする。次に、第２図（Ｃ）に示
すように、ゲート電極３を含む基板全面に絶縁膜４とエ
ツチング速度の異なる膜質の絶縁膜１１を例えば、３０
００人堆積する。その後、第２図（ｄ）に示すように、
リアクティブイオンエツチング法により絶縁膜１１をエ
ツチングし、ゲート電極３の側面に側壁絶縁膜１２を形
成する。次に、第２図（ｅ）に示すように、ホトリソグ
ラフィー法及びウェットエツチング法により側壁絶縁膜
１２の片側の領域以外をエツチング除去する。次に、第
２図（ｆ）に示すように、ゲー）・電極３の側壁絶縁膜
１２が除去された側面に薄い絶縁膜５を例えば、５００
人形成する。次に、第２図（ｇ）に示すように、基板全
面に非単結晶質半導体薄膜６を形成する。次に、第２図
（ｈ）に示すように、基板面に垂直に例えば、Ｐ型不純
物としてほう素をイオン注入することにより、自己整合
的に絶縁膜４の上面及びその側面の一部にドレイン領域
８を、更にゲート電極３下端から絶縁膜２上にかけてソ
ース領域７を形成する。これにより、チャネル領域９が
デー１〜電極３側面の薄い絶縁膜５に沿って設けられ、
ドレイン領域８とチャネル領域９の間にオフセット領域
１０が形成されることになる。
る。第２図（ａ）〜（ｈ）は本発明の第１の実施例を説
明するための工程順に示した半導体チップの断面図であ
る。第２図（ａ）に示すように、半導体基板１の表面に
絶縁膜・２を形成し、この上に例えは、Ｎ型多結晶シリ
コン膜１３を堆積する。次に、絶縁膜４を例えば、２５
００人の厚さで堆積する。次に、第２図（ｂ）に示すよ
うに、写真蝕刻法により、上面に絶縁膜４を有したゲー
ト電極３をパターニングする。次に、第２図（Ｃ）に示
すように、ゲート電極３を含む基板全面に絶縁膜４とエ
ツチング速度の異なる膜質の絶縁膜１１を例えば、３０
００人堆積する。その後、第２図（ｄ）に示すように、
リアクティブイオンエツチング法により絶縁膜１１をエ
ツチングし、ゲート電極３の側面に側壁絶縁膜１２を形
成する。次に、第２図（ｅ）に示すように、ホトリソグ
ラフィー法及びウェットエツチング法により側壁絶縁膜
１２の片側の領域以外をエツチング除去する。次に、第
２図（ｆ）に示すように、ゲー）・電極３の側壁絶縁膜
１２が除去された側面に薄い絶縁膜５を例えば、５００
人形成する。次に、第２図（ｇ）に示すように、基板全
面に非単結晶質半導体薄膜６を形成する。次に、第２図
（ｈ）に示すように、基板面に垂直に例えば、Ｐ型不純
物としてほう素をイオン注入することにより、自己整合
的に絶縁膜４の上面及びその側面の一部にドレイン領域
８を、更にゲート電極３下端から絶縁膜２上にかけてソ
ース領域７を形成する。これにより、チャネル領域９が
デー１〜電極３側面の薄い絶縁膜５に沿って設けられ、
ドレイン領域８とチャネル領域９の間にオフセット領域
１０が形成されることになる。
第３図は本発明の第２の実施例を説明するための半導体
チップの断面図である。同図に示すように、本実施例で
は、第１の実施例の構造に更に、絶縁膜２上のチャネル
領域つとソース領域７の間にオフセット領域１４を設け
たところに特徴がある。
チップの断面図である。同図に示すように、本実施例で
は、第１の実施例の構造に更に、絶縁膜２上のチャネル
領域つとソース領域７の間にオフセット領域１４を設け
たところに特徴がある。
次に、本実施例の薄膜トランジスタの製造方法を説明す
る。第４図（ａ）、（ｂ）は本発明の第２の実施例を説
明するための工程順に示した半導体チップの断面図であ
る。本実施例では、第１の実施例の製造方法で説明した
第２図（ｇ）までの工程と同様な工程を行った後、第４
図（ａ）に示すように、更に基板全面に絶縁膜１５を例
えば、２０００人形成した後、第４図（ｂ）に示すよう
に、絶縁膜１５を通して非単結晶半導体薄膜６中に例え
ば、Ｐ型不純物としてほう素をイオン注入し、自己製造
的にソース領域及びドレイン領域を形成する。これによ
り、絶縁膜２上のチャネル領域つとソース領域７の間に
オフセット領域１４が形成されることになる。
る。第４図（ａ）、（ｂ）は本発明の第２の実施例を説
明するための工程順に示した半導体チップの断面図であ
る。本実施例では、第１の実施例の製造方法で説明した
第２図（ｇ）までの工程と同様な工程を行った後、第４
図（ａ）に示すように、更に基板全面に絶縁膜１５を例
えば、２０００人形成した後、第４図（ｂ）に示すよう
に、絶縁膜１５を通して非単結晶半導体薄膜６中に例え
ば、Ｐ型不純物としてほう素をイオン注入し、自己製造
的にソース領域及びドレイン領域を形成する。これによ
り、絶縁膜２上のチャネル領域つとソース領域７の間に
オフセット領域１４が形成されることになる。
以上説明した実施例では、非単結晶質半導体薄膜として
多結晶シリコン薄膜を用いたが、非結晶質シリコン薄膜
を用いても同様な効果を得ることかできる。
多結晶シリコン薄膜を用いたが、非結晶質シリコン薄膜
を用いても同様な効果を得ることかできる。
以上説明したように、本発明は、ゲート電極の側面にチ
ャネル領域と、リーク電流を減少させるためのオフセッ
ト領域を設けることにより、低リーク電流特性を有する
薄膜トランジスタの水平方向の微細化が可能になる。更
に本発明の製造方法は、ゲート電極上面の絶縁膜と、ゲ
ート電極側面のゲート絶縁膜を介して、ゲート電極全面
を覆った非単結晶質半導体薄膜中に不純物をイオン注入
することにより、ソース領域及びドレイン領域、更にオ
フセット領域を自己整合的に形成することが可能、とな
る効果かある。
ャネル領域と、リーク電流を減少させるためのオフセッ
ト領域を設けることにより、低リーク電流特性を有する
薄膜トランジスタの水平方向の微細化が可能になる。更
に本発明の製造方法は、ゲート電極上面の絶縁膜と、ゲ
ート電極側面のゲート絶縁膜を介して、ゲート電極全面
を覆った非単結晶質半導体薄膜中に不純物をイオン注入
することにより、ソース領域及びドレイン領域、更にオ
フセット領域を自己整合的に形成することが可能、とな
る効果かある。
第１図は本発明の第１の実施例を説明するための半導体
チップの断面図、第２図（ａ）〜（ｈ）は本発明の第１
の実施例を説明するための工程順に示した半導体チップ
の断面図、第３図は本発明の第２の実施例を説明するた
めの半導体チップの断面図、第４図（ａ）、（ｂ）は本
発明の第２の実施例を説明するための工程順に示した半
導体チップの断面図、第５図及び第６図はそれぞれ従来
の半導体装置の一例を説明するための半導体チップの断
面図である。 １・・・半導体基板、２・・・絶縁膜、３・・・ゲート
電極、４・・・絶縁膜、５・・・薄い絶縁膜、６・・・
非単結晶質半導体薄膜、７・・・ソース領域、８・・・
ドレイン領域、９・・・チャネル領域、１０・・・オフ
セット領域ミ１１・・絶縁膜、１２・・・側壁絶縁膜、
１３・・・多結晶シリコン膜、 ４・・・オフセラ ト領域、 ５・・・絶縁 膜。 票 ■ ± Ｌ」 應 図 尤 づ 図 図
チップの断面図、第２図（ａ）〜（ｈ）は本発明の第１
の実施例を説明するための工程順に示した半導体チップ
の断面図、第３図は本発明の第２の実施例を説明するた
めの半導体チップの断面図、第４図（ａ）、（ｂ）は本
発明の第２の実施例を説明するための工程順に示した半
導体チップの断面図、第５図及び第６図はそれぞれ従来
の半導体装置の一例を説明するための半導体チップの断
面図である。 １・・・半導体基板、２・・・絶縁膜、３・・・ゲート
電極、４・・・絶縁膜、５・・・薄い絶縁膜、６・・・
非単結晶質半導体薄膜、７・・・ソース領域、８・・・
ドレイン領域、９・・・チャネル領域、１０・・・オフ
セット領域ミ１１・・絶縁膜、１２・・・側壁絶縁膜、
１３・・・多結晶シリコン膜、 ４・・・オフセラ ト領域、 ５・・・絶縁 膜。 票 ■ ± Ｌ」 應 図 尤 づ 図 図
Claims (2)
- （１）半導体基板上に設けられた第１の絶縁膜と、前記
第１の絶縁膜上の一部に設けられたゲート電極と、前記
ゲート電極の上面に設けられた第２の絶縁膜と、前記ゲ
ート電極側面に設けられた第３の絶縁膜と、前記第２の
絶縁膜の上面及び側面の一部に設けられたドレイン領域
と、前記第３の絶縁膜の側面に設けられたチャネル領域
と、前記ゲート電極下端から前記第１の絶縁膜上にかけ
て設けられたソース領域と、前記第２の絶縁膜側面の前
記ドレイン領域と前記チャネル領域との間に設けられた
非単結晶質領域とを含むことを特徴とする薄膜トランジ
スタ。 - （２）半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の主表面にゲート電極を形成する工程
と、前記ゲート電極上面に第２の絶縁膜を形成する工程
と、一つの前記ゲート電極側面部に側壁絶縁膜を形成す
る工程と、前記ゲート電極側面部の他の一面に第３の絶
縁膜を形成する工程と、前記第１乃至第３絶縁膜及び側
壁絶縁膜上に非単結晶質薄膜を形成する工程と、前記第
１の絶縁膜、前記第２の絶縁膜の上面と側面の一部、前
記側壁絶縁膜それぞれの領域上の前記非単結晶質薄膜に
不純物をイオン注入する工程とを含むことを特徴とする
薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18100288A JPH0230147A (ja) | 1988-07-19 | 1988-07-19 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18100288A JPH0230147A (ja) | 1988-07-19 | 1988-07-19 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0230147A true JPH0230147A (ja) | 1990-01-31 |
Family
ID=16093017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18100288A Pending JPH0230147A (ja) | 1988-07-19 | 1988-07-19 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0230147A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0547788A (ja) * | 1991-08-09 | 1993-02-26 | Mitsubishi Electric Corp | 薄膜電界効果素子およびその製造方法 |
| JPH0621464A (ja) * | 1992-07-02 | 1994-01-28 | Nec Corp | Ｍｏｓ型薄膜トランジスタ |
| US5309010A (en) * | 1991-05-27 | 1994-05-03 | Nec Corporation | Semiconductor device having improved thin film transistors |
| JPH07321340A (ja) * | 1994-05-12 | 1995-12-08 | Lg Semicon Co Ltd | 薄膜トランジスタの構造及びその製造方法 |
| US5716879A (en) * | 1994-12-15 | 1998-02-10 | Goldstar Electron Company, Ltd. | Method of making a thin film transistor |
Citations (3)
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| JPS6016457A (ja) * | 1983-06-17 | 1985-01-28 | テキサス・インスツルメンツ・インコ−ポレイテツド | 集積回路構造 |
| JPS60160169A (ja) * | 1984-01-30 | 1985-08-21 | Sony Corp | Ｍｏｓトランジスタおよびその製造方法 |
| JPS60251667A (ja) * | 1984-05-28 | 1985-12-12 | Seiko Epson Corp | 薄膜トランジスタ− |
-
1988
- 1988-07-19 JP JP18100288A patent/JPH0230147A/ja active Pending
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