JPH01181566A - 絶縁ゲート電界効果トランジスタおよびその製造方法 - Google Patents
絶縁ゲート電界効果トランジスタおよびその製造方法Info
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- JPH01181566A JPH01181566A JP416388A JP416388A JPH01181566A JP H01181566 A JPH01181566 A JP H01181566A JP 416388 A JP416388 A JP 416388A JP 416388 A JP416388 A JP 416388A JP H01181566 A JPH01181566 A JP H01181566A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果トランジスタにおけるソー
ス・ドレイン構造およびその製造方法に関するものであ
る。
ス・ドレイン構造およびその製造方法に関するものであ
る。
大容量でかつ高性能の超ＬＳＩを実現するには。
信頼性の高い微細な絶縁ゲート電界効果トランジスタ（
以下ＩＧＦＥＴと略す）が必要である。ＩＧＦ［Ｔの微
細化はスケーリング則に従って達成されてきている。し
かしながらスケーリング則もデバイス寸法がサブミクロ
ン領域に入ると適用が難しくなってきた。特に電源電圧
をＴＴＬレベルに合せたい、高性能な特性を得るために
高い電圧で使いたいという要求から、電源電圧を下げる
のが難しい、このためＩＧＦ［ＥＴの微細化と共に、Ｉ
ＧＦＥＴ内部の電界強度が増加している。この内部電界
強度の増加はホットキャリアの発生を促し、微細なＩＧ
ＦＥＴの高信頼性確保の」ユで大きな問題となっている
。
以下ＩＧＦＥＴと略す）が必要である。ＩＧＦ［Ｔの微
細化はスケーリング則に従って達成されてきている。し
かしながらスケーリング則もデバイス寸法がサブミクロ
ン領域に入ると適用が難しくなってきた。特に電源電圧
をＴＴＬレベルに合せたい、高性能な特性を得るために
高い電圧で使いたいという要求から、電源電圧を下げる
のが難しい、このためＩＧＦ［ＥＴの微細化と共に、Ｉ
ＧＦＥＴ内部の電界強度が増加している。この内部電界
強度の増加はホットキャリアの発生を促し、微細なＩＧ
ＦＥＴの高信頼性確保の」ユで大きな問題となっている
。
従来、微細ＩＧＦＩＥＴの内部電界強度を緩和させるた
めに様々な方法が試みられている。たとえば国際固体素
子会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃ−ｅｓ Ｍｅｅｔｉｎｇ） １９８１年
、 ６５１〜６５４ページにエリミネイション・オブ・
ホット・エレクトロン・ゲート・カレント・パイ・ザ・
ライトリ−・ドープト・ドレイン−ソース・ストラフチ
ャ（ＥＬＩＭＩＮＡＴＩＯＮ ＯＦ＋１０Ｔ ＥＬＥ
ＣＴＲＯＮ ＧＡＴＥ ＣＵＲＲＥＮＴ ＢＹ
ＴＨＥ ＬＩＧＨＴＬＹ ０Ｏ−ＰＥＤ ＤＲ＾
ｌＮ−５ＯＵＲＣＥ ５ＴＲＵＣＴＬＩ旺）と題して発
表された論文においては、第３図に示した如くソース・
ドレイン領域を高濃度ｎ型拡散層（以下ｎ０拡散層と略
す）２３と低濃度ｎ型拡散層（以下ｎ−拡散層と略す）
２４を隣接させて形成したＬＤＤ （Ｌｉｇｈｔｌｙ
ＤｏｐｅｄＳｏｕｒｃｅ−Ｄｒａｉｎ）構造によりドレ
イン近傍に発生する高電界を緩和させホットキャリア発
生の抑制を図ったものが示されている。
めに様々な方法が試みられている。たとえば国際固体素
子会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃ−ｅｓ Ｍｅｅｔｉｎｇ） １９８１年
、 ６５１〜６５４ページにエリミネイション・オブ・
ホット・エレクトロン・ゲート・カレント・パイ・ザ・
ライトリ−・ドープト・ドレイン−ソース・ストラフチ
ャ（ＥＬＩＭＩＮＡＴＩＯＮ ＯＦ＋１０Ｔ ＥＬＥ
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ＴＨＥ ＬＩＧＨＴＬＹ ０Ｏ−ＰＥＤ ＤＲ＾
ｌＮ−５ＯＵＲＣＥ ５ＴＲＵＣＴＬＩ旺）と題して発
表された論文においては、第３図に示した如くソース・
ドレイン領域を高濃度ｎ型拡散層（以下ｎ０拡散層と略
す）２３と低濃度ｎ型拡散層（以下ｎ−拡散層と略す）
２４を隣接させて形成したＬＤＤ （Ｌｉｇｈｔｌｙ
ＤｏｐｅｄＳｏｕｒｃｅ−Ｄｒａｉｎ）構造によりドレ
イン近傍に発生する高電界を緩和させホットキャリア発
生の抑制を図ったものが示されている。
図中２９はｐ型シリコン基板、２２はゲート酸化膜、２
６はチャンネルストップボロン、２５はフィールド酸化
膜、２７は酸化膜、２８はアルミ配線、２１はゲート電
極である。
６はチャンネルストップボロン、２５はフィールド酸化
膜、２７は酸化膜、２８はアルミ配線、２１はゲート電
極である。
第４図は従来のＬＤＤ構造の製造方法を示した模式的断
面図である。
面図である。
第４図（ａ）は酸化膜２５により素子分離領域を形成し
た後ゲート電極２１を形成し、その後ゲート電極２１を
マスクとしてイオン注入法を用いてソース・ドレイン領
域となるシリコン基板２９表面にｎ型不純物を注入し、
ｎ″″拡散層２４を形成した状態を示したものである。
た後ゲート電極２１を形成し、その後ゲート電極２１を
マスクとしてイオン注入法を用いてソース・ドレイン領
域となるシリコン基板２９表面にｎ型不純物を注入し、
ｎ″″拡散層２４を形成した状態を示したものである。
第４図（ｂ）はＣＶＤ法を用いて酸化膜２７を全面に堆
積した状態を示したものである。
積した状態を示したものである。
第４図（ｃ）は反応性ドライエツチング技術を用いて酸
化膜２７をエツチング除去してゲート電極２１の側壁に
のみ酸化膜２７′ を残した後、ゲート電極２１および
酸化膜２７′ をマスクとしてイオン注入法をＪｆｌい
てソース・ドレイン領域となるシリコン基板表面にｎ型
不純物を注入しｎ０拡散層２３を形成した状態を示した
ものである。
化膜２７をエツチング除去してゲート電極２１の側壁に
のみ酸化膜２７′ を残した後、ゲート電極２１および
酸化膜２７′ をマスクとしてイオン注入法をＪｆｌい
てソース・ドレイン領域となるシリコン基板表面にｎ型
不純物を注入しｎ０拡散層２３を形成した状態を示した
ものである。
従来のＬＤＤ構造におけるｎ−拡散層２４の表面積は、
ゲート電極２１と酸化膜２７の膜厚により決定される。
ゲート電極２１と酸化膜２７の膜厚により決定される。
しかしながら従来のＬＤＤ構造では、ｎ−拡散層２４の
表面積を精度よく制御することは難しく常に一定の面積
を必要とする。例えばｎ″″拡散層表面積を縮小するた
めゲート電極２１の膜厚を薄くするとゲート電極２１の
抵抗が上がり、応答速度に遅延が生じる。このようなｎ
−拡散層縮小の困難さは、ＩＧＦＥＴを微細化する際に
大きな問題となる。
表面積を精度よく制御することは難しく常に一定の面積
を必要とする。例えばｎ″″拡散層表面積を縮小するた
めゲート電極２１の膜厚を薄くするとゲート電極２１の
抵抗が上がり、応答速度に遅延が生じる。このようなｎ
−拡散層縮小の困難さは、ＩＧＦＥＴを微細化する際に
大きな問題となる。
本発明の目的はこのような従来の問題点を除去せしめて
ＬＤ＋）構造を有した微細なＩＧＩ”ＥＴ槽構造よびそ
の製造方法を提供することにある。
ＬＤ＋）構造を有した微細なＩＧＩ”ＥＴ槽構造よびそ
の製造方法を提供することにある。
本発明は第一導電型半導体基板上に形成する絶縁ゲート
電界効果トランジスタにおいて、第二導電型不純物によ
り形成するドレイン・ソース領域を不純物濃度差をもっ
て少なくともゲート電極端部より傾斜した段差部に有す
ることを特徴とする絶縁ゲート電界効果トランジスタ及
び 第一導電型半導体基板上に絶縁ゲート電界効果トランジ
スタを形成する製造方法において、ゲート電極形成後ド
レイン・ソース形成領域の前記第一導電型半導体基板の
みを該周辺部が傾斜するように浅くエツチング除去し、
その後イオン注入技術により第二導電型不純物を前記第
一導電型半導体基板に垂直に注入してドレイン・ソース
領域を形成することを特徴とする絶縁ゲート電界効果ト
ランジスタの製造方法である。
電界効果トランジスタにおいて、第二導電型不純物によ
り形成するドレイン・ソース領域を不純物濃度差をもっ
て少なくともゲート電極端部より傾斜した段差部に有す
ることを特徴とする絶縁ゲート電界効果トランジスタ及
び 第一導電型半導体基板上に絶縁ゲート電界効果トランジ
スタを形成する製造方法において、ゲート電極形成後ド
レイン・ソース形成領域の前記第一導電型半導体基板の
みを該周辺部が傾斜するように浅くエツチング除去し、
その後イオン注入技術により第二導電型不純物を前記第
一導電型半導体基板に垂直に注入してドレイン・ソース
領域を形成することを特徴とする絶縁ゲート電界効果ト
ランジスタの製造方法である。
〔実施例〕
以下、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例の模式的断面図を示したもの
であり、第２図（ａ）〜（＋１）は本発明の一実施例の
製造方法を説明するために工程順に示した模式的断面図
である。
であり、第２図（ａ）〜（＋１）は本発明の一実施例の
製造方法を説明するために工程順に示した模式的断面図
である。
第１図において、■、２はｎチャンネルＩＧＦＥＴのゲ
ート電極及びゲート酸化膜を各々示す。さらにＬＤＤ構
造を構成するｎ０拡散層３とｎ″″拡散層４とは、ソー
ス・ドレイン領域に設けたテーパー付き浅い溝の底部と
側壁部に各々形成される。図中９はｐ型シリコン基板、
６はチャンネルストップボロン、５はフィールド酸化膜
、７は酸化膜、８はアルミ配線である。
ート電極及びゲート酸化膜を各々示す。さらにＬＤＤ構
造を構成するｎ０拡散層３とｎ″″拡散層４とは、ソー
ス・ドレイン領域に設けたテーパー付き浅い溝の底部と
側壁部に各々形成される。図中９はｐ型シリコン基板、
６はチャンネルストップボロン、５はフィールド酸化膜
、７は酸化膜、８はアルミ配線である。
次に第２図（ａ）〜（，１）により一実施例の製造方法
を説明する。
を説明する。
まず、第２図（ａ）に示すようにｐ型シリコン単結晶基
板９上に分離領域を構成するチャンネルストップボロン
６、フィールド酸化膜５を形成した後、熱酸化法により
ゲート酸化膜２を成長し、その後多結晶シリコン１５を
全面に堆積し、しかる後ゲート電極形状を有するレジス
ト１６をパターニングする。
板９上に分離領域を構成するチャンネルストップボロン
６、フィールド酸化膜５を形成した後、熱酸化法により
ゲート酸化膜２を成長し、その後多結晶シリコン１５を
全面に堆積し、しかる後ゲート電極形状を有するレジス
ト１６をパターニングする。
次に第２図（ｂ）に示すように、前記レジスト１６をマ
スクとして反応性イオンエツチング技術を用いて多結晶
シリコン１５′、ゲート酸化膜２を順次エツチング除去
し、その後さらに前記レジスト１６をマスクとしてテー
パーエツチング技術を用いて前記シリコン基板９を浅く
エツチング除去する。この工程によりソース・ドレイン
領域には浅い溝が形成され、その周囲にはテーパーが付
いている。
スクとして反応性イオンエツチング技術を用いて多結晶
シリコン１５′、ゲート酸化膜２を順次エツチング除去
し、その後さらに前記レジスト１６をマスクとしてテー
パーエツチング技術を用いて前記シリコン基板９を浅く
エツチング除去する。この工程によりソース・ドレイン
領域には浅い溝が形成され、その周囲にはテーパーが付
いている。
次に第２図（ｃ）に示すように、前記多結晶シリコン１
５′をマスクとしてイオン注入法によりｎ型不純物１７
を前記シリコン基板１１に垂直に注入する。ソース・ド
レイン領域のテーパ一部に注入されろｎ型不純物量は底
部に注入された量よりも小さくその注入片はテーパーの
角度により決定される。
５′をマスクとしてイオン注入法によりｎ型不純物１７
を前記シリコン基板１１に垂直に注入する。ソース・ド
レイン領域のテーパ一部に注入されろｎ型不純物量は底
部に注入された量よりも小さくその注入片はテーパーの
角度により決定される。
次に第２図（、ｌ）に示すように層間絶縁膜として酸化
膜７を堆積し、コンタクト孔１９を開孔し、次にアルミ
ニウムにより配線８を行い、第１図の構造を完成する。
膜７を堆積し、コンタクト孔１９を開孔し、次にアルミ
ニウムにより配線８を行い、第１図の構造を完成する。
本発明によればソース・ドレイン領域の周囲に設けたテ
ーパ一部にｎ−拡散層領域を形成しているために、従来
に比べｎ−拡散層の面積の大幅な縮小が可能となる。さ
らにソース・ドレインを形成するｎ型不純物のイオン注
入が１度でよいなど製造工程の簡略化が可能になるとい
う利点もある。
ーパ一部にｎ−拡散層領域を形成しているために、従来
に比べｎ−拡散層の面積の大幅な縮小が可能となる。さ
らにソース・ドレインを形成するｎ型不純物のイオン注
入が１度でよいなど製造工程の簡略化が可能になるとい
う利点もある。
以上述べたように本発明によれば、ＬＤＤ構造を有した
微細なＩＧＦＥＴ構造及びその製造方法を容易に得るこ
とができる。
微細なＩＧＦＥＴ構造及びその製造方法を容易に得るこ
とができる。
第１図は本発明の一実施例の模式的断面図、第２図（ａ
）〜（（１）は本発明の一実施例の製造方法を説明する
ために工程順に示した模式的断面図、第３図は従来のＬ
ＤＤ構造を有したＩＧＦ［ＥＴの一実施例の模式的断面
図、第４図（ａ）〜（ｃ）は従来のＬＤＤ構造を有した
ＩＧＦＥＴの一実施例の製造方法を説明するために工程
順に示した模式的断面図である。 １・・・ゲート電極 ２・・・ゲート酸化膜３
・・・ｎ３拡散層 ４・・・ｎ−拡散層５・
・・フィールド酸化膜
）〜（（１）は本発明の一実施例の製造方法を説明する
ために工程順に示した模式的断面図、第３図は従来のＬ
ＤＤ構造を有したＩＧＦ［ＥＴの一実施例の模式的断面
図、第４図（ａ）〜（ｃ）は従来のＬＤＤ構造を有した
ＩＧＦＥＴの一実施例の製造方法を説明するために工程
順に示した模式的断面図である。 １・・・ゲート電極 ２・・・ゲート酸化膜３
・・・ｎ３拡散層 ４・・・ｎ−拡散層５・
・・フィールド酸化膜
Claims (2)
- （１）第一導電型半導体基板上に形成する絶縁ゲート電
界効果トランジスタにおいて、第二導電型不純物により
形成するドレイン・ソース領域を不純物濃度差をもって
少なくともゲート電極端部より傾斜した段差部に有する
ことを特徴とする絶縁ゲート電界効果トランジスタ。 - （２）第一導電型半導体基板上に絶縁ゲート電界効果ト
ランジスタを形成する製造方法において、ゲート電極形
成後ドレイン・ソース形成領域の前記第一導電型半導体
基板のみを該周辺部が傾斜するように浅くエッチング除
去し、その後イオン注入技術により第二導電型不純物を
前記第一導電型半導体基板に垂直に注入してドレイン・
ソース領域を形成することを特徴とする絶縁ゲート電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP416388A JPH01181566A (ja) | 1988-01-11 | 1988-01-11 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP416388A JPH01181566A (ja) | 1988-01-11 | 1988-01-11 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181566A true JPH01181566A (ja) | 1989-07-19 |
Family
ID=11577075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP416388A Pending JPH01181566A (ja) | 1988-01-11 | 1988-01-11 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01181566A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491099A (en) * | 1994-08-29 | 1996-02-13 | United Microelectronics Corporation | Method of making silicided LDD with recess in semiconductor substrate |
| US5798291A (en) * | 1995-03-20 | 1998-08-25 | Lg Semicon Co., Ltd. | Method of making a semiconductor device with recessed source and drain |
| KR100609584B1 (ko) * | 1999-12-03 | 2006-08-04 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| KR100790264B1 (ko) * | 2006-08-07 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 반도체 소자의 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183771A (ja) * | 1984-03-02 | 1985-09-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61292373A (ja) * | 1985-06-20 | 1986-12-23 | Matsushita Electronics Corp | 半導体装置 |
-
1988
- 1988-01-11 JP JP416388A patent/JPH01181566A/ja active Pending
Patent Citations (2)
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|---|---|---|---|---|
| JPS60183771A (ja) * | 1984-03-02 | 1985-09-19 | Toshiba Corp | 半導体装置の製造方法 |
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| US5798291A (en) * | 1995-03-20 | 1998-08-25 | Lg Semicon Co., Ltd. | Method of making a semiconductor device with recessed source and drain |
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