KR940004258B1 - 소이구조의 반도체 소자 제조방법 - Google Patents
소이구조의 반도체 소자 제조방법 Download PDFInfo
- Publication number
- KR940004258B1 KR940004258B1 KR1019900021638A KR900021638A KR940004258B1 KR 940004258 B1 KR940004258 B1 KR 940004258B1 KR 1019900021638 A KR1019900021638 A KR 1019900021638A KR 900021638 A KR900021638 A KR 900021638A KR 940004258 B1 KR940004258 B1 KR 940004258B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- gate
- layer
- semiconductor layer
- epitaxial silicon
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 5
- 239000001301 oxygen Substances 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 3
- 150000002500 ions Chemical class 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- -1 oxygen ions Chemical class 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 36
- 229910052710 silicon Inorganic materials 0.000 description 36
- 239000010703 silicon Substances 0.000 description 36
- 239000002184 metal Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
내용 없음.
Description
제1도는 종래의 소자 구조단면도.
제2도는 종래의 제조 공정단면도.
제3도는 본 발명의 소자 구조단면도.
제4도는 본 발명의 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : Ta2O5막 2 : 에피택셜 실리콘층
2a : 제1에피택셜 실리콘층 2b : 제2에피택셜 실리콘층
2c : 에피택셜 실리콘통로 3 : 게이트용 산화막
4 : 게이트용 폴리실리콘막 5 : 게이트 캡용 실리사이드막
6 : 산화막 7 : 메탈전극
본 발명은 소이(S.O.I : Silicon On Insulator) 구조의 반도체 소자 제조방법에 관한 것으로, 특히 이중 에피택셜(epitaxial)층을 가지므로써 소이구조의 불안정한 문턱전압(VT)을 안정시키도록 한 것이다.
종래의 제조공정을 첨부된 제1도 및 제2a도 내지 제2e도를 참조하여 상술하면 다음과 같다.
먼저 제1도는 종래의 방법에 의한 소이구조 소자의 구조단면도로서, 벌크실리콘 (Bulk Silicon) 위에 에피택셜 실리콘층이 존재한다. 그리고 이 에피택셜 실리콘층 위에 소자를 만들어 사용하였다. 상기 에피택셜 실리콘층은 약 1000Å의 두께로 얇게 형성하여 두꺼운 에피택셜 실리콘층 형성시 발생하는 결함현상(Kink Effect)을 제거하도록 하였다. 이 구조는 벌크 실리콘 기판을 사용하는 모스(MOS)에 비해 이동도(Mobility)가 개선되고 핫 일렉트론(Hot Electron) 발생이 줄어들며 누설전류(Leakage Current)가 감소되었다.
제2도는 제1도의 소자를 제조하는 공정단면도로서, 먼저 제2a도와 같이 에피택셜 실리콘층을 형성하기 위한 산화층으로 벌크실리콘 위에 Ta2O5막(10)을 화학적으로 증착한다.
이어 제2b도와 같이 에피택셜 실리콘층(11)을 약 1000Å의 두께로 성장시키고 저농도 P형 불순물 이온을 확산시킨 다음 화학적인 방법으로 게이트용 산화막(12)을 성장시킨다.
그리고 제2c도와 같이 게이트 폴리실리콘(13)과 게이트 캡(cap) 실리사이드 (silicide)(14)를 형성하여 게이트를 형성한 다음 소오스 및 드레인 결합용 고농도 n형 이온을 주입하여 소오스와 드레인 결합을 형성한다. 이때 게이트에 의해 채널부분에는 상기 고농도 n형 이온이 주입되지 않는다.
이어 제2d도와 같이 소자와 소자간의 분리를 위해 각 소자 사이의 상기 게이트용 산화막(12)과 에피택셜 실리콘층(11)의 일부를 에치(etch)해 낸다.
마지막으로 제2e도와 같이 전체적으로 산화막(15)을 두껍게 CVD(Chemical Vapour Deposition)법으로 증착한 다음 소오스 및 드레인상의 산화막(15)의 일부분을 제거하여 메탈콘택(Metal Contact)을 행하고 이 메탈콘랙내에 메탈(16)을 증착시킴으로서 공정이 완료된다.
이상과 같이 제조되어지는 소자는 게이트에 문턱전압(VT) 이상이 인가되면 게이트 산화막(12) 밑에 공핍영역(Depletion Region)이 생기어 소오스에서 드레인으로 전자가 이동할 수 있게 된다. 즉, 드레인(N+영역)에서 소오스(N+영역)로 전류가 흐르게 된다.
이와 같이 종래 기술은 두꺼운 에피택셜 형성시 나타나는 결정결합을 제거키 위해 얇은 에피택셜층을 사용하였으나 에피택셜층이 너무 얇으므로 인해(약 1000Å) 완전한 공핍영역채널(Fully Depletion Channel)이 형성되지 않는다. 따라서, 모스소자의 문턱치 전압이 안정화되지 못하는 단점이 있었다.
본 발명은 상기 단점을 제거키 위하여 에피택셜 실리콘층을 이중으로 형성함으로써 공핍영역이 충분히 확보되도록 한 것으로 이를 첨부된 제3도 및 제4a도 내지 제4j도를 참조하여 상술하면 다음과 같다.
제3도는 본 발명에 의해 제조되는 소자의 구조단면도로서 제1 및 제2도 에피택셜 실리콘층이 산화층을 사이에 두고 게이트 바로 밑부분을 제외하고 분리되어 있는 것을 알 수 있다.
여기서, 아래부분의 에피택셜 실리콘층을 제1에피택셜층이라 하고 뒷부분의 소자가 형성되어 있는 에피택셜 실리콘층을 제2에피택셜층이라고 할 때 두 에피택셜 실리콘층을 연결하는 게이트 밑부분이 에피택셜 실리콘통로와 저농도 P형 영역이 바로 소자의 충분히 공핍채널형성을 도와주는 역할을 햐게 된다.
제4도는 제3도의 구조를 형성하기 위한 제조공정 단면도로서 먼저 제4a도와 같이 단결정인 에피택셜층을 형성하기 위해 단결정 성장이 가능한 산화층인 Ta2O5막(1)을 CVD법으로 실리콘 표면에 성장시킨다.
이어 제4b도와 같이 상기 Ta2O5막(1) 위에 에피택셜 실리콘층(2)을 약 6000Å의 두께로 성장시킨 다음 제4c도와 같이 저농도 p형 불순물을 에피택셜 실리콘층(2) 전역에 확산시킨다. 그리고 제4d도와 같이 소오스 및 드레인 이온주입시 이온이 주입되지 않을 영역, 즉, 게이트가 만들어질 영역에 감광제(PR1)를 씌워 게이트 마스크(mask)를 형성한 다음 제4e도와 같이 상기 에피택셜 실리콘층(2) 중 제1에피택셜 실리콘층으로 형성될 약 1000Å 두께의 뒷부분을 보장하는 상태에서 이 에피택셜 실리콘층(2)내에 산소이온(O+)을 주입하여 약 4000Å 두께의 산화층이 형성되도록 한다. 이때 상기 각 두께가 잘 조절되도록 산소 이온주입을 실시하여야 한다.
이어 제4f도와 같이 상기 감광제(PR1)를 제거하고 어닐링(Annealing)을 실시하면 상기 에피택셜 실리콘층(2)의 상측 약 1000Å의 두께 부분은 소자가 형성된 제2에피택셜 실리콘층(2b)이 남게 되고 하측 약 1000Å의 두께 부분은 제1에피택셜 실리콘층(2a)이 남게 되며 그 사이에는 약 4000Å의 두께의 게이트용 산화막(3)이 형성된다.
또한 상기 제1 및 제2에피택셜 실리콘층(2a)(2b) 사이중 게이트가 형성될 영역의 아랫부분은 제4e도의 공정중 산소이온이 주입되지 않으므로 에피택셜 실리콘 통로(2c)가 형성되어 제1 및 제2에피택셜 실리콘층(2a)(2b)을 연결하게 된다.
이어 제4g도와 같이 상기 제2에피택셜 실리콘층(2b) 위에 산화를 행하여 게이트용 산화막(3)을 형성한 다음 게이트용 폴리실리콘막(4)을 CVD법으로 증착하고, 그 위에 게이트캡용 실리사이드막(5)을 CVD법으로 증착시킨다.
그리고 제4h도와 같이 사진석판술(photolithography) 및 식각공정을 거쳐 게이트로 사용될 부분을 제외하곤 상기 게이트용 폴리실리콘막(4) 게이트 캡을 실리사이드막(5)을 에치하여 제거한 다음 소오스 및 드레인을 형성하기 위해 고농도 n형 이온을 주입한다. 이때 고농도 n형 이온과 접촉하는 제2에피택셜 실리콘층(2b)은 P 불순물 농도가 낮으므로 고농도 n형 소오스 및 드레인 접합으로 바뀌게 된다.
이어 제4i도와 같이 소자간의 분리를 위해 소자 사이의 게이트용 산화막(3)과 제2에피택셜 실리콘층(2b)의 일부분을 에치하여 제거한 다음 제4j도와 같이 산화막(6)을 CVD법으로 두껍게 증착하고 메탈과 소오스 및 드레인을 연결시키기 위해 사진석판술 및 식각공정을 거쳐 메탈콘택을 형성한다. 마지막으로 메탈을 전체적으로 증착시키고 불필요한 메탈을 제거하여 메탈전극(7)을 형성한다.
이와 같이 제조되어지는 소이구조의 소자는 게이트에 문턱전압 이상이 인가되면 저농도 P형 영역인 에피택셜 실리콘 통로에 의해 공핍영역이 충분하게 형성된다. 따라서, 소오스와 드레인 사이에는 전자가 이동되는 채널이 형성되고 전류가 흐르게 된다. 이상과 같이 본 발명에 의하면 이중 에피택셜 실리콘이 형성되고 두층 사이를 연결하는 게이트 아랫부분의 에피택셜 실리콘 통로에 충분한 공핍영역이 형성되어 소자의 문턱치 전압이 안정화되는 효과가 있다.
Claims (1)
- 반도체 기판에 제1절연막을 형성하는 단계, 상기 제1절연막 위에 제1도 전형 불순물로 도핑된 반도체층을 형성하는 공정과, 게이트 형성영역을 제외한 상기 반도체층의 중간부분에 산소이온을 이온주입하고 열처리하여 상기 반도체층 중간에 산화막을 형성하는 공정과, 상기 반도체층 위에 게이트용 절연막을 형성하고 폴리실리콘을 형성한 후 선택식각하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로하여 상기 반도체중에 고농도 제2도 전형 이온주입하여 불순물 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 소이구조의 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900021638A KR940004258B1 (ko) | 1990-12-24 | 1990-12-24 | 소이구조의 반도체 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900021638A KR940004258B1 (ko) | 1990-12-24 | 1990-12-24 | 소이구조의 반도체 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920013747A KR920013747A (ko) | 1992-07-29 |
| KR940004258B1 true KR940004258B1 (ko) | 1994-05-19 |
Family
ID=19308340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900021638A KR940004258B1 (ko) | 1990-12-24 | 1990-12-24 | 소이구조의 반도체 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940004258B1 (ko) |
-
1990
- 1990-12-24 KR KR1019900021638A patent/KR940004258B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920013747A (ko) | 1992-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6188104B1 (en) | Trench DMOS device having an amorphous silicon and polysilicon gate | |
| KR940006702B1 (ko) | 모스패트의 제조방법 | |
| US5283456A (en) | Vertical gate transistor with low temperature epitaxial channel | |
| JPH04225529A (ja) | 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法 | |
| KR950002274B1 (ko) | 샐로우 접합을 갖는 mos vlsi장치 및 그 제조방법 | |
| JPH05102483A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH0878672A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| US6509613B1 (en) | Self-aligned floating body control for SOI device through leakage enhanced buried oxide | |
| KR970011641B1 (ko) | 반도체 장치 및 제조방법 | |
| JPH04276662A (ja) | 半導体装置の製造方法 | |
| JPH01130542A (ja) | 素子間分離領域を有する半導体装置の製造方法 | |
| KR940004258B1 (ko) | 소이구조의 반도체 소자 제조방법 | |
| JPS62229880A (ja) | 半導体装置及びその製造方法 | |
| JPH06177376A (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| JPH06302826A (ja) | 絶縁ゲート電界効果トランジスタ及びその製造方法 | |
| JPS63227059A (ja) | 半導体装置およびその製造方法 | |
| JPH036863A (ja) | 半導体装置 | |
| JPS6225457A (ja) | 縦形半導体装置の製造方法 | |
| JPH09205205A (ja) | Ｍｏｓ型半導体装置の製造方法及びｍｏｓ型半導体装置 | |
| JPS6384162A (ja) | 半導体装置の製造方法 | |
| JPS6146990B2 (ko) | ||
| KR0135040B1 (ko) | Mosfet 제조방법 | |
| JPH06151842A (ja) | 半導体装置及びその製造方法 | |
| KR970003916B1 (ko) | 소오스 및 드레인 깊이 확장부를 가진 반도체장치 및 그 제조 방법 | |
| JPH04196341A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J2X1 | Appeal (before the patent court) |
Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL |
|
| G160 | Decision to publish patent application | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090427 Year of fee payment: 16 |
|
| LAPS | Lapse due to unpaid annual fee |