JPH036863A - 半導体装置 - Google Patents
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- JPH036863A JPH036863A JP14279889A JP14279889A JPH036863A JP H036863 A JPH036863 A JP H036863A JP 14279889 A JP14279889 A JP 14279889A JP 14279889 A JP14279889 A JP 14279889A JP H036863 A JPH036863 A JP H036863A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ＭＩＳ電界効果トランジスタの閾値電圧を制御するチャ
ネルドープ領域がゲート電極のチャネル長方向の両端よ
り等距離離れたゲート電極下部領域にセルファラインに
形成されており、及びゲト電極にセルファラインに形成
されるソースドレイン領域とは等距＠離れて設けられる
構造に形成されているため、ポットキャリア効果を改善
し、寿命上の伝達コンダクタンスの劣化を防止できるこ
とによる高信頼性を、ソースドレイン領域とチャネルド
ープ領域をセルファラインに分離できることによる高集
積化を、ソースドレイン領域の接合容量を低減できるこ
と及び動作時の伝達コンダクタンスを増大させることが
できることによる高速化を、ソースドレイン領域の耐圧
を改善できることによる高機能化を可能とした半導体装
置９「産業上の利用分野１ 本発明はＭＴＳ型半導体装置に係り、特に比較的短いチ
ャネル長を持つＭＩＳ電界効果トランジスタを内蔵した
高集積な半導体集積回路の形成を可能とした半導体装置
に関する。
ネルドープ領域がゲート電極のチャネル長方向の両端よ
り等距離離れたゲート電極下部領域にセルファラインに
形成されており、及びゲト電極にセルファラインに形成
されるソースドレイン領域とは等距＠離れて設けられる
構造に形成されているため、ポットキャリア効果を改善
し、寿命上の伝達コンダクタンスの劣化を防止できるこ
とによる高信頼性を、ソースドレイン領域とチャネルド
ープ領域をセルファラインに分離できることによる高集
積化を、ソースドレイン領域の接合容量を低減できるこ
と及び動作時の伝達コンダクタンスを増大させることが
できることによる高速化を、ソースドレイン領域の耐圧
を改善できることによる高機能化を可能とした半導体装
置９「産業上の利用分野１ 本発明はＭＴＳ型半導体装置に係り、特に比較的短いチ
ャネル長を持つＭＩＳ電界効果トランジスタを内蔵した
高集積な半導体集積回路の形成を可能とした半導体装置
に関する。
従来、比較的短いチャネル長を持つＭＩＳ電界効果トラ
ンジスタの閾値電圧制御は、低濃度な半導体基板を使用
し、ソースドレイン領域を内蔵する半導体基板と同導電
型のやや高濃度な不純物ウェル領域を設けることにより
おこなわれている。
ンジスタの閾値電圧制御は、低濃度な半導体基板を使用
し、ソースドレイン領域を内蔵する半導体基板と同導電
型のやや高濃度な不純物ウェル領域を設けることにより
おこなわれている。
このなめ開値電圧赳御は精度良く安定しており、又、高
濃度な半導体基板を使用するよりもソースドレイン領域
の接合容量をやや低減できるというメリットはあるが、
ゲート電極下部領域において高濃度ウェル領域表面とソ
ースドレイン領域が接触するため電界の集中がおこり、
ポットキャリアが発生しやすくなるため、寿命上の伝達
コンダクタンスの劣化を生じ、高信頼性への妨げになる
という問題が顕著になってきている。そこで、ホ・ノＩ
・キャリア効果を改善し、高速で、高集積な閾値電圧制
御を達成できる手段が要望されている。
濃度な半導体基板を使用するよりもソースドレイン領域
の接合容量をやや低減できるというメリットはあるが、
ゲート電極下部領域において高濃度ウェル領域表面とソ
ースドレイン領域が接触するため電界の集中がおこり、
ポットキャリアが発生しやすくなるため、寿命上の伝達
コンダクタンスの劣化を生じ、高信頼性への妨げになる
という問題が顕著になってきている。そこで、ホ・ノＩ
・キャリア効果を改善し、高速で、高集積な閾値電圧制
御を達成できる手段が要望されている。
［従来の技術］
第９図は従来の半導体装置の模式側断面図で、５１はｐ
−型シリコン（Ｓｉ）基板、５２はｐ型チャネルストッ
パー領域、５３はｐ型不純物ウェル領域、５Ａａはｎ＋
型ソース領域、５４ｂはｎ十型ドレイン領域、５５はフ
ィールド酸化膜、５６はゲート酸化膜、５１はゲート電
極、５８はブロック用酸化膜、５９は燐珪酸ガラス（Ｐ
ＳＧ）膜、６０はＡＩ配線を示している同図においては
、ｐ−型シリコン（Ｓｉ）基板５１に選択的に、ｐ型不
純物ウェル領域５３が設けられ、前記ｐ型不純物ウェル
領域５３上にゲート酸化Ｍ５６を介してゲート電極５１
が設けられ、前記ゲート電極５７にセルファラインにｎ
十型ソース領域５４ａ及びｎ十型ドレイン領域５４ｂが
設けられる構造に形成されている。ここでは低濃度な半
導体基板５１を使用し、ｐ型不純物ウェル領域５３によ
る閾値電圧制御がおこなわれるため、閾値電圧を精度良
く安定させること及びソースドレイン領域（５４ａ、
５４ｂ）の接合容量をやや低減できるというメリットは
あるか、ゲート電極下部領域において高濃度ウェル領域
５３表面とソースドレイン領域が接触するため電界の集
中がおこり、ホットキャリアが発生しやすくなり、寿命
上の伝達コンダクタンスの劣化を生じ、高信頼性が妨げ
られるという欠点がある。
−型シリコン（Ｓｉ）基板、５２はｐ型チャネルストッ
パー領域、５３はｐ型不純物ウェル領域、５Ａａはｎ＋
型ソース領域、５４ｂはｎ十型ドレイン領域、５５はフ
ィールド酸化膜、５６はゲート酸化膜、５１はゲート電
極、５８はブロック用酸化膜、５９は燐珪酸ガラス（Ｐ
ＳＧ）膜、６０はＡＩ配線を示している同図においては
、ｐ−型シリコン（Ｓｉ）基板５１に選択的に、ｐ型不
純物ウェル領域５３が設けられ、前記ｐ型不純物ウェル
領域５３上にゲート酸化Ｍ５６を介してゲート電極５１
が設けられ、前記ゲート電極５７にセルファラインにｎ
十型ソース領域５４ａ及びｎ十型ドレイン領域５４ｂが
設けられる構造に形成されている。ここでは低濃度な半
導体基板５１を使用し、ｐ型不純物ウェル領域５３によ
る閾値電圧制御がおこなわれるため、閾値電圧を精度良
く安定させること及びソースドレイン領域（５４ａ、
５４ｂ）の接合容量をやや低減できるというメリットは
あるか、ゲート電極下部領域において高濃度ウェル領域
５３表面とソースドレイン領域が接触するため電界の集
中がおこり、ホットキャリアが発生しやすくなり、寿命
上の伝達コンダクタンスの劣化を生じ、高信頼性が妨げ
られるという欠点がある。
［発明が解決しようとする問題点］
本発明が解決しようとする問題点は、従来例に示される
ように、ホットキャリア効果を改善し、寿命上の伝達コ
ンダクタンスの劣化を防止した高信頼性を、ソースドレ
イン領域の接合容量を低減した高速化を、素子の微細化
を計った高集積化を実現した比較的短いチャネル長を持
つＭＩＳ電界効果トランジスタの閾値電圧制御をおこな
った半導体装置の形成ができなかったことである。
ように、ホットキャリア効果を改善し、寿命上の伝達コ
ンダクタンスの劣化を防止した高信頼性を、ソースドレ
イン領域の接合容量を低減した高速化を、素子の微細化
を計った高集積化を実現した比較的短いチャネル長を持
つＭＩＳ電界効果トランジスタの閾値電圧制御をおこな
った半導体装置の形成ができなかったことである。
［問題点を解決するための手段］
上記問題点は、一導電型半導体基板上にゲート絶縁膜を
介して形成されたゲート電極及び前記半導体基板に形成
された反対導電型の高濃度のソースドレイン領域を有す
る半導体装置であって、前記ゲート電極のチャネル長方
向の両端より等距離離れた前記ゲート電極下部領域に形
成された前記半導体基板より高濃度の一導電型チャネル
ドーブ領域が前記ソースドレイン領域と等圧Ｍｕれて形
成されている本発明の半導体装置によって解決される。
介して形成されたゲート電極及び前記半導体基板に形成
された反対導電型の高濃度のソースドレイン領域を有す
る半導体装置であって、前記ゲート電極のチャネル長方
向の両端より等距離離れた前記ゲート電極下部領域に形
成された前記半導体基板より高濃度の一導電型チャネル
ドーブ領域が前記ソースドレイン領域と等圧Ｍｕれて形
成されている本発明の半導体装置によって解決される。
［作 用］
即ち本発明の半導体装置においては、Ｍｉｓ電界効果ト
ランジスタの閾値電圧を制御するチャネルドープ領域が
ゲート電極のチャネル長方向の両端より等距離離れたゲ
ート電極下部領域にセルファラインに形成されており、
及びゲート電極にセルファラインに形成されるソースド
レイン領域とは等距離離れて設けられる構造に形成され
ている、したがって、高濃度なソースドレイン領域とや
や高濃度なチャネルドープ領域を分離して形成できるた
め、ゲート電極下部領域における電界の集中が緩和され
、ホットキャリアが発生しにくくなり、ホットキャリア
効果を改善し、寿命上の伝達コンダクタンスの劣化を防
止できることによる高信頼性を、ソースドレイン領域と
チャネルドープ領域をセルファラインに分離できること
による高集積化を、ソースドレイン領域の接合容量を低
減できることによる高速化を、及びソースドレイン領域
の耐圧を改善できることによる高機能化をも可能にする
ことができる。さらにゲート電極、ソースドレイン領域
、ソースドレイン領域とチャネルドープ領域間等を改善
することにより動作時の伝達コンダクタンスを増大させ
ることができることによるいっそうの高速化をも可能に
することができる。即ち、極めて高集積、高速、高信頼
且つ高機能な半導体集積回路の形成を可能とした半導体
装置を得ることができる。
ランジスタの閾値電圧を制御するチャネルドープ領域が
ゲート電極のチャネル長方向の両端より等距離離れたゲ
ート電極下部領域にセルファラインに形成されており、
及びゲート電極にセルファラインに形成されるソースド
レイン領域とは等距離離れて設けられる構造に形成され
ている、したがって、高濃度なソースドレイン領域とや
や高濃度なチャネルドープ領域を分離して形成できるた
め、ゲート電極下部領域における電界の集中が緩和され
、ホットキャリアが発生しにくくなり、ホットキャリア
効果を改善し、寿命上の伝達コンダクタンスの劣化を防
止できることによる高信頼性を、ソースドレイン領域と
チャネルドープ領域をセルファラインに分離できること
による高集積化を、ソースドレイン領域の接合容量を低
減できることによる高速化を、及びソースドレイン領域
の耐圧を改善できることによる高機能化をも可能にする
ことができる。さらにゲート電極、ソースドレイン領域
、ソースドレイン領域とチャネルドープ領域間等を改善
することにより動作時の伝達コンダクタンスを増大させ
ることができることによるいっそうの高速化をも可能に
することができる。即ち、極めて高集積、高速、高信頼
且つ高機能な半導体集積回路の形成を可能とした半導体
装置を得ることができる。
［実施例］
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の半導体装置における第１の実施例の模
式側断面図、第２図は本発明の半導体装置における第２
の実施例の模式側断面図、第３図は本発明の半導体装置
における第３の実施例の模式側断面図、第４図は本発明
の半導体装置における第４の実施例の模式側断面図、第
５図は本発明の半導体装置における第５の実施例の模式
側断面図、第６図は本発明の半導体装置における第６の
実施例の模式側断面図、第７図は本発明の半導体装置に
おける第７の実施例の模式側断面図、第８図（ａ）〜（
「）は本発明の半導体装置における製造方法の一実施例
の工程断面図である。
式側断面図、第２図は本発明の半導体装置における第２
の実施例の模式側断面図、第３図は本発明の半導体装置
における第３の実施例の模式側断面図、第４図は本発明
の半導体装置における第４の実施例の模式側断面図、第
５図は本発明の半導体装置における第５の実施例の模式
側断面図、第６図は本発明の半導体装置における第６の
実施例の模式側断面図、第７図は本発明の半導体装置に
おける第７の実施例の模式側断面図、第８図（ａ）〜（
「）は本発明の半導体装置における製造方法の一実施例
の工程断面図である。
全図を通じ同一対象物は同一符号で示す。
第１図はｐ型シリコン基板を用いた際の本発明の半導体
装置における第１の実施例の模式側断面図で、１は１０
Ｉ５Ｃ〔３程度のｐ−型シリコン（Ｓｉ）基板、２は１
０ ｃｍ 程度のｐ型チャネルストッパー領域、３は
１０ ｃｇｍ 程度のｐ型チャネルドープ領域、４
ａは１０”ｃｍ−３程度（７）ｎ十型ソース領域、４ｂ
４．１１０２０ＣＩ−３程度のｎ十型ドレイン領域、５
は６００ ｎｌｌ程度のフィールド酸化膜、６は２０ｎ
ｍ程度のゲート酸化膜、７は３００ ｎｍ程度のゲート
電極、８は５０ｎｍ程度のブロック用酸化膜、９は０，
６．ｕｌｎ程度の燐珪酸ガラス（ＰＳＧ）膜、１０はＩ
Ｐｍ程度のＡ１配線を示している。
装置における第１の実施例の模式側断面図で、１は１０
Ｉ５Ｃ〔３程度のｐ−型シリコン（Ｓｉ）基板、２は１
０ ｃｍ 程度のｐ型チャネルストッパー領域、３は
１０ ｃｇｍ 程度のｐ型チャネルドープ領域、４
ａは１０”ｃｍ−３程度（７）ｎ十型ソース領域、４ｂ
４．１１０２０ＣＩ−３程度のｎ十型ドレイン領域、５
は６００ ｎｌｌ程度のフィールド酸化膜、６は２０ｎ
ｍ程度のゲート酸化膜、７は３００ ｎｍ程度のゲート
電極、８は５０ｎｍ程度のブロック用酸化膜、９は０，
６．ｕｌｎ程度の燐珪酸ガラス（ＰＳＧ）膜、１０はＩ
Ｐｍ程度のＡ１配線を示している。
同図においては、ｐ−型シリコン（Ｓｉ）基板１上にゲ
ート酸化膜６を介してゲート電極７が設けられ、前記ゲ
ート電極７のチャネル長方向の両端より等距離離れたゲ
ート電極下部領域にセルファラインにチャネルドープ領
ｊ４３が設けられ、前記ゲト電極７にセルファラインに
ｎ十型ソースドレイン領域（４ａ、４ｂ）が設けられ、
前記チャネルドープ領域３と前記ｎ十型ソースドレイン
領域（４ａ ４ｂ）とは等圧ｆｌｕれて設けられる構造
に形成されている。したがって、高濃度なソースドレイ
ン領域とやや高濃度なチャネルドープ領域を分離して形
成できるため、電界の集中が緩和され、ホットキャリア
が発生しにくくなり、ホットキャリア効果を改善し、寿
命上の伝達コンダクタンスの劣化を防止できることによ
る高信頼性を、ソースドレイン領域とチャネルドープ領
域をセルファラインに分離できることによる高集積化を
、ソースドレイン領域の接合容量を低減できることによ
る高速化を、及びソースドレイン領域の耐圧を改善でき
ることによる高機能化をも可能にすることができる。又
、ＭＩＳ電界効果トランジスタの閾値電圧制御の安定性
及び精度の良さも達成できる。
ート酸化膜６を介してゲート電極７が設けられ、前記ゲ
ート電極７のチャネル長方向の両端より等距離離れたゲ
ート電極下部領域にセルファラインにチャネルドープ領
ｊ４３が設けられ、前記ゲト電極７にセルファラインに
ｎ十型ソースドレイン領域（４ａ、４ｂ）が設けられ、
前記チャネルドープ領域３と前記ｎ十型ソースドレイン
領域（４ａ ４ｂ）とは等圧ｆｌｕれて設けられる構造
に形成されている。したがって、高濃度なソースドレイ
ン領域とやや高濃度なチャネルドープ領域を分離して形
成できるため、電界の集中が緩和され、ホットキャリア
が発生しにくくなり、ホットキャリア効果を改善し、寿
命上の伝達コンダクタンスの劣化を防止できることによ
る高信頼性を、ソースドレイン領域とチャネルドープ領
域をセルファラインに分離できることによる高集積化を
、ソースドレイン領域の接合容量を低減できることによ
る高速化を、及びソースドレイン領域の耐圧を改善でき
ることによる高機能化をも可能にすることができる。又
、ＭＩＳ電界効果トランジスタの閾値電圧制御の安定性
及び精度の良さも達成できる。
第２図は本発明の半導体装置における第２の実施例の模
式側断面図で、１〜１０は第１図と同じ物を、１１はｎ
−型不純物領域を示している。
式側断面図で、１〜１０は第１図と同じ物を、１１はｎ
−型不純物領域を示している。
同図においては、ｐ−型シリコン（Ｓｉ）基板ｌ上にゲ
ート酸化Ｍ６を介してゲート電極７か設けられ、前記ゲ
ート電極７のチャネル長方向の両端より等距離離れたゲ
ート電極下部領域にはセルファラインにｐ型チャネルド
ープ領域３が設けられ、前記ゲート電極７にセルファラ
インにｎ十型ソースドレイン領域（４ａ、４ｂ）が設け
られ、前記ｐをチャネルドープ領域３と前記ｎ十型ンー
スドレイン＃を域（４ａ、４ｂ）とは等距離離間領域を
有し、前記等距離離間領域にはｎ−型不純物領域１１が
設けられる構造に形成されている。したがって、第１の
実施例の効果にくわえ、ｎ十型ソースドレイン領域（４
ａ、４ｂ）に接し、ゲート電極下部領域に形成されるｎ
−型不純物領域１１により、ＭＩＳ電界効果トランジス
タのオン時における抵抗を低減させ、伝達コンダクタン
スを増大させることができることによる高速化及びホッ
トキャリア効果のさらなる改善による高信頼性を得るこ
とが可能となる９第３図は本発明の半導体装置における
第３の実施例の模式側断面図で、１〜１０は第Ｆ図と同
じ物を、１１は第２図と同じ物を示している。
ート酸化Ｍ６を介してゲート電極７か設けられ、前記ゲ
ート電極７のチャネル長方向の両端より等距離離れたゲ
ート電極下部領域にはセルファラインにｐ型チャネルド
ープ領域３が設けられ、前記ゲート電極７にセルファラ
インにｎ十型ソースドレイン領域（４ａ、４ｂ）が設け
られ、前記ｐをチャネルドープ領域３と前記ｎ十型ンー
スドレイン＃を域（４ａ、４ｂ）とは等距離離間領域を
有し、前記等距離離間領域にはｎ−型不純物領域１１が
設けられる構造に形成されている。したがって、第１の
実施例の効果にくわえ、ｎ十型ソースドレイン領域（４
ａ、４ｂ）に接し、ゲート電極下部領域に形成されるｎ
−型不純物領域１１により、ＭＩＳ電界効果トランジス
タのオン時における抵抗を低減させ、伝達コンダクタン
スを増大させることができることによる高速化及びホッ
トキャリア効果のさらなる改善による高信頼性を得るこ
とが可能となる９第３図は本発明の半導体装置における
第３の実施例の模式側断面図で、１〜１０は第Ｆ図と同
じ物を、１１は第２図と同じ物を示している。
同図においては、ｐ−型シリコン（Ｓｉ）基板１上にゲ
ート酸化膜６を介してゲート電極７が設けられ、前記ゲ
ート電極７のチャネル長方向の両端より等距Ｎ敲れたゲ
ート電極下部領域にはセルファラインにｐ型チャネルド
ープ領域３が設けられ、前記ゲート電極７にセルファラ
インにｎ十型ソースドレイン領域（４ａ、４ｂ）が設け
られ、前記ｐ型チャネルドープ領域３と前記ｎ十型ソー
スドレイン領域（４ａ、４ｂ）とは等距離離間領域を有
し、＋ｊｉ１記等距離離間領域には前記ｎ十型ンースド
レイン頭域（４ａ、４ｂ）に直に接するｎ−型不純物領
域１１及びｐ−型シリコン（Ｓｉ）基板１が設けられる
構造に形成されている。したがって、第２の実施例の効
果にくわえ、ｎ−型不純物領域１１とｐ型チャネルドー
プ領域３が分離して形成されるため、ホットキャリア効
果のさらなる改善による高信頼性を得ることも可能とな
る。
ート酸化膜６を介してゲート電極７が設けられ、前記ゲ
ート電極７のチャネル長方向の両端より等距Ｎ敲れたゲ
ート電極下部領域にはセルファラインにｐ型チャネルド
ープ領域３が設けられ、前記ゲート電極７にセルファラ
インにｎ十型ソースドレイン領域（４ａ、４ｂ）が設け
られ、前記ｐ型チャネルドープ領域３と前記ｎ十型ソー
スドレイン領域（４ａ、４ｂ）とは等距離離間領域を有
し、＋ｊｉ１記等距離離間領域には前記ｎ十型ンースド
レイン頭域（４ａ、４ｂ）に直に接するｎ−型不純物領
域１１及びｐ−型シリコン（Ｓｉ）基板１が設けられる
構造に形成されている。したがって、第２の実施例の効
果にくわえ、ｎ−型不純物領域１１とｐ型チャネルドー
プ領域３が分離して形成されるため、ホットキャリア効
果のさらなる改善による高信頼性を得ることも可能とな
る。
第４図は本発明の半導体装置における第４の実施例の模
式側断面図で、１〜１０は第１図と同じ物を、１１は第
２図と同じ物を、１２は下地酸化膜、１３は側壁絶縁膜
を示している。
式側断面図で、１〜１０は第１図と同じ物を、１１は第
２図と同じ物を、１２は下地酸化膜、１３は側壁絶縁膜
を示している。
同図においては、ｐ−型シリコン（Ｓｉ）基板１上にゲ
ート酸化Ｈ６を介してゲート電極７が設けられ、前記ゲ
ート電極７のチャネル長方向の両端より等距離離れたゲ
ート電極下部領域にはセルファラインにｐ型チャネルド
ープ領域３が設けられ、前記ゲート電極７の側壁にセル
ファラインに設けられた側壁絶縁膜１３にセルファライ
ンにｎ十型ソースドレイン領域（４ａ、４ｂ）が設けら
れ、前記ｐ型チャネルドープ頭域３と前記ｎ十型ソース
ドレイン領域（４ａ、４ｂ）とは等距離離間領域を有し
、前記等距離離間領域にはｎ−型不純物領域１１が設け
られる構造に形成されている。本実施例は極めて微細な
ショートチャネルトランジスタの場合に有効であり、第
２の実施例と同様の効果を得ることができる。
ート酸化Ｈ６を介してゲート電極７が設けられ、前記ゲ
ート電極７のチャネル長方向の両端より等距離離れたゲ
ート電極下部領域にはセルファラインにｐ型チャネルド
ープ領域３が設けられ、前記ゲート電極７の側壁にセル
ファラインに設けられた側壁絶縁膜１３にセルファライ
ンにｎ十型ソースドレイン領域（４ａ、４ｂ）が設けら
れ、前記ｐ型チャネルドープ頭域３と前記ｎ十型ソース
ドレイン領域（４ａ、４ｂ）とは等距離離間領域を有し
、前記等距離離間領域にはｎ−型不純物領域１１が設け
られる構造に形成されている。本実施例は極めて微細な
ショートチャネルトランジスタの場合に有効であり、第
２の実施例と同様の効果を得ることができる。
第５図は本発明の半導体装置における第５の実施例の模
式側断面図で、１〜１０は第１図と同じ物を、１１は第
２図と同じ物を、１２．１３は第４図と同じ物を示して
いる９ 同図においては、ｐ−型シリコン（Ｓｉ）基板１上にゲ
ート酸化膜６を介してゲート電極７が設けられ、前記ゲ
ート電極７のチャネル長方向の両端より等距離離れたゲ
ート電極下部領域にはセルファラインにｐ型チャネルド
ープ領域３が設けられ、前記ゲート電極７の側壁にセル
ファラインに設けられた側壁絶縁膜１３にセルファライ
ンにｎ十型ソースドレイン領域（４ａ、４ｂ）が設けら
れ、前記ｐ型チャネルドープ領域３と前記ｎ十型ソース
ドレイン領域（４ａ、ｌｂ）とは等距離離間領域を有し
、前記等距離離間領域のうち側壁絶縁膜１３下部領域に
ｎ型不純物領域１１が設けられる構造に形成されている
９本実施例も極めて微細なショートチャネルトランジス
タの場合に有効であり、第３の実施例と同様の効果を得
ることかできる。
式側断面図で、１〜１０は第１図と同じ物を、１１は第
２図と同じ物を、１２．１３は第４図と同じ物を示して
いる９ 同図においては、ｐ−型シリコン（Ｓｉ）基板１上にゲ
ート酸化膜６を介してゲート電極７が設けられ、前記ゲ
ート電極７のチャネル長方向の両端より等距離離れたゲ
ート電極下部領域にはセルファラインにｐ型チャネルド
ープ領域３が設けられ、前記ゲート電極７の側壁にセル
ファラインに設けられた側壁絶縁膜１３にセルファライ
ンにｎ十型ソースドレイン領域（４ａ、４ｂ）が設けら
れ、前記ｐ型チャネルドープ領域３と前記ｎ十型ソース
ドレイン領域（４ａ、ｌｂ）とは等距離離間領域を有し
、前記等距離離間領域のうち側壁絶縁膜１３下部領域に
ｎ型不純物領域１１が設けられる構造に形成されている
９本実施例も極めて微細なショートチャネルトランジス
タの場合に有効であり、第３の実施例と同様の効果を得
ることかできる。
第６図は本発明の半導体装置における第６の実施例の模
式側断面図で、１〜１０は第１図と同じ物を、１１は第
２図と同じ物を、１４は側壁導電膜を示している。
式側断面図で、１〜１０は第１図と同じ物を、１１は第
２図と同じ物を、１４は側壁導電膜を示している。
同図においては、ｐ−型シリコン（Ｓｉ）基板１上にゲ
ート酸化膜６を介してゲート電極７が設けられ、前記ゲ
ート電極７のチャネル長方向の両端より等距離離れたゲ
ート電極下部領域にはセルファラインにｐ型チャネルド
ープ領域３が設けられ、前記ゲート電極７の側壁にセル
ファラインに設けられた側壁導電膜１４にセルファライ
ンにｎ十型ソースドレイン領域（４ａ、４ｂ）が設けら
れ、前記ｐ型チャネルドープ領域３と前記ｎ十型ソース
ドレイン領域（４ａ、４ｂ）とは等距離離間領域を有し
、前記等距離離間領域にはｎ−型不純物領域１１が設け
られる構造に形成されている９本実施例も極めて微細な
ショートチャネルトランジスタを有し、さらに高速化を
計りたい場合に有効であり、第４の実施例と同様の効果
及びさらなる高速化を得ることができる。
ート酸化膜６を介してゲート電極７が設けられ、前記ゲ
ート電極７のチャネル長方向の両端より等距離離れたゲ
ート電極下部領域にはセルファラインにｐ型チャネルド
ープ領域３が設けられ、前記ゲート電極７の側壁にセル
ファラインに設けられた側壁導電膜１４にセルファライ
ンにｎ十型ソースドレイン領域（４ａ、４ｂ）が設けら
れ、前記ｐ型チャネルドープ領域３と前記ｎ十型ソース
ドレイン領域（４ａ、４ｂ）とは等距離離間領域を有し
、前記等距離離間領域にはｎ−型不純物領域１１が設け
られる構造に形成されている９本実施例も極めて微細な
ショートチャネルトランジスタを有し、さらに高速化を
計りたい場合に有効であり、第４の実施例と同様の効果
及びさらなる高速化を得ることができる。
第７図は本発明の半導体装置における第７の実施例の模
式側断面図で、１〜１０は第１図と同じ物を、１１は第
２図と同じ物を、１４は第６図と同じ物を示している。
式側断面図で、１〜１０は第１図と同じ物を、１１は第
２図と同じ物を、１４は第６図と同じ物を示している。
同図においては、ｐ−型シリコン（Ｓｉ）基板１上にゲ
ート酸化膜６を介してゲート電極７が設けられ、前記ゲ
ート電極７のチャネル長方向の両端より等距ｐｉ離れた
ゲート電極下部領域にはセルファラインにｐ型チャネル
ドー１領域３が設けられ、前記ゲート電極の側壁にセル
ファラインに設けられた側壁導電［１４にセルファライ
ンにｎ十型ソースドレイン領域（４ａ、４ｂ）が設けら
れ、前記ｐ型チャネルドープ領域３と前記ｎ＋型ソース
ドレイン領域（４ａ、４ｂ）とは等距離離間領域を有し
、前記等距離離間領域のうち（！′ＩＩＪ壁導電［１４
下部領域にｎ −型不純物領域１１が設けられる構造に
形成されている１本実施例も極めて微細なショートチャ
ネルトランジスタの場合に有効であり、第５の実施例と
同様の効果及びさらなる高速化を得ることができる。
ート酸化膜６を介してゲート電極７が設けられ、前記ゲ
ート電極７のチャネル長方向の両端より等距ｐｉ離れた
ゲート電極下部領域にはセルファラインにｐ型チャネル
ドー１領域３が設けられ、前記ゲート電極の側壁にセル
ファラインに設けられた側壁導電［１４にセルファライ
ンにｎ十型ソースドレイン領域（４ａ、４ｂ）が設けら
れ、前記ｐ型チャネルドープ領域３と前記ｎ＋型ソース
ドレイン領域（４ａ、４ｂ）とは等距離離間領域を有し
、前記等距離離間領域のうち（！′ＩＩＪ壁導電［１４
下部領域にｎ −型不純物領域１１が設けられる構造に
形成されている１本実施例も極めて微細なショートチャ
ネルトランジスタの場合に有効であり、第５の実施例と
同様の効果及びさらなる高速化を得ることができる。
次いで本発明に係る半導体装置の製造方法の一実施例に
ついて第８図（ａ）〜（「）及び第１図を参照して説明
する。
ついて第８図（ａ）〜（「）及び第１図を参照して説明
する。
第８図（ａ）
通常の技法を適用することにより、ｐ−型シリコン（Ｓ
ｉ）基板１にｐ型チャネルストッパー領域２、フィール
ド酸化膜５等を形成する。
ｉ）基板１にｐ型チャネルストッパー領域２、フィール
ド酸化膜５等を形成する。
第８図（ｂ）
次いでゲート酸化Ｍ６、多結晶シリコンＭ７、薄い酸化
膜１５（エツチングストッパー膜）、窒化膜１６を順次
成長する。
膜１５（エツチングストッパー膜）、窒化膜１６を順次
成長する。
第８図（Ｃ）
次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層とし窒化膜１６、薄い酸化
膜１５を順次ドライエツチングする。
スト（図示せず）をマスク層とし窒化膜１６、薄い酸化
膜１５を順次ドライエツチングする。
第８図（ｄ）
次いで化学気相成長酸化膜を成長する０次いでＲＩＥ
（反応性イオンプラズマエツチング）により、薄い酸化
膜１５及び窒化膜１６の側壁に前記酸化膜１７を残す０
次いで窒化膜１６及び側壁酸化膜１７をマスク層として
、硼素をイオン注入してｐ型チャネルドープ領域３を形
成する。
（反応性イオンプラズマエツチング）により、薄い酸化
膜１５及び窒化膜１６の側壁に前記酸化膜１７を残す０
次いで窒化膜１６及び側壁酸化膜１７をマスク層として
、硼素をイオン注入してｐ型チャネルドープ領域３を形
成する。
第８図（ｅ）
次いで側壁酸化膜１７をドライエツチングする。
次いで窒化膜１６をマスク層として多結晶シリコン膜７
を選択酸化し、厚めの酸化膜１８を成長する。
を選択酸化し、厚めの酸化膜１８を成長する。
第８図（ｒ）
次いで厚めの酸化膜１８をマスク層として窒化膜１６、
薄い酸化膜１５、多結晶シリコン膜７を順次ドライエツ
チングする。〈ただし、薄い酸化膜１５をエツチング除
去する際厚めの酸化膜１８を多少なりとも残すことが必
要である。）残された多結晶シリコン膜７はゲート電極
７となる。次いで酸化膜１８が残されたゲート電極７及
びフィールド酸化膜５をマスク層として、砒素をイオン
注入してｎ＋型ソースドレイン領域（４ａ、４ｂ）を形
成する９第１図 次いで不要部のゲート酸化膜６及び酸化［１８をエツチ
ング除去する９次いで通常の技法を適用することにより
、ブロック用酸化膜８及び燐珪酸ガラス（ＰＳＧ）膜９
の成長、高温熱処理によるｎ十型ソースドレイン領域（
４ａ、４ｂ）の深さの制御、電極コンタクト窓の形成、
Ａ１配線１０の形成等をおこなって半導体装置を完成す
る。
薄い酸化膜１５、多結晶シリコン膜７を順次ドライエツ
チングする。〈ただし、薄い酸化膜１５をエツチング除
去する際厚めの酸化膜１８を多少なりとも残すことが必
要である。）残された多結晶シリコン膜７はゲート電極
７となる。次いで酸化膜１８が残されたゲート電極７及
びフィールド酸化膜５をマスク層として、砒素をイオン
注入してｎ＋型ソースドレイン領域（４ａ、４ｂ）を形
成する９第１図 次いで不要部のゲート酸化膜６及び酸化［１８をエツチ
ング除去する９次いで通常の技法を適用することにより
、ブロック用酸化膜８及び燐珪酸ガラス（ＰＳＧ）膜９
の成長、高温熱処理によるｎ十型ソースドレイン領域（
４ａ、４ｂ）の深さの制御、電極コンタクト窓の形成、
Ａ１配線１０の形成等をおこなって半導体装置を完成す
る。
上記実施例においては、ソースドレイン領域を砒素のみ
により形成しているが、砒素及び燐による二重注入によ
り形成してもよい。
により形成しているが、砒素及び燐による二重注入によ
り形成してもよい。
なおロー型不純物領域とｐ型チャネルドープ領域の接触
セルファライン形成はｎ−型不純物を全面注入し、ｐ型
チャネルドープ領域のみやや高濃度のｐ型不純物による
補償拡散法を使用すれば容易にセルファライン形成でき
る９ 以上実施例に示したように、本発明の半導体装置によれ
ば、高濃度なソースドレイン領域とやや高濃度なチャネ
ルドープ領域を分離して形成できるため、電界の集中が
緩和され、ホットキャリアが発生しにくくなり、ホット
キャリア効果を改善し、寿命上の伝達コンダクタンスの
劣化を防止できることによる高信頼性を、ソースドレイ
ン領域とチャネルドープ領域をセルファラインに分離で
きることによる高集積化を、ソースドレイン領域の接合
容量を低減できることによる高速化を、及びソースドレ
イン領域の耐圧を改善できることによる高機能化をも可
能にすることができる。又、ＭＩＳ電界効果トランジス
タの閾値電圧制御の安定性及び精度の良さも達成できる
。さらにゲート電極、ソースドレイン領域、ソースドレ
イン領域とチャネルドープ領域間等を改善することによ
り動作時の伝達コンダクタンスを増大させることができ
ることによるいっそうの高速化をも可能にすることがで
きる。
セルファライン形成はｎ−型不純物を全面注入し、ｐ型
チャネルドープ領域のみやや高濃度のｐ型不純物による
補償拡散法を使用すれば容易にセルファライン形成でき
る９ 以上実施例に示したように、本発明の半導体装置によれ
ば、高濃度なソースドレイン領域とやや高濃度なチャネ
ルドープ領域を分離して形成できるため、電界の集中が
緩和され、ホットキャリアが発生しにくくなり、ホット
キャリア効果を改善し、寿命上の伝達コンダクタンスの
劣化を防止できることによる高信頼性を、ソースドレイ
ン領域とチャネルドープ領域をセルファラインに分離で
きることによる高集積化を、ソースドレイン領域の接合
容量を低減できることによる高速化を、及びソースドレ
イン領域の耐圧を改善できることによる高機能化をも可
能にすることができる。又、ＭＩＳ電界効果トランジス
タの閾値電圧制御の安定性及び精度の良さも達成できる
。さらにゲート電極、ソースドレイン領域、ソースドレ
イン領域とチャネルドープ領域間等を改善することによ
り動作時の伝達コンダクタンスを増大させることができ
ることによるいっそうの高速化をも可能にすることがで
きる。
［発明の効果］
以上説明のように本発明によれば、ＭＩＳ型半導体装置
において、ショートチャネルトランジスタのソースドレ
イン領域とチャネルドープ領域を微細に分離できる構造
に形成することができるため、ホットキャリア効果を改
善し、寿命上の伝達コンダクタンスの劣化を防止できる
ことによる高信頼性を、ソースドレイン領域とチャネル
ドープ領域をセルファラインに分離できることによる高
集積化を、ソースドレイン領域の接合容量を低減できる
こと及び動作時の伝達コンダクタンスを増大させること
ができることによる高速化を、及びソースドレイン領域
の耐圧を改善できることによる高機能化を可能にするこ
とができる９即ち、極めて高集積、高速、高倍顆且つ高
Ｒ能な半導体集積回路の形成を可能とした半導体装置を
得ることができる。
において、ショートチャネルトランジスタのソースドレ
イン領域とチャネルドープ領域を微細に分離できる構造
に形成することができるため、ホットキャリア効果を改
善し、寿命上の伝達コンダクタンスの劣化を防止できる
ことによる高信頼性を、ソースドレイン領域とチャネル
ドープ領域をセルファラインに分離できることによる高
集積化を、ソースドレイン領域の接合容量を低減できる
こと及び動作時の伝達コンダクタンスを増大させること
ができることによる高速化を、及びソースドレイン領域
の耐圧を改善できることによる高機能化を可能にするこ
とができる９即ち、極めて高集積、高速、高倍顆且つ高
Ｒ能な半導体集積回路の形成を可能とした半導体装置を
得ることができる。
第１図は本発明の半導体装置における第１の実施例の模
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式１１！ダ断面図、 第３図は本発明の半導体装置における第３の実施例の模
式側断面図、 第４図は本発明の半導体装置における第４の実施例の模
式側断面図、 第５図は本発明の半導体装置における第５の実施例の模
式側断面図、 第６図は本発明の半導体装置における第６の実施例の模
式側断面図、 第７図は本発明の半導体装置における第７の実施例の模
式ｍ断面図、 第８図（ａ）〜（「）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第９図は従来の半導体装置の模式側断面図である 図において、 １はｐ−型シリコン（Ｓｉ）基板、 ２はｐ型チャネルストッパー領域、 ３はｐ型チャネルドープ領域、 ４ａはｎ斗型ソース領域、 ４ｂＪ、ｔｎ＋型ドレイン領域、 ５はフィールド酸化膜、 ６はゲート酸化膜、 ７はゲート電極、 ８はブロック用酸化膜、 ９は燐珪酸ガラス（ＰＳＧ）膜、 １０はＡＩ配線、 １１はｎ−型不純物領域、 １２は下地酸化膜、 １３は側壁絶縁膜、 １４は（Ｉ？ｌ壁導電導 電膜す。
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式１１！ダ断面図、 第３図は本発明の半導体装置における第３の実施例の模
式側断面図、 第４図は本発明の半導体装置における第４の実施例の模
式側断面図、 第５図は本発明の半導体装置における第５の実施例の模
式側断面図、 第６図は本発明の半導体装置における第６の実施例の模
式側断面図、 第７図は本発明の半導体装置における第７の実施例の模
式ｍ断面図、 第８図（ａ）〜（「）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第９図は従来の半導体装置の模式側断面図である 図において、 １はｐ−型シリコン（Ｓｉ）基板、 ２はｐ型チャネルストッパー領域、 ３はｐ型チャネルドープ領域、 ４ａはｎ斗型ソース領域、 ４ｂＪ、ｔｎ＋型ドレイン領域、 ５はフィールド酸化膜、 ６はゲート酸化膜、 ７はゲート電極、 ８はブロック用酸化膜、 ９は燐珪酸ガラス（ＰＳＧ）膜、 １０はＡＩ配線、 １１はｎ−型不純物領域、 １２は下地酸化膜、 １３は側壁絶縁膜、 １４は（Ｉ？ｌ壁導電導 電膜す。
Claims (1)
- 【特許請求の範囲】 （１）一導電型半導体基板上にゲート絶縁膜を介して形
成されたゲート電極及び前記半導体基板に形成された反
対導電型の高濃度のソースドレイン領域を有する半導体
装置であって、前記ゲート電極のチャネル長方向の両端
より等距離離れた前記ゲート電極下部領域に形成された
前記半導体基板より高濃度の一導電型チャネルドープ領
域が前記ソースドレイン領域と等距離離れて形成されて
いることを特徴とする半導体装置。 （２）ソースドレイン領域がゲート電極にセルファライ
ン形成されていることを特徴とする特許請求の範囲第１
項記載の半導体装置。 （３）ソースドレイン領域がゲート電極にセルファライ
ン形成され且つ前記ソースドレイン領域と前記チャネル
ドープ領域間が前記ソースドレイン領域より低濃度の反
対導電型不純物領域からなることを特徴とする特許請求
の範囲第１項記載の半導体装置。 （４）ソースドレイン領域がゲート電極にセルファライ
ン形成され且つ前記ソースドレイン領域と前記チャネル
ドープ領域間が前記ソースドレイン領域に直に接する前
記ソースドレイン領域より低濃度の反対導電型不純物領
域及び一導電型半導体基板からなることを特徴とする特
許請求の範囲第１項記載の半導体装置。 （５）ソースドレイン領域がゲート電極にセルファライ
ン形成された側壁絶縁膜にセルファライン形成され且つ
前記ソースドレイン領域と前記チャネルドープ領域間が
前記ソースドレイン領域より低濃度の反対導電型不純物
領域からなることを特徴とする特許請求の範囲第１項記
載の半導体装置（６）ソースドレイン領域がゲート電極
にセルファライン形成された側壁絶縁膜にセルファライ
ン形成され且つ前記ソースドレイン領域と前記チャネル
ドープ領域間が前記ソースドレイン領域に直に接する前
記ソースドレイン領域より低濃度の反対導電型不純物領
域及び一導電型半導体基板からなることを特徴とする特
許請求の範囲第１項記載の半導体装置。 （７）ソースドレイン領域がゲート電極にセルフアライ
ン形成された側壁導電膜にセルファライン形成され且つ
前記ソースドレイン領域と前記チャネルドープ領域間が
前記ソースドレイン領域より低濃度の反対導電型不純物
領域からなることを特徴とする特許請求の範囲第１項記
載の半導体装置。 （８）ソースドレイン領域がゲート電極にセルファライ
ン形成された側壁導電膜にセルファライン形成され且つ
前記ソースドレイン領域と前記チャネルドープ領域間が
前記ソースドレイン領域に直に接する前記ソースドレイ
ン領域より低濃度の反対導電型不純物領域及び一導電型
半導体基板からなることを特徴とする特許請求の範囲第
１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14279889A JPH036863A (ja) | 1989-06-05 | 1989-06-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14279889A JPH036863A (ja) | 1989-06-05 | 1989-06-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH036863A true JPH036863A (ja) | 1991-01-14 |
Family
ID=15323872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14279889A Pending JPH036863A (ja) | 1989-06-05 | 1989-06-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH036863A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760441A (en) * | 1995-05-16 | 1998-06-02 | Nippon Steel Semiconductor Corporation | Metal oxide semiconductor device |
| US5904530A (en) * | 1991-05-15 | 1999-05-18 | Goldstar Electron Co., Ltd. | Method of making LDD structure spaced from channel doped region |
| EP1054450A3 (en) * | 1999-05-18 | 2001-02-07 | Hiroshima University | MOSFET semiconductor device with highly doped barrier region |
| US6617647B2 (en) * | 1996-08-13 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| JP2007088488A (ja) * | 2006-10-18 | 2007-04-05 | Renesas Technology Corp | 電界効果トランジスタ及びその製造方法 |
-
1989
- 1989-06-05 JP JP14279889A patent/JPH036863A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5904530A (en) * | 1991-05-15 | 1999-05-18 | Goldstar Electron Co., Ltd. | Method of making LDD structure spaced from channel doped region |
| US5760441A (en) * | 1995-05-16 | 1998-06-02 | Nippon Steel Semiconductor Corporation | Metal oxide semiconductor device |
| US6153911A (en) * | 1995-05-16 | 2000-11-28 | Nippon Steel Semiconductor Corp. | Metal oxide semiconductor device and method manufacturing the same |
| US6617647B2 (en) * | 1996-08-13 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| EP1054450A3 (en) * | 1999-05-18 | 2001-02-07 | Hiroshima University | MOSFET semiconductor device with highly doped barrier region |
| JP2007088488A (ja) * | 2006-10-18 | 2007-04-05 | Renesas Technology Corp | 電界効果トランジスタ及びその製造方法 |
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