JP2002299620A - 炭化珪素半導体装置の製造方法 - Google Patents
炭化珪素半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ＳｉＣパワーＭＯＳＦＥＴにおける自己整合
技術を得ることで、ＳｉＣ半導体装置の小型化と構造寸
法の高精度化を図る。 【解決手段】 ｐ型ベース領域３の形成用マスクとなる
シリコン酸化膜２１の上にシリコン酸化膜２４を成膜し
たのちエッチバックすると、シリコン酸化膜２１の両側
面に同等の幅でシリコン酸化膜２４が残る。次に、シリ
コン酸化膜２１、２４をマスクとしたイオン注入を行っ
てｎ+型ソース領域４を形成する。さらに、表面チャネ
ル層５、ゲート酸化膜６、ゲート電極７等を順に形成し
たのち、これらをドライエッチングによってパターニン
グし、ゲート電極７のパターニングと同時にｎ+型ソー
ス領域４とソース電極との接続を行うためのコンタクト
ホールを形成する。これにより、ｐ型ベース領域３の端
部とｎ+型ソース領域４の端部、ゲート電極７の端部と
コンタクトホールの端部とが自己整合的に形成される。
技術を得ることで、ＳｉＣ半導体装置の小型化と構造寸
法の高精度化を図る。 【解決手段】 ｐ型ベース領域３の形成用マスクとなる
シリコン酸化膜２１の上にシリコン酸化膜２４を成膜し
たのちエッチバックすると、シリコン酸化膜２１の両側
面に同等の幅でシリコン酸化膜２４が残る。次に、シリ
コン酸化膜２１、２４をマスクとしたイオン注入を行っ
てｎ+型ソース領域４を形成する。さらに、表面チャネ
ル層５、ゲート酸化膜６、ゲート電極７等を順に形成し
たのち、これらをドライエッチングによってパターニン
グし、ゲート電極７のパターニングと同時にｎ+型ソー
ス領域４とソース電極との接続を行うためのコンタクト
ホールを形成する。これにより、ｐ型ベース領域３の端
部とｎ+型ソース領域４の端部、ゲート電極７の端部と
コンタクトホールの端部とが自己整合的に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素（Ｓｉ
Ｃ）半導体装置に関し、特に大電力用のパワーＭＯＳＦ
ＥＴに適した装置に関する。
Ｃ）半導体装置に関し、特に大電力用のパワーＭＯＳＦ
ＥＴに適した装置に関する。
【０００２】
【従来の技術】ＳｉのパワーＭＯＳＦＥＴでは、オン抵
抗低減に必要なセルサイズの小型化のために、また、Ｆ
ＥＴ特性の安定に必要な構造寸法の厳密な制御のため
に、自己整合（Self Aligment）の技術が使われてい
る。この技術は、図９（ａ）〜（ｄ）に示すように、ゲ
ートＪ１をマスクとしてｐ型不純物とｎ型不純物とを順
にイオン注入し、拡散によってベース領域とソース領域
を形成することで、ベース端とソース端の距離（＝チャ
ネル長）、ソース端とゲート端の距離を厳密に制御し、
かつ寸法精度が上がることによって合わせ余裕を排除し
てセルの小型化を図るものである。
抗低減に必要なセルサイズの小型化のために、また、Ｆ
ＥＴ特性の安定に必要な構造寸法の厳密な制御のため
に、自己整合（Self Aligment）の技術が使われてい
る。この技術は、図９（ａ）〜（ｄ）に示すように、ゲ
ートＪ１をマスクとしてｐ型不純物とｎ型不純物とを順
にイオン注入し、拡散によってベース領域とソース領域
を形成することで、ベース端とソース端の距離（＝チャ
ネル長）、ソース端とゲート端の距離を厳密に制御し、
かつ寸法精度が上がることによって合わせ余裕を排除し
てセルの小型化を図るものである。
【０００３】ＳｉＣのパワーＭＯＳＦＥＴにおいては、
イオン注入した不純物が熱拡散しないという問題や、イ
オン注入後の活性化温度が高く、ゲート材のｐｏ１ｙＳ
ｉやゲート絶縁膜のＳｉＯ2が溶融、蒸発してしまうと
いう問題などがある。
イオン注入した不純物が熱拡散しないという問題や、イ
オン注入後の活性化温度が高く、ゲート材のｐｏ１ｙＳ
ｉやゲート絶縁膜のＳｉＯ2が溶融、蒸発してしまうと
いう問題などがある。
【０００４】このような問題を解決する技術として、特
開２０００−２２１３７号公報では、ｐｏ１ｙＳｉの酸
化及びその酸化膜の除去によってマスク端を移動させ、
ＳｉＣパワーＭＯＳＦＥＴのベース端−ソース端及びソ
ース端−ｐ+層端を自己整合する方法が述べられてい
る。
開２０００−２２１３７号公報では、ｐｏ１ｙＳｉの酸
化及びその酸化膜の除去によってマスク端を移動させ、
ＳｉＣパワーＭＯＳＦＥＴのベース端−ソース端及びソ
ース端−ｐ+層端を自己整合する方法が述べられてい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上記公
報に示されるように、１μｍ以上のマスク端を移動させ
るにはｐｏ１ｙＳｉの酸化を長時間行なう必要がある。
また、最も深いベース形成のイオン注入を最後に行なう
場合、他の不純物原子をはじき出してしまうおそれがあ
る。さらに、ソース端−ｐ+層端の自己整合を行ってい
るが、ここで示された自己整合はセルの小型化には効果
がないため、２箇所の自己整合箇所を持っているＳｉに
対してセルが大型化してしまう。
報に示されるように、１μｍ以上のマスク端を移動させ
るにはｐｏ１ｙＳｉの酸化を長時間行なう必要がある。
また、最も深いベース形成のイオン注入を最後に行なう
場合、他の不純物原子をはじき出してしまうおそれがあ
る。さらに、ソース端−ｐ+層端の自己整合を行ってい
るが、ここで示された自己整合はセルの小型化には効果
がないため、２箇所の自己整合箇所を持っているＳｉに
対してセルが大型化してしまう。
【０００６】このため、ＳｉＣパワーＭＯＳＦＥＴにお
いて望まれているセルの小型化と構造寸法の高精度化を
十分に満たすことができない。
いて望まれているセルの小型化と構造寸法の高精度化を
十分に満たすことができない。
【０００７】本発明は上記点に鑑みて成され、ＳｉＣパ
ワーＭＯＳＦＥＴにおける自己整合技術を得ることで、
ＳｉＣ半導体装置の小型化と構造寸法の高精度化を図れ
るようにすることを目的とする。
ワーＭＯＳＦＥＴにおける自己整合技術を得ることで、
ＳｉＣ半導体装置の小型化と構造寸法の高精度化を図れ
るようにすることを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、ベース領域形成用のイ
オン注入マスク材（２１、３０）の幅を均等に拡大し、
ソース領域形成用のイオン注入マスク材（２１、２４、
３１）の一部として利用することを特徴としている。こ
のようにすれば、ベース領域の端部とソース領域の端部
との形成位置、つまりチャネル長が自己整合的に決定さ
れるようにできる。これにより、チャネル長の高精度化
とセルの小型化を実現できる。なお、請求項２に記載の
発明は、請求項１に記載の蓄積型の炭化珪素半導体装置
を反転型にしたものであり、請求項１と同様の効果を得
ることができる。
め、請求項１に記載の発明では、ベース領域形成用のイ
オン注入マスク材（２１、３０）の幅を均等に拡大し、
ソース領域形成用のイオン注入マスク材（２１、２４、
３１）の一部として利用することを特徴としている。こ
のようにすれば、ベース領域の端部とソース領域の端部
との形成位置、つまりチャネル長が自己整合的に決定さ
れるようにできる。これにより、チャネル長の高精度化
とセルの小型化を実現できる。なお、請求項２に記載の
発明は、請求項１に記載の蓄積型の炭化珪素半導体装置
を反転型にしたものであり、請求項１と同様の効果を得
ることができる。
【０００９】例えば、請求項３に示すように、ベース領
域形成用のイオン注入マスク材としてＰｏｌｙＳｉ（３
０）を用いることができる。このようなＰｏｌｙＳｉと
することで、特殊な製造装置を必要とせず、後工程での
除去も容易に行うことができる。また、この場合、請求
項４に示すように、ＰｏｌｙＳｉを熱酸化することで、
マスク材を拡大することが可能である。なお、このよう
な熱酸化を行う場合、熱酸化温度を７５０〜９５０℃と
することで、表面チャネル層等に熱酸化膜が形成される
ことを抑制することができる。
域形成用のイオン注入マスク材としてＰｏｌｙＳｉ（３
０）を用いることができる。このようなＰｏｌｙＳｉと
することで、特殊な製造装置を必要とせず、後工程での
除去も容易に行うことができる。また、この場合、請求
項４に示すように、ＰｏｌｙＳｉを熱酸化することで、
マスク材を拡大することが可能である。なお、このよう
な熱酸化を行う場合、熱酸化温度を７５０〜９５０℃と
することで、表面チャネル層等に熱酸化膜が形成される
ことを抑制することができる。
【００１０】また、請求項６に示すように、ベース領域
形成用のイオン注入マスク材としてシリコン酸化膜（２
１）を用いることもできる。このようにする場合、シリ
コン酸化膜が通常の半導体製造に用いられるものである
ことから、特殊な製造装置を必要とせず、後工程での除
去も容易である。
形成用のイオン注入マスク材としてシリコン酸化膜（２
１）を用いることもできる。このようにする場合、シリ
コン酸化膜が通常の半導体製造に用いられるものである
ことから、特殊な製造装置を必要とせず、後工程での除
去も容易である。
【００１１】請求項７に記載の発明では、ベース領域形
成用のイオン注入マスク材となるシリコン酸化膜（２
１）の上に、さらにシリコン酸化膜（２４）を成膜した
のち、この成膜したシリコン酸化膜をエッチバックする
ことで、ベース領域形成用のイオン注入マスク材を拡大
することを特徴とする。このような工程により、ベース
領域形成用のイオン注入マスク材をシリコン酸化膜の成
膜厚さに対応して容易に拡大することができる。また、
ＰｏｌｙＳｉの酸化に比べてマスク材の拡大量を容易に
大きくすることができる。
成用のイオン注入マスク材となるシリコン酸化膜（２
１）の上に、さらにシリコン酸化膜（２４）を成膜した
のち、この成膜したシリコン酸化膜をエッチバックする
ことで、ベース領域形成用のイオン注入マスク材を拡大
することを特徴とする。このような工程により、ベース
領域形成用のイオン注入マスク材をシリコン酸化膜の成
膜厚さに対応して容易に拡大することができる。また、
ＰｏｌｙＳｉの酸化に比べてマスク材の拡大量を容易に
大きくすることができる。
【００１２】請求項８に記載の発明では、シリコン酸化
膜をエッチバックする前に、このエッチバックを行うシ
リコン酸化膜の表面の一部にエッチング保護材（３２）
を配置しておき、エッチバック時にシリコン酸化膜の一
部が除去されないようにすることを特徴とする。このよ
うにすれば、ソース領域形成用のイオン注入工程におい
て、レジスト等でさらに表面をパターニングする必要が
ない。
膜をエッチバックする前に、このエッチバックを行うシ
リコン酸化膜の表面の一部にエッチング保護材（３２）
を配置しておき、エッチバック時にシリコン酸化膜の一
部が除去されないようにすることを特徴とする。このよ
うにすれば、ソース領域形成用のイオン注入工程におい
て、レジスト等でさらに表面をパターニングする必要が
ない。
【００１３】請求項９に記載の発明では、ソース領域に
ソース電極を連結するためのコンタクトホール形成とゲ
ート電極のパターニングとを同時に行う工程と、ゲート
電極の端部に絶縁材料（２８、２９）を形成することで
ゲート電極とソース電極を電気的に分離する工程とを有
することを特徴とする。これにより、ゲート電極の端部
とコンタクトホールの端部との位置関係を自己整合的に
決定することができる。これにより、請求項１と同様の
効果を得ることができる。
ソース電極を連結するためのコンタクトホール形成とゲ
ート電極のパターニングとを同時に行う工程と、ゲート
電極の端部に絶縁材料（２８、２９）を形成することで
ゲート電極とソース電極を電気的に分離する工程とを有
することを特徴とする。これにより、ゲート電極の端部
とコンタクトホールの端部との位置関係を自己整合的に
決定することができる。これにより、請求項１と同様の
効果を得ることができる。
【００１４】請求項１０に記載の発明では、コンタクト
ホール形成とゲート電極のパターニングとを同時に行う
工程では、ゲート電極の上に絶縁膜（２６）を形成した
のち、該絶縁膜と共に、ゲート電極とゲート絶縁膜及び
表面チャネル層をドライエッチでパターニングすること
でコンタクトホールを形成することを特徴とする。この
ように、コンタクトホール形成用のマスクとゲート電極
形成用のマスクとを共有化し、ドライエッチで加工する
ことにより、横方向の広がりのない加工が可能となる。
ホール形成とゲート電極のパターニングとを同時に行う
工程では、ゲート電極の上に絶縁膜（２６）を形成した
のち、該絶縁膜と共に、ゲート電極とゲート絶縁膜及び
表面チャネル層をドライエッチでパターニングすること
でコンタクトホールを形成することを特徴とする。この
ように、コンタクトホール形成用のマスクとゲート電極
形成用のマスクとを共有化し、ドライエッチで加工する
ことにより、横方向の広がりのない加工が可能となる。
【００１５】なお、請求項１１、１２は、請求項９、１
０に記載の蓄積型の炭化珪素半導体装置を反転型にした
もので、請求項９、１０と同様の効果を得ることができ
る。
０に記載の蓄積型の炭化珪素半導体装置を反転型にした
もので、請求項９、１０と同様の効果を得ることができ
る。
【００１６】請求項１３に記載の発明では、ゲート電極
とソース電極とを電気的に分離する工程では、ドライエ
ッチングを行った後、熱酸化を行うことでゲート電極の
端面に絶縁材料を形成することを特徴とする。このよう
に、ゲート電極及びコンタクトホールの加工後に熱酸化
を行なうことで、容易にゲート電極とソース電極の電気
的絶縁をとることが可能である。なお、この場合におい
ても請求項１４に示すように、熱酸化温度を７５０〜９
５０℃とすることで、請求項４と同様の効果を得ること
ができる。
とソース電極とを電気的に分離する工程では、ドライエ
ッチングを行った後、熱酸化を行うことでゲート電極の
端面に絶縁材料を形成することを特徴とする。このよう
に、ゲート電極及びコンタクトホールの加工後に熱酸化
を行なうことで、容易にゲート電極とソース電極の電気
的絶縁をとることが可能である。なお、この場合におい
ても請求項１４に示すように、熱酸化温度を７５０〜９
５０℃とすることで、請求項４と同様の効果を得ること
ができる。
【００１７】請求項１５に記載の発明では、ゲート電極
とソース電極とを電気的に分離する工程では、ゲート電
極の上に形成した絶縁膜の上にさらにシリコン酸化膜を
成膜し、このシリコン酸化膜をエッチバックすることで
絶縁材料を形成することを特徴とする。このように、ゲ
ート電極及びコンタクトホールの加工後にシリコン酸化
膜を成膜し、エッチバックすることで、容易にゲート電
極とソース電極の電気的絶縁をとることが可能である。
また、ゲート電極の端面の熱酸化処理に比べてゲート電
極とソース電極の間隔を容易に大きくすることができ
る。
とソース電極とを電気的に分離する工程では、ゲート電
極の上に形成した絶縁膜の上にさらにシリコン酸化膜を
成膜し、このシリコン酸化膜をエッチバックすることで
絶縁材料を形成することを特徴とする。このように、ゲ
ート電極及びコンタクトホールの加工後にシリコン酸化
膜を成膜し、エッチバックすることで、容易にゲート電
極とソース電極の電気的絶縁をとることが可能である。
また、ゲート電極の端面の熱酸化処理に比べてゲート電
極とソース電極の間隔を容易に大きくすることができ
る。
【００１８】請求項１６に記載の発明では、半導体層の
表面にベース領域形成用のイオン注入マスクを形成する
工程を有し、該工程には、ベース領域形成用のイオン注
入マスク材をパターニングする際に、該イオン注入マス
ク材の一部にアライメントマークを形成する工程が含ま
れていることを特徴とする。このように、ベース領域形
成用のイオン注入マスク材の一部を利用してアライメン
トマークを形成することで、アライメントマークとベー
ス領域、ソース領域を自己整合的に形成することができ
る。これにより、ベース領域およびソース領域と、ゲー
ト領域およびコンタクトホールとの間の誤差を小さくす
ることができ、より小型化を図ることが可能となる。な
お、請求項１７は、請求項１６に記載の蓄積型の炭化珪
素半導体装置を反転型にしたもので、請求項１６と同様
の効果を得ることができる。
表面にベース領域形成用のイオン注入マスクを形成する
工程を有し、該工程には、ベース領域形成用のイオン注
入マスク材をパターニングする際に、該イオン注入マス
ク材の一部にアライメントマークを形成する工程が含ま
れていることを特徴とする。このように、ベース領域形
成用のイオン注入マスク材の一部を利用してアライメン
トマークを形成することで、アライメントマークとベー
ス領域、ソース領域を自己整合的に形成することができ
る。これにより、ベース領域およびソース領域と、ゲー
ト領域およびコンタクトホールとの間の誤差を小さくす
ることができ、より小型化を図ることが可能となる。な
お、請求項１７は、請求項１６に記載の蓄積型の炭化珪
素半導体装置を反転型にしたもので、請求項１６と同様
の効果を得ることができる。
【００１９】請求項１８に記載の発明では、アライメン
トマークを形成する工程では、ベース領域形成用のイオ
ン注入マスク材の一部をカバーして、半導体層の表面を
エッチングすることで、半導体層に凹部（２１ａ）によ
るアライメントマークを形成することを特徴とする。こ
のようにすることで、半導体層の表面にもアライメント
マークを正確に形成することができる。
トマークを形成する工程では、ベース領域形成用のイオ
ン注入マスク材の一部をカバーして、半導体層の表面を
エッチングすることで、半導体層に凹部（２１ａ）によ
るアライメントマークを形成することを特徴とする。こ
のようにすることで、半導体層の表面にもアライメント
マークを正確に形成することができる。
【００２０】請求項１９に記載の発明では、ベース領域
形成のイオン注入マスク材の一部をカバーする材料とし
て、レジスト（２２）もしくはシリコン酸化膜もしくは
ＰｏｌｙＳｉを用いることを特徴とする。このような材
料を用いることで、容易にカバーしている材料だけを除
去することができる。
形成のイオン注入マスク材の一部をカバーする材料とし
て、レジスト（２２）もしくはシリコン酸化膜もしくは
ＰｏｌｙＳｉを用いることを特徴とする。このような材
料を用いることで、容易にカバーしている材料だけを除
去することができる。
【００２１】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００２２】
【発明の実施の形態】（第１実施形態）図１に、本発明
の一実施形態を適用したＳｉＣ半導体装置としてのパワ
ーＭＯＳＦＥＴの断面構成を示す。以下、この図に基づ
いてパワーＭＯＳの構成についての説明を行う。
の一実施形態を適用したＳｉＣ半導体装置としてのパワ
ーＭＯＳＦＥＴの断面構成を示す。以下、この図に基づ
いてパワーＭＯＳの構成についての説明を行う。
【００２３】図１に示すように、ＳｉＣからなるｎ+型
基板１の上にはＳｉＣからなるｎ-型エピ層２が形成さ
れている。このｎ-型エピ層２の表層部の所定領域には
ｐ型ベース領域３が形成され、さらに、ｐ型ベース領域
３の表層部の所定領域にはｎ+型ソース領域４が形成さ
れている。
基板１の上にはＳｉＣからなるｎ-型エピ層２が形成さ
れている。このｎ-型エピ層２の表層部の所定領域には
ｐ型ベース領域３が形成され、さらに、ｐ型ベース領域
３の表層部の所定領域にはｎ+型ソース領域４が形成さ
れている。
【００２４】また、ｎ+型ソース領域４とｎ-型エピ層２
との間に位置するｐ型ベース領域３の上に蓄積型チャネ
ルを形成するべく、ｎ+型ソース領域４、ｐ型ベース領
域３及びｎ-型エピ層２の表面にはｎ-型ＳｉＣ層からな
る表面チャネル層５が形成されている。この表面チャネ
ル層５の表面にはゲート絶縁膜６が形成されていると共
にゲート電極７が形成され、これらベート電極、ゲート
絶縁膜及び表面チャネル層５の周囲が絶縁膜８で囲まれ
た構成となっている。
との間に位置するｐ型ベース領域３の上に蓄積型チャネ
ルを形成するべく、ｎ+型ソース領域４、ｐ型ベース領
域３及びｎ-型エピ層２の表面にはｎ-型ＳｉＣ層からな
る表面チャネル層５が形成されている。この表面チャネ
ル層５の表面にはゲート絶縁膜６が形成されていると共
にゲート電極７が形成され、これらベート電極、ゲート
絶縁膜及び表面チャネル層５の周囲が絶縁膜８で囲まれ
た構成となっている。
【００２５】そして、絶縁膜８に形成されたコンタクト
ホールを通じて、ｐ型ベース領域３及びｎ+型ソース領
域４に電気的に接続されたソース電極９が形成され、図
示しないがｎ+型基板１の裏面側にドレイン電極が形成
されて図１に示すパワーＭＯＳＦＥＴが構成されてい
る。
ホールを通じて、ｐ型ベース領域３及びｎ+型ソース領
域４に電気的に接続されたソース電極９が形成され、図
示しないがｎ+型基板１の裏面側にドレイン電極が形成
されて図１に示すパワーＭＯＳＦＥＴが構成されてい
る。
【００２６】このように構成されたパワーＭＯＳＦＥＴ
において、図中矢印で示したように、ｐ型ベース領域３
の端部とｎ+型ソース領域４の端部との位置関係、つま
りゲート長が自己整合的に形成されていると共に、ゲー
ト電極７の端部と層間絶縁膜８の端部（コンタクトホー
ルの端部）との位置関係が自己整合的に形成されてい
る。
において、図中矢印で示したように、ｐ型ベース領域３
の端部とｎ+型ソース領域４の端部との位置関係、つま
りゲート長が自己整合的に形成されていると共に、ゲー
ト電極７の端部と層間絶縁膜８の端部（コンタクトホー
ルの端部）との位置関係が自己整合的に形成されてい
る。
【００２７】図２〜図４に、本実施形態におけるパワー
ＭＯＳＦＥＴの製造工程を示し、この図に基づいてパワ
ーＭＯＳＦＥＴの製造方法についての説明を行う。
ＭＯＳＦＥＴの製造工程を示し、この図に基づいてパワ
ーＭＯＳＦＥＴの製造方法についての説明を行う。
【００２８】〔図２（ａ）、（ｂ）に示す工程〕まず、
ＳｉＣからなるｎ+型基板１の上にｎ-型エピ層２が形成
されたものを用意する。そして、ｎ-型エピ層２の表面
にシリコン酸化膜２１を形成した後、フォトリソグラフ
ィによってシリコン酸化膜２１をパターニングする。こ
れにより、シリコン酸化膜２１に対し、ｐ型ベース領域
３の形成予定位置を開口させた開口部と、以下の工程で
のマスク合わせに用いるアライメントマークとを同時に
形成する。つまり、ｐ型ベース領域３の形成用マスクと
アライメントマークとを同時に形成する。
ＳｉＣからなるｎ+型基板１の上にｎ-型エピ層２が形成
されたものを用意する。そして、ｎ-型エピ層２の表面
にシリコン酸化膜２１を形成した後、フォトリソグラフ
ィによってシリコン酸化膜２１をパターニングする。こ
れにより、シリコン酸化膜２１に対し、ｐ型ベース領域
３の形成予定位置を開口させた開口部と、以下の工程で
のマスク合わせに用いるアライメントマークとを同時に
形成する。つまり、ｐ型ベース領域３の形成用マスクと
アライメントマークとを同時に形成する。
【００２９】このよなシリコン酸化膜２１をｐ型ベース
領域３の形成用マスクとしており、シリコン酸化膜２１
が通常の半導体製造に用いられるものであることから、
特殊な製造装置を必要とせず、後工程での除去も例えば
一度のＨＦエッチングによって容易である。
領域３の形成用マスクとしており、シリコン酸化膜２１
が通常の半導体製造に用いられるものであることから、
特殊な製造装置を必要とせず、後工程での除去も例えば
一度のＨＦエッチングによって容易である。
【００３０】〔図２（ｃ）に示す工程〕基板表面全面に
レジスト２２を堆積したのち、レジスト２２をパターニ
ングし、レジスト２２のうちアライメントマークが形成
された部位を開口させる。その後、レジスト２２及びシ
リコン酸化膜２１をマスクとしたエッチングを施す。こ
れにより、アライメントマークが形成された位置に凹部
が形成される。このアライメントマークの近傍の断面構
成を図５に示す。この図に示されるように、シリコン酸
化膜２１に形成されたアライメントマークとなる開口部
２１ａに沿って凹部２３が形成された状態となる。この
凹部２３もシリコン酸化膜２１に形成された開口部２１
ａと同様にアライメントマークとしての役割を果たし、
以下の工程でのマスク合わせに用いられる。
レジスト２２を堆積したのち、レジスト２２をパターニ
ングし、レジスト２２のうちアライメントマークが形成
された部位を開口させる。その後、レジスト２２及びシ
リコン酸化膜２１をマスクとしたエッチングを施す。こ
れにより、アライメントマークが形成された位置に凹部
が形成される。このアライメントマークの近傍の断面構
成を図５に示す。この図に示されるように、シリコン酸
化膜２１に形成されたアライメントマークとなる開口部
２１ａに沿って凹部２３が形成された状態となる。この
凹部２３もシリコン酸化膜２１に形成された開口部２１
ａと同様にアライメントマークとしての役割を果たし、
以下の工程でのマスク合わせに用いられる。
【００３１】なお、ここではシリコン酸化膜２１の一部
をカバーする材料としてレジスト２２を用いているが、
シリコン酸化膜、ＰｏｌｙＳｉ等を用いることも可能で
ある。
をカバーする材料としてレジスト２２を用いているが、
シリコン酸化膜、ＰｏｌｙＳｉ等を用いることも可能で
ある。
【００３２】〔図２（ｄ）に示す工程〕レジスト２２を
除去したのち、シリコン酸化膜２１をマスクとしたイオ
ン注入を行うことで、ｐ型ベース領域３を形成する。こ
のとき、ｐ型ベース領域３のマスクパターンとシリコン
酸化膜２１に形成した開口部２１ａとが同時に形成して
あることから、ｐ型ベース領域３がアライメントマーク
（開口部２１ａ及び凹部２３）に対して自己整合的に形
成される。なお、イオン注入欠陥を低減するために、高
温イオン注入（例えば４００〜８００℃）を行う場合も
あるが、この温度によってもリコン酸化膜２１は影響を
受けない。
除去したのち、シリコン酸化膜２１をマスクとしたイオ
ン注入を行うことで、ｐ型ベース領域３を形成する。こ
のとき、ｐ型ベース領域３のマスクパターンとシリコン
酸化膜２１に形成した開口部２１ａとが同時に形成して
あることから、ｐ型ベース領域３がアライメントマーク
（開口部２１ａ及び凹部２３）に対して自己整合的に形
成される。なお、イオン注入欠陥を低減するために、高
温イオン注入（例えば４００〜８００℃）を行う場合も
あるが、この温度によってもリコン酸化膜２１は影響を
受けない。
【００３３】〔図３（ａ）に示す工程〕基板表面全面に
シリコン酸化膜２４をデポジションしたのち、シリコン
酸化膜２４をエッチバックすることでシリコン酸化膜２
１の側面にシリコン酸化膜２４が配置されたマスクを形
成する。このとき、シリコン酸化膜２４のエッチバック
量はほぼ一定であるため、シリコン酸化膜２１の両側面
に残存するシリコン酸化膜２４の幅は同等になる。すな
わち、シリコン酸化膜２４により、シリコン酸化膜２１
の幅が均等に拡大された構成となる。
シリコン酸化膜２４をデポジションしたのち、シリコン
酸化膜２４をエッチバックすることでシリコン酸化膜２
１の側面にシリコン酸化膜２４が配置されたマスクを形
成する。このとき、シリコン酸化膜２４のエッチバック
量はほぼ一定であるため、シリコン酸化膜２１の両側面
に残存するシリコン酸化膜２４の幅は同等になる。すな
わち、シリコン酸化膜２４により、シリコン酸化膜２１
の幅が均等に拡大された構成となる。
【００３４】〔図３（ｂ）に示す工程〕基板表面全面に
レジスト２５を堆積したのち、アライメントマークに基
づくマスク合わせを行い、レジスト２５をパターニング
する。これにより、ｎ+型ソース領域４の形成予定領域
の上においてレジスト２５を除去する。そして、レジス
ト２５及びシリコン酸化膜２１、２４をマスクとしたイ
オン注入を行うことで、ｎ+型ソース領域４を形成す
る。
レジスト２５を堆積したのち、アライメントマークに基
づくマスク合わせを行い、レジスト２５をパターニング
する。これにより、ｎ+型ソース領域４の形成予定領域
の上においてレジスト２５を除去する。そして、レジス
ト２５及びシリコン酸化膜２１、２４をマスクとしたイ
オン注入を行うことで、ｎ+型ソース領域４を形成す
る。
【００３５】このようにすれば、図３（ａ）に示す工程
において、シリコン酸化膜２１の両側面に残存したシリ
コン酸化膜２４の幅が同等になっていることから、紙面
左右両側において、ｎ+型ソース領域４とｎ-型エピ層２
との間の距離、すなわちチャネル長が同等になる。これ
により、ｐ型ベース領域３の端部に対してｎ+型ソース
領域４の端部の形成位置が自己整合的に決定される。
において、シリコン酸化膜２１の両側面に残存したシリ
コン酸化膜２４の幅が同等になっていることから、紙面
左右両側において、ｎ+型ソース領域４とｎ-型エピ層２
との間の距離、すなわちチャネル長が同等になる。これ
により、ｐ型ベース領域３の端部に対してｎ+型ソース
領域４の端部の形成位置が自己整合的に決定される。
【００３６】なお、このときのチャネル長は、シリコン
酸化膜２４の幅によって決定され、シリコン酸化膜２４
の膜厚を厚くすればチャネル長が長くなり、薄くすれば
チャネル長が短くなる。このため、シリコン酸化膜２４
の膜厚に基づいてチャネル長を制御することが可能とな
る。
酸化膜２４の幅によって決定され、シリコン酸化膜２４
の膜厚を厚くすればチャネル長が長くなり、薄くすれば
チャネル長が短くなる。このため、シリコン酸化膜２４
の膜厚に基づいてチャネル長を制御することが可能とな
る。
【００３７】〔図３（ｃ）に示す工程〕レジスト２５及
びシリコン酸化膜２１、２４を除去したのち、例えば１
６００℃の熱処理を行い、ｐ型ベース領域３及びｎ+型
ソース領域４の不純物を活性化する。その後、基板表面
全面にｎ-型ＳｉＣからなる表面チャネル層５をエピタ
キシャル成長させる。
びシリコン酸化膜２１、２４を除去したのち、例えば１
６００℃の熱処理を行い、ｐ型ベース領域３及びｎ+型
ソース領域４の不純物を活性化する。その後、基板表面
全面にｎ-型ＳｉＣからなる表面チャネル層５をエピタ
キシャル成長させる。
【００３８】〔図３（ｄ）に示す工程〕酸化雰囲気で熱
処理することでゲート酸化膜６を形成し、その上にＰｏ
ｌｙＳｉ層からなるゲート電極７を成膜する。このと
き、図３（ｄ）には表れないが、パワーＭＯＳＦＥＴの
セルの外部においては、ゲート電極形成用のＰｏｌｙＳ
ｉ層をエッチングにより除去する。
処理することでゲート酸化膜６を形成し、その上にＰｏ
ｌｙＳｉ層からなるゲート電極７を成膜する。このと
き、図３（ｄ）には表れないが、パワーＭＯＳＦＥＴの
セルの外部においては、ゲート電極形成用のＰｏｌｙＳ
ｉ層をエッチングにより除去する。
【００３９】〔図４（ａ）に示す工程〕熱酸化によって
ゲート電極形成用のＰｏｌｙＳｉ層端部のゲート絶縁膜
６を厚膜化したのち、ゲート電極７の上に層間絶縁膜２
６を配置すると共に、層間絶縁膜２６の上にレジスト２
７を堆積する。そして、フォトリソグラフィによってレ
ジスト２７をパターニングしたのち、レジスト２７をマ
スクとしたエッチングを施す。これにより、層間絶縁膜
２６、ゲート電極７、ゲート酸化膜６および表面チャネ
ル層５をパターニングし、ｎ+型ソース領域４とｐ型ベ
ース領域３との導通を図るためのコンタクトホールを形
成する。
ゲート電極形成用のＰｏｌｙＳｉ層端部のゲート絶縁膜
６を厚膜化したのち、ゲート電極７の上に層間絶縁膜２
６を配置すると共に、層間絶縁膜２６の上にレジスト２
７を堆積する。そして、フォトリソグラフィによってレ
ジスト２７をパターニングしたのち、レジスト２７をマ
スクとしたエッチングを施す。これにより、層間絶縁膜
２６、ゲート電極７、ゲート酸化膜６および表面チャネ
ル層５をパターニングし、ｎ+型ソース領域４とｐ型ベ
ース領域３との導通を図るためのコンタクトホールを形
成する。
【００４０】このようにすれば、ゲート電極７をパター
ニングするマスクとコンタクトホール形成用のマスクと
を共有したことになり、ゲート電極７の端部とコンタク
トホールとが自己整合的に形成される。なお、この工程
では、レジスト２７をマスクとして層間絶縁膜２６、ゲ
ート電極７、ゲート酸化膜６および表面チャネル層５の
パターニングを行っているが、レジスト２７をマスクと
して層間絶縁膜２６、ゲート電極７、ゲート酸化膜６の
パターニングを行ったのち、レジスト２７を除去し、層
間絶縁膜２６をマスクとして表面チャネル層５をパター
ニングするようにしても良い。
ニングするマスクとコンタクトホール形成用のマスクと
を共有したことになり、ゲート電極７の端部とコンタク
トホールとが自己整合的に形成される。なお、この工程
では、レジスト２７をマスクとして層間絶縁膜２６、ゲ
ート電極７、ゲート酸化膜６および表面チャネル層５の
パターニングを行っているが、レジスト２７をマスクと
して層間絶縁膜２６、ゲート電極７、ゲート酸化膜６の
パターニングを行ったのち、レジスト２７を除去し、層
間絶縁膜２６をマスクとして表面チャネル層５をパター
ニングするようにしても良い。
【００４１】〔図４（ｂ）に示す工程〕熱酸化により、
ゲート電極７の端部においてゲート酸化膜６を厚膜化す
ることで、ゲートの信頼性を向上させると共に、ゲート
電極７の側面にも酸化膜２８を形成する。ただし、この
時の熱酸化温度を９５０℃以下、具体的には７５０〜９
５０℃とすることで、ＳｉＣ表面（ｎ+型ソース領域４
やｐ型ベース領域３の表面）の酸化を防ぎつつ、ゲート
電極７の端部に酸化膜２８を形成することができる。
ゲート電極７の端部においてゲート酸化膜６を厚膜化す
ることで、ゲートの信頼性を向上させると共に、ゲート
電極７の側面にも酸化膜２８を形成する。ただし、この
時の熱酸化温度を９５０℃以下、具体的には７５０〜９
５０℃とすることで、ＳｉＣ表面（ｎ+型ソース領域４
やｐ型ベース領域３の表面）の酸化を防ぎつつ、ゲート
電極７の端部に酸化膜２８を形成することができる。
【００４２】〔図４（ｃ）、（ｄ）に示す工程〕基板表
面全面にシリコン酸化膜２９を成膜する。この後、シリ
コン酸化膜２９をエッチバックすることで、コンタクト
ホールの側面にシリコン酸化膜２９を残す。これによ
り、シリコン酸化膜２９、酸化膜２８およびシリコン酸
化膜２６による絶縁膜８が構成される。
面全面にシリコン酸化膜２９を成膜する。この後、シリ
コン酸化膜２９をエッチバックすることで、コンタクト
ホールの側面にシリコン酸化膜２９を残す。これによ
り、シリコン酸化膜２９、酸化膜２８およびシリコン酸
化膜２６による絶縁膜８が構成される。
【００４３】その後、製造工程は図示しないが、ソース
電極９を形成したのち、ｎ+型基板１の裏面を研磨後、
ドレイン電極を形成すると共に、絶縁膜８にゲート電極
７用のコンタクトホール形成と配線形成を行うことで、
図１に示すパワーＭＯＳＦＥＴが完成する。
電極９を形成したのち、ｎ+型基板１の裏面を研磨後、
ドレイン電極を形成すると共に、絶縁膜８にゲート電極
７用のコンタクトホール形成と配線形成を行うことで、
図１に示すパワーＭＯＳＦＥＴが完成する。
【００４４】以上説明した本実施形態におけるパワーＭ
ＯＳＦＥＴの製造方法によると、図１中矢印で示したよ
うに、ｐ型ベース領域３の端部とｎ+型ソース領域４の
端部との位置関係や、ゲート電極７の端部と層間絶縁膜
８の端部（コンタクトホールの端部）との位置関係が自
己整合的に決定される。さらに、ｐ型ベース領域３とア
ライメントマークとの位置関係も自己整合的に決定され
る。このため、パワーＭＯＳＦＥＴの小型化と構造寸法
の高精度化を図れるようにすることが可能となる。
ＯＳＦＥＴの製造方法によると、図１中矢印で示したよ
うに、ｐ型ベース領域３の端部とｎ+型ソース領域４の
端部との位置関係や、ゲート電極７の端部と層間絶縁膜
８の端部（コンタクトホールの端部）との位置関係が自
己整合的に決定される。さらに、ｐ型ベース領域３とア
ライメントマークとの位置関係も自己整合的に決定され
る。このため、パワーＭＯＳＦＥＴの小型化と構造寸法
の高精度化を図れるようにすることが可能となる。
【００４５】なお、図２（ｃ）のアライメントマーク形
成を、図２（ｄ）のｐ型ベース領域３のイオン注入後
や、図３（ａ）、（ｂ）のエッチバック後、ｎ+型ソー
ス領域４のイオン注入後に行なっても良い。
成を、図２（ｄ）のｐ型ベース領域３のイオン注入後
や、図３（ａ）、（ｂ）のエッチバック後、ｎ+型ソー
ス領域４のイオン注入後に行なっても良い。
【００４６】また、ここではゲート電極７とコンタクト
ホールの絶縁性を得るために、酸化膜２８を形成するた
めの熱酸化とシリコン酸化膜２９の成膜の２つの手段を
用いたが、ゲート電圧に対して高い耐圧と信頼性を要求
しない場合においては、どちらか一方の手段だけを用い
た製造工程とすることで工程の簡略化が図れる。この場
合、シリコン酸化膜２９の成膜のような手段を用いた方
が容易に、ゲート電極７とソース電極９との間隔を大き
くすることが可能である。
ホールの絶縁性を得るために、酸化膜２８を形成するた
めの熱酸化とシリコン酸化膜２９の成膜の２つの手段を
用いたが、ゲート電圧に対して高い耐圧と信頼性を要求
しない場合においては、どちらか一方の手段だけを用い
た製造工程とすることで工程の簡略化が図れる。この場
合、シリコン酸化膜２９の成膜のような手段を用いた方
が容易に、ゲート電極７とソース電極９との間隔を大き
くすることが可能である。
【００４７】また、ここでは、ｐ型ベース領域３とアラ
イメントマーク、ｐ型ベース領域３とｎ+型ソース領域
４、ゲート電極７とコンタクトホールの３つの自己整合
箇所をもつ製造方法について述べたが、そのうちの１
つ、もしくは２つの自己整合箇所をもつ製造方法を用い
てパワーＭＯＳＦＥＴを製作すれば、何も自己整合箇所
のないパワーＭＯＳＦＥＴに対してセルの小型化、寸法
精度の向上を図ることが可能である。
イメントマーク、ｐ型ベース領域３とｎ+型ソース領域
４、ゲート電極７とコンタクトホールの３つの自己整合
箇所をもつ製造方法について述べたが、そのうちの１
つ、もしくは２つの自己整合箇所をもつ製造方法を用い
てパワーＭＯＳＦＥＴを製作すれば、何も自己整合箇所
のないパワーＭＯＳＦＥＴに対してセルの小型化、寸法
精度の向上を図ることが可能である。
【００４８】（第２実施形態）第１実施形態において
は、図１に示すように、エピ成長による表面チャネル層
５を持つ蓄積型のパワーＭＯＳＦＥＴについて説明した
が、エピ成長による表面チャネル層５を持たない反転型
のパワーＭＯＳＦＥＴについても、同様に適応すること
が可能である。このようなパワーＭＯＳＦＥＴは、第１
実施形態における図３（ｃ）の工程をなくすことによっ
て形成される。
は、図１に示すように、エピ成長による表面チャネル層
５を持つ蓄積型のパワーＭＯＳＦＥＴについて説明した
が、エピ成長による表面チャネル層５を持たない反転型
のパワーＭＯＳＦＥＴについても、同様に適応すること
が可能である。このようなパワーＭＯＳＦＥＴは、第１
実施形態における図３（ｃ）の工程をなくすことによっ
て形成される。
【００４９】この構造で、ｐ型ベース領域３の濃度と独
立してしきい値電圧を設定する場合は、しきい値電圧調
整用のイオン注入を活性化熱処理前、例えばｐ型ベース
領域３のイオン注入と同時に行えばよい。
立してしきい値電圧を設定する場合は、しきい値電圧調
整用のイオン注入を活性化熱処理前、例えばｐ型ベース
領域３のイオン注入と同時に行えばよい。
【００５０】この構造においては、第１実施形態の図４
（ａ）と対応する図６に示されるように、コンタクトホ
ール形成のドライエッチにおいて、ＳｉＣ（表面チャネ
ル層）をエッチングする必要をなくすことができるとい
うメリットがある。
（ａ）と対応する図６に示されるように、コンタクトホ
ール形成のドライエッチにおいて、ＳｉＣ（表面チャネ
ル層）をエッチングする必要をなくすことができるとい
うメリットがある。
【００５１】（第３実施形態）第１、第２実施形態にお
いては、ｐ型ベース領域３の形成用マスクとしてシリコ
ン酸化膜２１を用いているが、ＰｏｌｙＳｉを用いるこ
ともできる。このようなＰｏｌｙＳｉとすることで、特
殊な製造装置を必要とせず、後工程での除去も容易に行
うことができる。
いては、ｐ型ベース領域３の形成用マスクとしてシリコ
ン酸化膜２１を用いているが、ＰｏｌｙＳｉを用いるこ
ともできる。このようなＰｏｌｙＳｉとすることで、特
殊な製造装置を必要とせず、後工程での除去も容易に行
うことができる。
【００５２】この場合、図３（ａ）の工程において、Ｐ
ｏｌｙＳｉの上にシリコン酸化膜２４を成膜し、エッチ
バックすることでｎ+型ソース領域４の形成用マスクを
構成することになるが、ＰｏｌｙＳｉとシリコン酸化膜
２４とのエッチング選択比により、ＰｏｌｙＳｉがエッ
チングストッパとして働き、オーバエッチによってｐ型
ベース領域３の形成用マスクがエッチングされすぎない
ようにできる。
ｏｌｙＳｉの上にシリコン酸化膜２４を成膜し、エッチ
バックすることでｎ+型ソース領域４の形成用マスクを
構成することになるが、ＰｏｌｙＳｉとシリコン酸化膜
２４とのエッチング選択比により、ＰｏｌｙＳｉがエッ
チングストッパとして働き、オーバエッチによってｐ型
ベース領域３の形成用マスクがエッチングされすぎない
ようにできる。
【００５３】また、ＰｏｌｙＳｉを用いる場合、Ｐｏｌ
ｙＳｉを熱酸化することでｎ+型ソース領域４の形成用
マスクとすることも可能である。図７中の点線で示した
部分が図２（ｄ）のシリコン酸化膜２１に相当するＰｏ
ｌｙＳｉ３０であるとすると、ｐ型ベース領域３を形成
した後にＰｏｌｙＳｉ３０を熱酸化すれば、ＰｏｌｙＳ
ｉ３０が消費されて熱酸化膜３１となり、ｐ型ベース領
域３から所定幅広がったマスクが形成される。これをｎ
+型ソース領域４の形成用マスクとすれば、ｐ型ベース
領域３とｎ+型ソース領域４との位置関係が自己整合的
に決定されることになる。
ｙＳｉを熱酸化することでｎ+型ソース領域４の形成用
マスクとすることも可能である。図７中の点線で示した
部分が図２（ｄ）のシリコン酸化膜２１に相当するＰｏ
ｌｙＳｉ３０であるとすると、ｐ型ベース領域３を形成
した後にＰｏｌｙＳｉ３０を熱酸化すれば、ＰｏｌｙＳ
ｉ３０が消費されて熱酸化膜３１となり、ｐ型ベース領
域３から所定幅広がったマスクが形成される。これをｎ
+型ソース領域４の形成用マスクとすれば、ｐ型ベース
領域３とｎ+型ソース領域４との位置関係が自己整合的
に決定されることになる。
【００５４】このような熱酸化を用いる場合において
も、上述したような９５０℃以下、具体的には７５０〜
９５０℃で熱酸化を行うことで、ＳｉＣ表面に熱酸化膜
が成長することを抑制することができる。ただし、熱酸
化による場合と比べると、シリコン酸化膜２４を成膜す
る場合の方がマスク材の拡大量を容易に大きくすること
ができる。
も、上述したような９５０℃以下、具体的には７５０〜
９５０℃で熱酸化を行うことで、ＳｉＣ表面に熱酸化膜
が成長することを抑制することができる。ただし、熱酸
化による場合と比べると、シリコン酸化膜２４を成膜す
る場合の方がマスク材の拡大量を容易に大きくすること
ができる。
【００５５】（第４実施形態）第１実施形態では、ｎ+
型ソース領域４の形成用マスクの一部としてレジスト２
５を用いたが、以下のように行っても良い。図８に、第
１実施形態の図３（ａ）、（ｂ）に代わる製造工程を示
す。
型ソース領域４の形成用マスクの一部としてレジスト２
５を用いたが、以下のように行っても良い。図８に、第
１実施形態の図３（ａ）、（ｂ）に代わる製造工程を示
す。
【００５６】まず、図８（ａ）に示すように、シリコン
酸化膜２４の上にレジスト（エッチング保護材）３２を
配置したのち、レジスト３２をパターニングしシリコン
酸化膜２４の表面の一部にレジスト３２を配置した状態
とする。そして、レジスト３２をマスクとした状態でシ
リコン酸化膜２４をエッチバックする。その後、図８
（ｂ）に示すように、レジストを除去する。これによ
り、シリコン酸化膜２１、２４によってｎ+型ソース領
域４の形成用マスクが構成される。従って、シリコン酸
化膜２１、２４をマスクとしたイオン注入を施せば、ｎ
+型ソース領域４が形成される。
酸化膜２４の上にレジスト（エッチング保護材）３２を
配置したのち、レジスト３２をパターニングしシリコン
酸化膜２４の表面の一部にレジスト３２を配置した状態
とする。そして、レジスト３２をマスクとした状態でシ
リコン酸化膜２４をエッチバックする。その後、図８
（ｂ）に示すように、レジストを除去する。これによ
り、シリコン酸化膜２１、２４によってｎ+型ソース領
域４の形成用マスクが構成される。従って、シリコン酸
化膜２１、２４をマスクとしたイオン注入を施せば、ｎ
+型ソース領域４が形成される。
【００５７】このように、シリコン酸化膜２１、２４の
みによってｎ+型ソース領域４の形成用マスクを構成し
てもよい。このようにすることで高温でのイオン注入工
程が可能となる。また、この場合、シリコン酸化膜２１
をＰｏｌｙＳｉで代用することも可能である。
みによってｎ+型ソース領域４の形成用マスクを構成し
てもよい。このようにすることで高温でのイオン注入工
程が可能となる。また、この場合、シリコン酸化膜２１
をＰｏｌｙＳｉで代用することも可能である。
【図１】本発明の第１実施形態におけるパワーＭＯＳＦ
ＥＴの断面構成を示す図である。
ＥＴの断面構成を示す図である。
【図２】図１に示すパワーＭＯＳＦＥＴの製造工程を示
す図である。
す図である。
【図３】図２に続くパワーＭＯＳＦＥＴの製造工程を示
す図である。
す図である。
【図４】図３に続くパワーＭＯＳＦＥＴの製造工程を示
す図である。
す図である。
【図５】アライメントマーク近傍の断面構成を示す図で
ある。
ある。
【図６】本発明の第２実施形態におけるパワーＭＯＳＦ
ＥＴの製造工程を示す図である。
ＥＴの製造工程を示す図である。
【図７】本発明の第３実施形態におけるパワーＭＯＳＦ
ＥＴの製造工程を示す図である。
ＥＴの製造工程を示す図である。
【図８】本発明の第４実施形態におけるパワーＭＯＳＦ
ＥＴの製造工程を示す図である。
ＥＴの製造工程を示す図である。
【図９】Ｓｉ半導体装置の製造工程を示す図である。
１…ｎ+型基板、２…ｎ-型エピ層、３…ｐ型ベース領
域、４…ｎ+型ソース領域、５…表面チャネル層、６…
ゲート酸化膜、７…ゲート電極、８…層間絶縁膜、９…
ソース電極。
域、４…ｎ+型ソース領域、５…表面チャネル層、６…
ゲート酸化膜、７…ゲート電極、８…層間絶縁膜、９…
ソース電極。
フロントページの続き (72)発明者 片岡 光浩 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内
Claims (19)
- 【請求項１】 主表面及び主表面と反対面である裏面を
有し、炭化珪素よりなる半導体基板（１）と、 前記半導体基板の主表面上に形成された炭化珪素よりな
る第１導電型の半導体層（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ベース領域の表面部及び前記半導体層の表面部にお
いて、前記ソース領域と前記半導体層とを繋ぐように形
成された、炭化珪素よりなる第１導電型の表面チャネル
層（５）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（６）と、 前記ゲート絶縁膜の上に形成されたゲート電極（７）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（９）と、 前記半導体基板の裏面に形成されたドレイン電極とを備
える炭化珪素半導体装置の製造方法において、 前記ベース領域形成用のイオン注入マスク材（２１、３
０）の幅を均等に拡大し、前記ソース領域形成用のイオ
ン注入マスク材（２１、２４、３１）の一部として利用
することを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項２】 主表面及び主表面と反対面である裏面を
有し、炭化珪素よりなる半導体基板（１）と、 前記半導体基板の主表面上に形成された炭化珪素よりな
る第１導電型の半導体層（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記半導体層と前記ソース領域との間に位置する前記ベ
ース領域の表面に形成されたゲート絶縁膜（６）と、 前記ゲート絶縁膜の上に形成されたゲート電極（７）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（９）と、 前記半導体基板の裏面に形成されたドレイン電極とを備
える炭化珪素半導体装置の製造方法において、 前記ベース領域形成用のイオン注入マスク材（２１、３
０）の幅を均等に拡大し、前記ソース領域形成用のイオ
ン注入マスク材（２１、２４、３１）の一部として利用
することを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項３】 前記ベース領域形成用のイオン注入マス
ク材としてＰｏｌｙＳｉ（３０）を用いることを特徴と
する請求項１又は２に記載の炭化珪素半導体装置の製造
方法。 - 【請求項４】 前記ベース領域形成用のイオン注入マス
ク材としてのＰｏｌｙＳｉを熱酸化することで、前記ベ
ース領域形成のためのイオン注入マスク材を拡大するこ
とを特徴とする請求項３に記載の炭化珪素半導体装置の
製造方法。 - 【請求項５】 前記熱酸化を７５０〜９５０℃の温度で
行うことを特徴とする前記請求項４記載の製造方法。 - 【請求項６】 前記ベース領域形成用のイオン注入マス
ク材としてシリコン酸化膜（２１）を用いることを特徴
とする請求項１又は２に記載の炭化珪素記載の製造方
法。 - 【請求項７】 前記ベース領域形成用のイオン注入マス
ク材となるシリコン酸化膜（２１）の上に、さらにシリ
コン酸化膜（２４）を成膜したのち、この成膜したシリ
コン酸化膜をエッチバックすることで、前記ベース領域
形成用のイオン注入マスク材を拡大することを特徴とす
る請求項６に記載の炭化珪素半導体装置の製造方法。 - 【請求項８】 前記シリコン酸化膜をエッチバックする
前に、このエッチバックを行うシリコン酸化膜の表面の
一部にエッチング保護材（３２）を配置しておき、エッ
チバック時に前記シリコン酸化膜の一部が除去されない
ようにすることを特徴とする請求項７に記載の炭化珪素
半導体装置の製造方法。 - 【請求項９】 主表面及び主表面と反対面である裏面を
有し、炭化珪素よりなる半導体基板（１）と、 前記半導体基板の主表面上に形成された炭化珪素よりな
る第１導電型の半導体層（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ベース領域の表面部及び前記半導体層の表面部にお
いて、前記ソース領域と前記半導体層とを繋ぐように形
成された、炭化珪素よりなる第１導電型の表面チャネル
層（５）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（６）と、 前記ゲート絶縁膜の上に形成されたゲート電極（７）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（９）と、 前記半導体基板の裏面に形成されたドレイン電極とを備
える炭化珪素半導体装置の製造方法において、 前記ソース領域に前記ソース電極を連結するためのコン
タクトホール形成と前記ゲート電極のパターニングとを
同時に行う工程と、 前記ゲート電極の端部に絶縁材料（２８、２９）を形成
することで前記ゲート電極と前記ソース電極を電気的に
分離する工程とを有することを特徴とする炭化珪素半導
体装置の製造方法。 - 【請求項１０】 前記コンタクトホール形成と前記ゲー
ト電極のパターニングとを同時に行う工程では、前記ゲ
ート電極の上に絶縁膜（２６）を形成したのち、該絶縁
膜と共に、前記ゲート電極と前記ゲート絶縁膜及び前記
表面チャネル層をドライエッチでパターニングすること
で前記コンタクトホールを形成することを特徴とする講
求項９に記載の炭化珪素半導体装置の製造方法。 - 【請求項１１】 主表面及び主表面と反対面である裏面
を有し、炭化珪素よりなる半導体基板（１）と、 前記半導体基板の主表面上に形成された炭化珪素よりな
る第１導電型の半導体層（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記半導体層と前記ソース領域との間に位置する前記ベ
ース領域の表面に形成されたゲート絶縁膜（６）と、 前記ゲート絶縁膜の上に形成されたゲート電極（７）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（９）と、 前記半導体基板の裏面に形成されたドレイン電極とを備
える炭化珪素半導体装置の製造方法において、 前記ソース領域に前記ソース電極を連結するためのコン
タクトホール形成と前記ゲート電極のパターニングとを
同時に行う工程と、 前記ゲート電極の端部に絶縁材料（２８、２９）を形成
することで前記ゲート電極と前記ソース電極を電気的に
分離する工程とを有することを特徴とする炭化珪素半導
体装置の製造方法。 - 【請求項１２】 前記コンタクトホール形成と前記ゲー
ト電極のパターニングとを同時に行う工程では、前記ゲ
ート電極の上に絶縁膜（２６）を形成したのち、該絶縁
膜と共に、前記ゲート電極と前記ゲート絶縁膜をドライ
エッチでパターニングすることで前記コンタクトホール
を形成することを特徴とする講求項１１に記載の炭化珪
素半導体装置の製造方法。 - 【請求項１３】 前記ゲート電極と前記ソース電極とを
電気的に分離する工程では、前記ドライエッチングを行
った後、熱酸化を行うことで前記ゲート電極の端面に前
記絶縁材料を形成することを特徴とする請求項１０又は
１２に記載の炭化珪素半導体装置の製造方法。 - 【請求項１４】 前記熱酸化を７５０〜９５０℃の温度
で行なうことを特徴とする請求項１３に記載の炭化珪素
半導体装置の製造方法。 - 【請求項１５】 前記ゲート電極と前記ソース電極とを
電気的に分離する工程では、前記ゲート電極の上に形成
した前記絶縁膜の上にさらにシリコン酸化膜を成膜し、
このシリコン酸化膜をエッチバックすることで前記絶縁
材料を形成することを特徴とする請求項１０、１２乃至
１４のいずれか１つに記載の炭化珪素半導体装置の製造
方法。 - 【請求項１６】 主表面及び主表面と反対面である裏面
を有し、炭化珪素よりなる半導体基板（１）と、 前記半導体基板の主表面上に形成された炭化珪素よりな
る第１導電型の半導体層（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ベース領域の表面部及び前記半導体層の表面部にお
いて、前記ソース領域と前記半導体層とを繋ぐように形
成された、炭化珪素よりなる第１導電型の表面チャネル
層（５）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（６）と、 前記ゲート絶縁膜の上に形成されたゲート電極（７）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（９）と、 前記半導体基板の裏面に形成されたドレイン電極とを備
える炭化珪素半導体装置の製造方法において、 前記半導体層の表面に前記ベース領域形成用のイオン注
入マスクを形成する工程を有し、該工程には、前記ベー
ス領域形成用のイオン注入マスク材をパターニングする
際に、該イオン注入マスク材の一部にアライメントマー
クを形成する工程が含まれていることを特徴とする炭化
珪素半導体装置の製造方法。 - 【請求項１７】 主表面及び主表面と反対面である裏面
を有し、炭化珪素よりなる半導体基板（１）と、 前記半導体基板の主表面上に形成された炭化珪素よりな
る第１導電型の半導体層（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記半導体層と前記ソース領域との間に位置する前記ベ
ース領域の表面に形成されたゲート絶縁膜（６）と、 前記ゲート絶縁膜の上に形成されたゲート電極（７）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（９）と、 前記半導体基板の裏面に形成されたドレイン電極とを備
える炭化珪素半導体装置の製造方法において、 前記半導体層の表面に前記ベース領域形成用のイオン注
入マスクを形成する工程を有し、該工程には、前記ベー
ス領域形成用のイオン注入マスク材をパターニングする
際に、該イオン注入マスク材の一部にアライメントマー
クを形成する工程が含まれていることを特徴とする炭化
珪素半導体装置の製造方法。 - 【請求項１８】 前記アライメントマークを形成する工
程では、前記ベース領域形成用のイオン注入マスク材の
一部をカバーして、前記半導体層の表面をエッチングす
ることで、前記半導体層に凹部（２１ａ）によるアライ
メントマークを形成することを特徴とする請求項１６又
は１７に記載の炭化珪素半導体装置の製造方法。 - 【請求項１９】 前記ベース領域形成のイオン注入マス
ク材の一部をカバーする材料として、レジスト（２２）
もしくはシリコン酸化膜もしくはＰｏｌｙＳｉを用いる
ことを特徴とする請求項１８に記載の炭化珪素半導体装
置の製造方法。
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