JPH0888232A - 縦型ｍｏｓ半導体素子の製造方法 - Google Patents
縦型ｍｏｓ半導体素子の製造方法Info
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- JPH0888232A JPH0888232A JP22118394A JP22118394A JPH0888232A JP H0888232 A JPH0888232 A JP H0888232A JP 22118394 A JP22118394 A JP 22118394A JP 22118394 A JP22118394 A JP 22118394A JP H0888232 A JPH0888232 A JP H0888232A
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- region
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】例えばｎ形の基板の表面層へのｐ領域の形成
と、そのｐ領域の表面層のｐ+ 領域の形成と、チャネル
領域を限定するｎ形ソース領域の形成とをセルフアライ
メントプロセスで行う。 【構成】ｐ領域およびｐ+ 領域の形成のための不純物導
入をシリコン酸化膜と窒化膜の２層に共通に開けた開口
部を通じて行い、ソース領域の形成のための不純物導入
を下層の酸化膜のみを横方向にエッチングして広げた開
口部を通じて行う。
と、そのｐ領域の表面層のｐ+ 領域の形成と、チャネル
領域を限定するｎ形ソース領域の形成とをセルフアライ
メントプロセスで行う。 【構成】ｐ領域およびｐ+ 領域の形成のための不純物導
入をシリコン酸化膜と窒化膜の２層に共通に開けた開口
部を通じて行い、ソース領域の形成のための不純物導入
を下層の酸化膜のみを横方向にエッチングして広げた開
口部を通じて行う。
Description
【０００１】
【産業上の利用分野】本発明は、主電流が主として半導
体基体主面に対して垂直方向に流れる縦型ＭＯＳ半導体
素子の製造方法に関する。
体基体主面に対して垂直方向に流れる縦型ＭＯＳ半導体
素子の製造方法に関する。
【０００２】
【従来の技術】現在、スイッチング電源や大電流駆動回
路等の主たる半導体素子として縦型ＭＯＳ−ＦＥＴが活
用されている。これは、電圧駆動型の素子であるのでコ
ンピュータ制御に適していることや、主電流の高速スイ
ッチングが可能なので様々な波形を形成ができることか
ら、その利用範囲が拡大してきたことによる。また、こ
のような特徴を活かしてＩＧＢＴやＭＯＳ−サイリスタ
などの複合素子も開発・製品化されているが、これらの
半導体素子の基本的な製造方法は、縦型ＭＯＳ−ＦＥＴ
と同様である。
路等の主たる半導体素子として縦型ＭＯＳ−ＦＥＴが活
用されている。これは、電圧駆動型の素子であるのでコ
ンピュータ制御に適していることや、主電流の高速スイ
ッチングが可能なので様々な波形を形成ができることか
ら、その利用範囲が拡大してきたことによる。また、こ
のような特徴を活かしてＩＧＢＴやＭＯＳ−サイリスタ
などの複合素子も開発・製品化されているが、これらの
半導体素子の基本的な製造方法は、縦型ＭＯＳ−ＦＥＴ
と同様である。
【０００３】図２ (ａ) 〜 (ｅ) は、従来の縦型ＭＯＳ
−ＦＥＴの製造工程の一部を示す。ｎ形シリコン基板１
にゲート酸化膜２を熱酸化により形成し、続いて減圧Ｃ
ＶＤ装置等を用いてゲート電極となる多結晶Ｓｉ層３０
を積層する。次に、多結晶Ｓｉ層３０をゲート電極３に
加工するため、レジスト４の塗布、パターニングを行う
〔図２ (ａ) 〕。ここで露出した多結晶Ｓｉ層３０をド
ライエッチング法等により取り除く。残ったレジスト４
は、灰化し除去する。この状態でイオン注入装置を用い
て硼素を打ち込む。この時、硼素は多結晶Ｓｉ層３０を
除去した部分のシリコン基板１の表面にはゲート酸化膜
２を通して打ち込まれるが、他の部分ではゲート電極３
によって阻止される。このあと、１１５０℃程度の高温
熱処理を行うことで、打ち込まれた硼素がシリコン基板
１内部に拡散してｐ型の領域ｐウエル５が図２ (ｂ) に
示すように形成される。次に再度レジスト４を塗布し、
下層の多結晶Ｓｉ層３の配置にフォトマスクを合わせて
レジスト４のパターニングを行い、イオン注入のための
窓を開ける。設計上、ゲート電極３の縁部と開けた窓ま
でとの間のレジスト４の残し部分は左右対称でなければ
ならないが、フォトマスク製作上の誤差やゲート電極３
とフォトマスクの合わせ精度上の問題などから、必ずし
も左右対称とはならず、図２ (ｃ) に示すように若干ず
れている。この状態でイオン注入装置を用い、２回目の
硼素６１の注入を行う。レジスト４の灰化後再び高温熱
処理を行うと、２回目に注入された硼素６１を拡散源と
しての拡散により、ｐウエル５の内部に硼素濃度がより
高いｐ+ 領域５１が形成される〔図２ (ｄ) 〕。２回目
の硼素注入のドーズ量は、１回目より２桁程度多く、ま
た高温熱処理は、１１５０℃以下で行うのが通例であ
る。始めの高温熱処理を省き、この時同時に拡散を行う
ことも可能である。重要な点は、シリコン基板１の最表
面における硼素濃度が、最初の硼素注入によって決定さ
れる領域５と最初と２回目の足し合わせで決定される領
域５１とに分けられることである。次いで再び、レジス
ト塗布、パターニングを行い２回目の硼素注入の窓が在
った部分の一部をレジスト４で覆う。〔図２ (ｅ) 〕。
そして、ソース領域となるｎ+ 領域７を形成するため
に、イオン注入装置を用い砒素６２を注入する。ドーズ
量は１×１０15〜１×１０16／ｃｍ2 で、ゲート電極３
およびゲート電極とレジストの間のシリコン基板１の表
面に注入される。ｐウエル５形成時の最初の硼素注入と
この砒素注入は、いずれもゲート電極３の縁部を境界と
してシリコン基板１にイオン注入されるため、製造上の
ゆらぎの少ない所謂セルフアライン・プロセスとなる。
図２ (ｅ) の状態のあと、レジスト４を除去し砒素を活
性化するための熱処理を行い、次いで層間絶縁膜の積
層、コンタクトホールの形成、電極金属の蒸着、パター
ニングなど一連の工程があるが、ここでは省略した。図
２に示した断面構造は、二次元平面的にはストライプ状
もしくは円形あるいは方形セル状の単体として存在して
おり、この単体がシリコン基板１の平面上に複数配置さ
れ、ゲート電極３はゲート端子に、ｎ+ 領域７はソース
電極にそれぞれ１箇所ないし複数箇所で電気的に接続さ
れている。これらすべてを取り囲むような耐圧構造部、
シリコン基板１の裏面のドレイン電極が形成され、１個
の縦型ＭＯＳ−ＦＥＴとなる。
−ＦＥＴの製造工程の一部を示す。ｎ形シリコン基板１
にゲート酸化膜２を熱酸化により形成し、続いて減圧Ｃ
ＶＤ装置等を用いてゲート電極となる多結晶Ｓｉ層３０
を積層する。次に、多結晶Ｓｉ層３０をゲート電極３に
加工するため、レジスト４の塗布、パターニングを行う
〔図２ (ａ) 〕。ここで露出した多結晶Ｓｉ層３０をド
ライエッチング法等により取り除く。残ったレジスト４
は、灰化し除去する。この状態でイオン注入装置を用い
て硼素を打ち込む。この時、硼素は多結晶Ｓｉ層３０を
除去した部分のシリコン基板１の表面にはゲート酸化膜
２を通して打ち込まれるが、他の部分ではゲート電極３
によって阻止される。このあと、１１５０℃程度の高温
熱処理を行うことで、打ち込まれた硼素がシリコン基板
１内部に拡散してｐ型の領域ｐウエル５が図２ (ｂ) に
示すように形成される。次に再度レジスト４を塗布し、
下層の多結晶Ｓｉ層３の配置にフォトマスクを合わせて
レジスト４のパターニングを行い、イオン注入のための
窓を開ける。設計上、ゲート電極３の縁部と開けた窓ま
でとの間のレジスト４の残し部分は左右対称でなければ
ならないが、フォトマスク製作上の誤差やゲート電極３
とフォトマスクの合わせ精度上の問題などから、必ずし
も左右対称とはならず、図２ (ｃ) に示すように若干ず
れている。この状態でイオン注入装置を用い、２回目の
硼素６１の注入を行う。レジスト４の灰化後再び高温熱
処理を行うと、２回目に注入された硼素６１を拡散源と
しての拡散により、ｐウエル５の内部に硼素濃度がより
高いｐ+ 領域５１が形成される〔図２ (ｄ) 〕。２回目
の硼素注入のドーズ量は、１回目より２桁程度多く、ま
た高温熱処理は、１１５０℃以下で行うのが通例であ
る。始めの高温熱処理を省き、この時同時に拡散を行う
ことも可能である。重要な点は、シリコン基板１の最表
面における硼素濃度が、最初の硼素注入によって決定さ
れる領域５と最初と２回目の足し合わせで決定される領
域５１とに分けられることである。次いで再び、レジス
ト塗布、パターニングを行い２回目の硼素注入の窓が在
った部分の一部をレジスト４で覆う。〔図２ (ｅ) 〕。
そして、ソース領域となるｎ+ 領域７を形成するため
に、イオン注入装置を用い砒素６２を注入する。ドーズ
量は１×１０15〜１×１０16／ｃｍ2 で、ゲート電極３
およびゲート電極とレジストの間のシリコン基板１の表
面に注入される。ｐウエル５形成時の最初の硼素注入と
この砒素注入は、いずれもゲート電極３の縁部を境界と
してシリコン基板１にイオン注入されるため、製造上の
ゆらぎの少ない所謂セルフアライン・プロセスとなる。
図２ (ｅ) の状態のあと、レジスト４を除去し砒素を活
性化するための熱処理を行い、次いで層間絶縁膜の積
層、コンタクトホールの形成、電極金属の蒸着、パター
ニングなど一連の工程があるが、ここでは省略した。図
２に示した断面構造は、二次元平面的にはストライプ状
もしくは円形あるいは方形セル状の単体として存在して
おり、この単体がシリコン基板１の平面上に複数配置さ
れ、ゲート電極３はゲート端子に、ｎ+ 領域７はソース
電極にそれぞれ１箇所ないし複数箇所で電気的に接続さ
れている。これらすべてを取り囲むような耐圧構造部、
シリコン基板１の裏面のドレイン電極が形成され、１個
の縦型ＭＯＳ−ＦＥＴとなる。
【０００４】
【発明が解決しようとする課題】従来技術による縦型Ｍ
ＯＳ−ＦＥＴの製造方法では、図２ (ｃ) に示す２回目
の硼素注入がセルフアライン工程とならないため、どう
してもｐウエル５とｐ+領域５１がずれてしまい、非対
称になることを防げない。これまでは、ユニポーラ素子
であるＭＯＳ−ＦＥＴの電気特性を大きく決定する要因
では無いとして、設計上のマージンとしてこの非対称は
容認されてきた。しかしながら近年、ストライプ状ある
いはセル状の単体の微細化、ｎ基板１とｐ領域５の間に
内在するｐｎダイオードのフリーホイリングダイオード
としての電気回路上での積極的な活用、さらには前述し
たＩＧＢＴやＭＯＳ−サイリスタ等のバイポーラ動作を
含むＭＯＳデバイスの出現により、前記の非対称を無視
できなくなってきた。
ＯＳ−ＦＥＴの製造方法では、図２ (ｃ) に示す２回目
の硼素注入がセルフアライン工程とならないため、どう
してもｐウエル５とｐ+領域５１がずれてしまい、非対
称になることを防げない。これまでは、ユニポーラ素子
であるＭＯＳ−ＦＥＴの電気特性を大きく決定する要因
では無いとして、設計上のマージンとしてこの非対称は
容認されてきた。しかしながら近年、ストライプ状ある
いはセル状の単体の微細化、ｎ基板１とｐ領域５の間に
内在するｐｎダイオードのフリーホイリングダイオード
としての電気回路上での積極的な活用、さらには前述し
たＩＧＢＴやＭＯＳ−サイリスタ等のバイポーラ動作を
含むＭＯＳデバイスの出現により、前記の非対称を無視
できなくなってきた。
【０００５】この理由を、図３を用いて簡単に説明す
る。ｎチャネルＭＯＳ−ＦＥＴをフリーホイリングダイ
オードとして使用する場合は、ソース電極８に接続され
たソース端子Ｓを電源の＋極、ドレイン電極９に接続さ
れたドレイン端子Ｄを−極に接続する。また、ゲート電
極３に接続されたゲート端子Ｇにチャネルが開かないよ
うにバイアス電位を与えるとよい。ｐウエル５とシリコ
ン基板１からなるｐｎ接合は順バイアス状態なので、ｐ
ウエル５からシリコン基板１方向に電流が流れる。電流
は、電気抵抗の低い又は電界強度の高い経路を通って流
れるので、優れたダイオード特性を得るためには、ｐ+
領域５１を深く拡散し抵抗を出来るだけ低くしたい。し
かしながら、非対称性のため電気抵抗にも非対称が生
じ、図３に示すように電界強度の強いｐウエル５とｎ基
板１の間のｐｎ接合の曲率が大きい部分にｐ+ 領域５１
の近接した側で電流１０が集中し易くなり、返ってダイ
オード特性を低下させてしまう。また深い拡散の影響
は、表面の左右のＭＯＳチャネルの硼素濃度にも現れ、
閾値のバランスが崩れてしまう。例えば図２ (ｃ) にお
いて、ゲート電極３の縁部とレジスト４の窓の間の残し
幅を１μｍと設計しても、実際は±0.２μｍの誤差が生
じてしまう。最大の場合を想定した場合、レジスト残し
幅は、片側が0.８μｍでもう一方は1.２μｍとなる。深
さ方向と横方向の拡散距離の比を１：0.５と仮定する
と、この場合ＭＯＳ特性に影響を与えないｐ+領域５１
の拡散深さは、1.６μｍとなる。設計通りであれば2.０
μｍまで許され、この差はダイオードの順方向特性に十
分影響を与え、また微細化によりｐウエル５の深さが浅
くなるほど顕著になる。このように、ユニポーラ特性と
バイポーラ動作を最大限に発揮するためにはばらつきを
できるだけ抑える必要があるので、フォトマスクのあわ
せ精度の高い装置を導入しなければならない。しかし、
製造上の安定性は増すが、コストアップの問題やより一
層の微細化を求められると同様の問題が再び出てくるた
め、問題の解決にはならない。
る。ｎチャネルＭＯＳ−ＦＥＴをフリーホイリングダイ
オードとして使用する場合は、ソース電極８に接続され
たソース端子Ｓを電源の＋極、ドレイン電極９に接続さ
れたドレイン端子Ｄを−極に接続する。また、ゲート電
極３に接続されたゲート端子Ｇにチャネルが開かないよ
うにバイアス電位を与えるとよい。ｐウエル５とシリコ
ン基板１からなるｐｎ接合は順バイアス状態なので、ｐ
ウエル５からシリコン基板１方向に電流が流れる。電流
は、電気抵抗の低い又は電界強度の高い経路を通って流
れるので、優れたダイオード特性を得るためには、ｐ+
領域５１を深く拡散し抵抗を出来るだけ低くしたい。し
かしながら、非対称性のため電気抵抗にも非対称が生
じ、図３に示すように電界強度の強いｐウエル５とｎ基
板１の間のｐｎ接合の曲率が大きい部分にｐ+ 領域５１
の近接した側で電流１０が集中し易くなり、返ってダイ
オード特性を低下させてしまう。また深い拡散の影響
は、表面の左右のＭＯＳチャネルの硼素濃度にも現れ、
閾値のバランスが崩れてしまう。例えば図２ (ｃ) にお
いて、ゲート電極３の縁部とレジスト４の窓の間の残し
幅を１μｍと設計しても、実際は±0.２μｍの誤差が生
じてしまう。最大の場合を想定した場合、レジスト残し
幅は、片側が0.８μｍでもう一方は1.２μｍとなる。深
さ方向と横方向の拡散距離の比を１：0.５と仮定する
と、この場合ＭＯＳ特性に影響を与えないｐ+領域５１
の拡散深さは、1.６μｍとなる。設計通りであれば2.０
μｍまで許され、この差はダイオードの順方向特性に十
分影響を与え、また微細化によりｐウエル５の深さが浅
くなるほど顕著になる。このように、ユニポーラ特性と
バイポーラ動作を最大限に発揮するためにはばらつきを
できるだけ抑える必要があるので、フォトマスクのあわ
せ精度の高い装置を導入しなければならない。しかし、
製造上の安定性は増すが、コストアップの問題やより一
層の微細化を求められると同様の問題が再び出てくるた
め、問題の解決にはならない。
【０００６】本発明の目的は、上述の問題を解決し、バ
イポーラ動作のためのｐｎ接合を形成する領域と、その
領域の表面層に形成される高不純物濃度領域とをセルフ
アライン工程で形成し、かつユニポーラ動作のためのチ
ャネル領域をセルフアライン工程で形成する縦型ＭＯＳ
半導体素子の製造方法を提供することにある。
イポーラ動作のためのｐｎ接合を形成する領域と、その
領域の表面層に形成される高不純物濃度領域とをセルフ
アライン工程で形成し、かつユニポーラ動作のためのチ
ャネル領域をセルフアライン工程で形成する縦型ＭＯＳ
半導体素子の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体基体の第一導電形半導体層の表
面層に選択的に第一の第二導電形の領域を形成し、その
第一の第二導電形領域の表面層に選択的に第一の領域よ
り不純物濃度の高い第二の第二導電形領域を形成し、そ
の第一および第二の第二導電形領域の表面層に選択的に
形成した第一導電形のソース領域と第一導電形層の露出
部とにはさまれた部分の第二導電形の領域をチャネル領
域としてその上にゲート絶縁膜を介してゲート電極を設
ける縦型ＭＯＳ半導体素子の製造方法において、第一導
電形層の表面上に異なる材料からなる第一層、第二層を
順次積層する工程と、第一、第二両層共通に開けた開口
部から第一および第二の第二導電形領域を形成するため
の不純物をそれぞれ導入する工程と、前記開口部から実
質的に第一層のみエッチングするエッチング液を用いて
第二層の下で第一層を横方向にエッチングして前記両層
の開口部より広い開口部を第一層に形成したのち第二層
を除去し、ソース領域を形成するために不純物を第一層
の開口部の周縁に近い部分から導入する工程とを含むも
のとする。第一、第二両層に開口部を形成するためのマ
スク、ソース領域を形成するための不純物の導入領域を
第一層の開口部周縁より遠い位置で制約するマスクおよ
びゲート電極のパターニングに用いるマスクを半導体基
体上に形成した同一アライメントマークを規準として位
置合わせすると良い。半導体基体がシリコンよりなり、
第一層がシリコン酸化膜、第二層がシリコン窒化膜より
なることが有効である。その場合、シリコン酸化膜をエ
ッチングする液がふっ酸溶液であることが良い方法であ
る。
めに、本発明は、半導体基体の第一導電形半導体層の表
面層に選択的に第一の第二導電形の領域を形成し、その
第一の第二導電形領域の表面層に選択的に第一の領域よ
り不純物濃度の高い第二の第二導電形領域を形成し、そ
の第一および第二の第二導電形領域の表面層に選択的に
形成した第一導電形のソース領域と第一導電形層の露出
部とにはさまれた部分の第二導電形の領域をチャネル領
域としてその上にゲート絶縁膜を介してゲート電極を設
ける縦型ＭＯＳ半導体素子の製造方法において、第一導
電形層の表面上に異なる材料からなる第一層、第二層を
順次積層する工程と、第一、第二両層共通に開けた開口
部から第一および第二の第二導電形領域を形成するため
の不純物をそれぞれ導入する工程と、前記開口部から実
質的に第一層のみエッチングするエッチング液を用いて
第二層の下で第一層を横方向にエッチングして前記両層
の開口部より広い開口部を第一層に形成したのち第二層
を除去し、ソース領域を形成するために不純物を第一層
の開口部の周縁に近い部分から導入する工程とを含むも
のとする。第一、第二両層に開口部を形成するためのマ
スク、ソース領域を形成するための不純物の導入領域を
第一層の開口部周縁より遠い位置で制約するマスクおよ
びゲート電極のパターニングに用いるマスクを半導体基
体上に形成した同一アライメントマークを規準として位
置合わせすると良い。半導体基体がシリコンよりなり、
第一層がシリコン酸化膜、第二層がシリコン窒化膜より
なることが有効である。その場合、シリコン酸化膜をエ
ッチングする液がふっ酸溶液であることが良い方法であ
る。
【０００８】
【作用】従来、ゲート電極をマスクとして形成していた
第一の第二導電形領域と、レジストをマスクとして形成
していた第二の第二導電形領域を、積層した異なる材料
からなる第一層、第二層に共通に開けた開口部からの不
純物導入によりセルフアラインプロセスで形成する。一
方、従来はマスクにゲート電極を用いて第一の第二導電
形領域とセルフアラインプロセスで形成していたソース
領域の第二導電形領域の周縁に近い側は、横方向のエッ
チングで広げた第一層をマスクとして第二導電形領域に
対して実質的なセルフアラインプロセスで形成する。第
一、第二両層に開口部を形成するためのマスク、ソース
領域を形成するための不純物の導入領域を第一層の開口
部周縁より遠い位置で制約するマスクおよびゲート電極
のパターニングに用いるマスクの間にマスク合わせのず
れがあっても、チャネル領域の幅およびその不純物濃度
には影響がない。
第一の第二導電形領域と、レジストをマスクとして形成
していた第二の第二導電形領域を、積層した異なる材料
からなる第一層、第二層に共通に開けた開口部からの不
純物導入によりセルフアラインプロセスで形成する。一
方、従来はマスクにゲート電極を用いて第一の第二導電
形領域とセルフアラインプロセスで形成していたソース
領域の第二導電形領域の周縁に近い側は、横方向のエッ
チングで広げた第一層をマスクとして第二導電形領域に
対して実質的なセルフアラインプロセスで形成する。第
一、第二両層に開口部を形成するためのマスク、ソース
領域を形成するための不純物の導入領域を第一層の開口
部周縁より遠い位置で制約するマスクおよびゲート電極
のパターニングに用いるマスクの間にマスク合わせのず
れがあっても、チャネル領域の幅およびその不純物濃度
には影響がない。
【０００９】
【実施例】以下、図２、図３と共通の部分に同一の符号
を付した図を引用して本発明の実施例について述べる。
図１ (ａ) 〜 (ｆ) は本発明の一実施例の縦型ＭＯＳ−
ＦＥＴの製造工程を示す。まずｎ形シリコン基板の周辺
部の厚い酸化膜 (以下フィールド酸化膜) にフォトマス
クあわせのためのアライメントマークを形成する。この
シリコン基板１の表面に熱酸化によりスクリーン酸化膜
２１を形成し、続いて減圧ＣＶＤ装置を用いてシリコン
窒化膜２２を積層する。これらの膜の厚さは、後工程に
おけるイオン注入時の加速電圧にもよるが、ここではそ
れぞれ３０００Å、５０００Åとした。次に、レジスト
４を塗布し、あらかじめフィールド酸化膜に形成してあ
ったアライメントマークにあわせてパターニングを行
い、露出した部分のシリコン窒化膜２２を異方性ドライ
エッチング法により除去した。残りのレジスト４を灰化
して取り除くと、図１ (ａ) に示すようにイオン注入の
窓２３が形成される。この窓２３を通して１回目の硼素
イオン注入を行った。加速電圧は、スクリーン酸化膜２
を貫通するように１００ＫｅＶ程度で、ドーズ量は、３
〜１０×１０13／ｃｍ2 にした。続いて、高温熱処理に
より、注入した硼素をシリコン基板１１内部に拡散させ
た。次に２回目の硼素イオン注入を行った。加速電圧は
１００ＫｅＶ程度で、ドーズ量は１回目より２桁程度多
くした。再び高温熱処理を行うと、図１ (ｂ) に示すよ
うに硼素濃度が１回目の硼素イオン注入によって決まる
深さ５μｍのｐウエル５と、１回目と２回目のイオン注
入の足し合わせで決定される深さ1.５μｍのｐ+ 領域５
１が形成される。ｐ+ 領域５１にスクリーン酸化膜２１
の下に約0.７μｍ入り込んでいる。次いで、シリコン酸
化膜に比べてシリコン窒化膜のエッチング速度の遅いエ
ッチング液を用い、上述の窓２３からスクリーン酸化膜
２１のみをエッチングした。エッチング液としては、通
常用いられているバッファード弗酸でかまわない。この
エッチング液は、シリコン基板１とシリコン窒化膜２２
の間にはさまれたスクリーン酸化膜２１も等方的にエッ
チングするので、図１ (ｃ) のようにシリコン窒化膜２
２の側面から一定の距離、約１μｍの幅のスクリーン酸
化膜２１が除去される。横方向に除去される距離は、エ
ッチング時間で制御が可能であり、シリコン基板１表面
に露出するｐウエル５とｐ+ 領域５の境界を超えるまで
除去する。
を付した図を引用して本発明の実施例について述べる。
図１ (ａ) 〜 (ｆ) は本発明の一実施例の縦型ＭＯＳ−
ＦＥＴの製造工程を示す。まずｎ形シリコン基板の周辺
部の厚い酸化膜 (以下フィールド酸化膜) にフォトマス
クあわせのためのアライメントマークを形成する。この
シリコン基板１の表面に熱酸化によりスクリーン酸化膜
２１を形成し、続いて減圧ＣＶＤ装置を用いてシリコン
窒化膜２２を積層する。これらの膜の厚さは、後工程に
おけるイオン注入時の加速電圧にもよるが、ここではそ
れぞれ３０００Å、５０００Åとした。次に、レジスト
４を塗布し、あらかじめフィールド酸化膜に形成してあ
ったアライメントマークにあわせてパターニングを行
い、露出した部分のシリコン窒化膜２２を異方性ドライ
エッチング法により除去した。残りのレジスト４を灰化
して取り除くと、図１ (ａ) に示すようにイオン注入の
窓２３が形成される。この窓２３を通して１回目の硼素
イオン注入を行った。加速電圧は、スクリーン酸化膜２
を貫通するように１００ＫｅＶ程度で、ドーズ量は、３
〜１０×１０13／ｃｍ2 にした。続いて、高温熱処理に
より、注入した硼素をシリコン基板１１内部に拡散させ
た。次に２回目の硼素イオン注入を行った。加速電圧は
１００ＫｅＶ程度で、ドーズ量は１回目より２桁程度多
くした。再び高温熱処理を行うと、図１ (ｂ) に示すよ
うに硼素濃度が１回目の硼素イオン注入によって決まる
深さ５μｍのｐウエル５と、１回目と２回目のイオン注
入の足し合わせで決定される深さ1.５μｍのｐ+ 領域５
１が形成される。ｐ+ 領域５１にスクリーン酸化膜２１
の下に約0.７μｍ入り込んでいる。次いで、シリコン酸
化膜に比べてシリコン窒化膜のエッチング速度の遅いエ
ッチング液を用い、上述の窓２３からスクリーン酸化膜
２１のみをエッチングした。エッチング液としては、通
常用いられているバッファード弗酸でかまわない。この
エッチング液は、シリコン基板１とシリコン窒化膜２２
の間にはさまれたスクリーン酸化膜２１も等方的にエッ
チングするので、図１ (ｃ) のようにシリコン窒化膜２
２の側面から一定の距離、約１μｍの幅のスクリーン酸
化膜２１が除去される。横方向に除去される距離は、エ
ッチング時間で制御が可能であり、シリコン基板１表面
に露出するｐウエル５とｐ+ 領域５の境界を超えるまで
除去する。
【００１０】次に、シリコン窒化膜２２のみをウェット
エッチングにより除去する。このエッチングは、シリコ
ン基板１あるいはスクリーン酸化膜２１に影響を与えな
いように、例えば８５％Ｈ2 ＰＯ3 を１８０℃にボイル
させて用いるりん酸ボイルによって行うことがよい。続
いて、ｐ+ 領域５１への接触部分を確保するため、フィ
ールド酸化膜に形成したアライメントマークに合わせて
レジスト４のパターンをｐ+ 領域５１の上に形成する。
この状態で砒素のイオン注入を行う。加速電圧は、マス
ク材となるスクリーン酸化膜２１やレジスト４を砒素が
貫通しないように決定する。従って砒素は、スクリーン
酸化膜２１とレジスト４の間に露出したシリコン基板表
面に注入される〔図１ (ｄ) 〕。そして、レジスト４の
灰化およびスクリーン酸化膜２１のエッチングののち、
ソース領域７の砒素の活性化熱処理を行い、次に熱酸化
によりゲート酸化膜２を形成、その上に電圧ＣＶＤ装置
を用いて多結晶Ｓｉ層３０を積層する。このあと、フィ
ールド酸化膜に形成したアライメントマークに合わせて
多結晶Ｓｉ層３０のパターニングを行ってゲート電極３
を形成すると図１ (ｆ) の構造となる。
エッチングにより除去する。このエッチングは、シリコ
ン基板１あるいはスクリーン酸化膜２１に影響を与えな
いように、例えば８５％Ｈ2 ＰＯ3 を１８０℃にボイル
させて用いるりん酸ボイルによって行うことがよい。続
いて、ｐ+ 領域５１への接触部分を確保するため、フィ
ールド酸化膜に形成したアライメントマークに合わせて
レジスト４のパターンをｐ+ 領域５１の上に形成する。
この状態で砒素のイオン注入を行う。加速電圧は、マス
ク材となるスクリーン酸化膜２１やレジスト４を砒素が
貫通しないように決定する。従って砒素は、スクリーン
酸化膜２１とレジスト４の間に露出したシリコン基板表
面に注入される〔図１ (ｄ) 〕。そして、レジスト４の
灰化およびスクリーン酸化膜２１のエッチングののち、
ソース領域７の砒素の活性化熱処理を行い、次に熱酸化
によりゲート酸化膜２を形成、その上に電圧ＣＶＤ装置
を用いて多結晶Ｓｉ層３０を積層する。このあと、フィ
ールド酸化膜に形成したアライメントマークに合わせて
多結晶Ｓｉ層３０のパターニングを行ってゲート電極３
を形成すると図１ (ｆ) の構造となる。
【００１１】以上の工程のうち、予めフィールド酸化膜
に形成したアライメントマークは図１ (ａ) の工程で積
層されるシリコン窒化膜２に覆われているため、図１
(ｄ)あるいは図１ (ｆ) の工程でシリコン基板上部にレ
ジストパターンを形成するために用いるフォトマスクの
あわせ精度が悪くなるおそれがある。これによりｐウエ
ル５、ｐ+ 領域５１とソース領域７あるいはゲート電極
３とのずれが生ずるおそれがある。これは、多結晶Ｓｉ
層３０に開けられる窓の開口幅が広い場合には問題にな
らない程度であるが、例えばこの幅が１０μｍ以下とな
ると素子特性に影響が出てくる。これを防ぐためには、
図１ (ｃ) の工程でスクリーン酸化膜２１に窓を開ける
際、フィールド酸化膜に形成したアライメントマークを
覆うシリコン窒化膜にアライメントマークのパターニン
グを施すとよい。この新たに形成したアライメントマー
クに対して図１ (ｄ) において砒素イオン注入時のマス
クとしてのレジストパターニングや、図１ (ｆ) におい
て多結晶Ｓｉ層のエッチングのマスクとしてのレジスト
パターニングのためのフォトマスクを合わせることによ
り、より微細な素子でも本発明の効果を発揮できる。
に形成したアライメントマークは図１ (ａ) の工程で積
層されるシリコン窒化膜２に覆われているため、図１
(ｄ)あるいは図１ (ｆ) の工程でシリコン基板上部にレ
ジストパターンを形成するために用いるフォトマスクの
あわせ精度が悪くなるおそれがある。これによりｐウエ
ル５、ｐ+ 領域５１とソース領域７あるいはゲート電極
３とのずれが生ずるおそれがある。これは、多結晶Ｓｉ
層３０に開けられる窓の開口幅が広い場合には問題にな
らない程度であるが、例えばこの幅が１０μｍ以下とな
ると素子特性に影響が出てくる。これを防ぐためには、
図１ (ｃ) の工程でスクリーン酸化膜２１に窓を開ける
際、フィールド酸化膜に形成したアライメントマークを
覆うシリコン窒化膜にアライメントマークのパターニン
グを施すとよい。この新たに形成したアライメントマー
クに対して図１ (ｄ) において砒素イオン注入時のマス
クとしてのレジストパターニングや、図１ (ｆ) におい
て多結晶Ｓｉ層のエッチングのマスクとしてのレジスト
パターニングのためのフォトマスクを合わせることによ
り、より微細な素子でも本発明の効果を発揮できる。
【００１２】図１ (ｆ) につづく工程は、ゲート電極３
を基準として従来と同様に行われる。本発明の効果をデ
バイス特性上で確認するため、ＭＯＳ−ＦＥＴに内蔵さ
れたフリーホイリングダイオードの順方向の電圧降下と
ｐ+ 領域５１形成のための２回目の硼素注入後の熱処理
時間の関係を調べた。図４のグラフの○印および×印
は、それぞれ本発明によるものと従来方法によるもの測
定値で、素子の活性領域の面積は同じであり、電流は熱
処理の効果が顕著に現れ、十分に電導度変調が起こって
いる大きさを選んで一定とした。各素子のｐｎ接合の形
が、最終的に同じになるように、１回目の硼素注入後の
熱処理時間を調整した。２回目の硼素侵入後の熱処理工
程は、７００℃で炉入れし、一定の温度上昇速度で１１
００℃まで昇温し、一定時間保持する。その後一定の温
度降下速度で７００℃まで冷却し、炉から取り出す。図
４に示した熱処理時間とは１１００℃に保持した時間で
あり、０分でも不純物の活性化のためのアニール処理は
十分に受けている。
を基準として従来と同様に行われる。本発明の効果をデ
バイス特性上で確認するため、ＭＯＳ−ＦＥＴに内蔵さ
れたフリーホイリングダイオードの順方向の電圧降下と
ｐ+ 領域５１形成のための２回目の硼素注入後の熱処理
時間の関係を調べた。図４のグラフの○印および×印
は、それぞれ本発明によるものと従来方法によるもの測
定値で、素子の活性領域の面積は同じであり、電流は熱
処理の効果が顕著に現れ、十分に電導度変調が起こって
いる大きさを選んで一定とした。各素子のｐｎ接合の形
が、最終的に同じになるように、１回目の硼素注入後の
熱処理時間を調整した。２回目の硼素侵入後の熱処理工
程は、７００℃で炉入れし、一定の温度上昇速度で１１
００℃まで昇温し、一定時間保持する。その後一定の温
度降下速度で７００℃まで冷却し、炉から取り出す。図
４に示した熱処理時間とは１１００℃に保持した時間で
あり、０分でも不純物の活性化のためのアニール処理は
十分に受けている。
【００１３】０分から２０分までは、本発明の従来法で
は顕著な差が認められない。３０分から９０分の間で電
圧降下の低下に差がみられ、その後は両素子とも電圧降
下が一定の値となっている。熱処理時間の短い領域で
は、ダイオード特性はｐウエル５とｎ形シリコン基板１
からなるｐｎ接合で決定されているので、違いは見られ
ない。従来方法による素子の方が先に電圧降下の低下が
観測される。電流・電圧特性波形から詳しく観ると、電
流立ち上がりの部分は殆ど変わらないが、観測電流値に
おける電流・電圧特性の傾きが、従来方法による素子の
ほうが急峻であることがわかった。このことは、電流集
中が起こりやすい構造を持つ従来方法による素子では、
早めに十分な電導度変調が起こらなければならないから
であり、一端電導度変調が起こればデバイス構造の依存
性は受けにくくなるので、電圧降下が一定の値に落ち着
くのも早い。一方これに対し、本発明による素子では素
子内部を均一に電流が流れることが可能で、同じ電流を
ながすために電導度変調の度合いは小さくてよいので、
図４に示す結果になったと推測できる。上記結果を裏付
けるために、大きなパルス電流を繰り返し印加し素子の
発熱の様子を赤外線カメラで観察した。この結果からも
従来方法による素子では、温度分布にばらつきがある
が、本発明による素子では改善されており、バイポーラ
素子の電流集中による熱破壊が起こり難くなったことが
判かった。
は顕著な差が認められない。３０分から９０分の間で電
圧降下の低下に差がみられ、その後は両素子とも電圧降
下が一定の値となっている。熱処理時間の短い領域で
は、ダイオード特性はｐウエル５とｎ形シリコン基板１
からなるｐｎ接合で決定されているので、違いは見られ
ない。従来方法による素子の方が先に電圧降下の低下が
観測される。電流・電圧特性波形から詳しく観ると、電
流立ち上がりの部分は殆ど変わらないが、観測電流値に
おける電流・電圧特性の傾きが、従来方法による素子の
ほうが急峻であることがわかった。このことは、電流集
中が起こりやすい構造を持つ従来方法による素子では、
早めに十分な電導度変調が起こらなければならないから
であり、一端電導度変調が起こればデバイス構造の依存
性は受けにくくなるので、電圧降下が一定の値に落ち着
くのも早い。一方これに対し、本発明による素子では素
子内部を均一に電流が流れることが可能で、同じ電流を
ながすために電導度変調の度合いは小さくてよいので、
図４に示す結果になったと推測できる。上記結果を裏付
けるために、大きなパルス電流を繰り返し印加し素子の
発熱の様子を赤外線カメラで観察した。この結果からも
従来方法による素子では、温度分布にばらつきがある
が、本発明による素子では改善されており、バイポーラ
素子の電流集中による熱破壊が起こり難くなったことが
判かった。
【００１４】
【発明の効果】本発明によれば、バイポーラ動作のため
のｐｎ接合を形成するための領域とその表面層の高不純
物濃度領域との不純物導入のマスクを異なる材料からな
る２層で形成し、ＭＯＳ動作のために表面部に形成する
ソース領域を、２層のうちの下層のみをエッチングして
前記マスクより広い開口部をもつマスクを外郭として形
成することにより、フォトマスクの位置合わせを必要と
しない擬似的なセルフアラインプロセスにより特性を左
右する領域を形成して縦型ＭＯＳ半導体素子を製造する
ことが可能になった。
のｐｎ接合を形成するための領域とその表面層の高不純
物濃度領域との不純物導入のマスクを異なる材料からな
る２層で形成し、ＭＯＳ動作のために表面部に形成する
ソース領域を、２層のうちの下層のみをエッチングして
前記マスクより広い開口部をもつマスクを外郭として形
成することにより、フォトマスクの位置合わせを必要と
しない擬似的なセルフアラインプロセスにより特性を左
右する領域を形成して縦型ＭＯＳ半導体素子を製造する
ことが可能になった。
【図１】本発明の一実施例の縦型ＭＯＳ−ＦＥＴの製造
工程の要部を (ａ) ないし (ｆ) の順に示す断面図
工程の要部を (ａ) ないし (ｆ) の順に示す断面図
【図２】従来の縦型ＭＯＳ−ＦＥＴの製造工程の要部を
(ａ) ないし (ｅ) の順に示す断面図
(ａ) ないし (ｅ) の順に示す断面図
【図３】従来の製造方法による縦型ＭＯＳ−ＦＥＴの欠
点を示す断面図
点を示す断面図
【図４】本発明の実施例の製造方法および従来の製造方
法による縦型ＭＯＳＦＥＴの順方向電圧降下とｐ+ 領域
形成のための熱処理時間との関係線図
法による縦型ＭＯＳＦＥＴの順方向電圧降下とｐ+ 領域
形成のための熱処理時間との関係線図
１ ｎ形シリコン基板 ２ ゲート酸化膜 ２１ スクリーン酸化膜 ２２ シリコン窒化膜 ２３ 窓 ３ ゲート電極 ３０ 多結晶Ｓｉ層 ４ レジスト ５ ｐウエル ５１ ｐ+ 領域 ７ ソース領域
Claims (4)
- 【請求項１】半導体基体の第一導電形半導体層の表面層
に選択的に第一の第二導電形領域を形成し、その第一の
第二導電形領域の表面層に選択的に第一の領域より不純
物濃度の高い第二の第二導電形領域を形成し、その第一
および第二の第二導電形領域の表面層に選択的に形成し
た第一導電形のソース領域と第一導電形層の露出部とに
はさまれた部分の第二導電形の領域をチャネル領域とし
てその上にゲート絶縁膜を介してゲート電極を設ける縦
型ＭＯＳ半導体素子の製造方法において、第一導電形層
の表面上に異なる材料からなる第一層、第二層を順次積
層する工程と、第一、第二両層共通に開けた開口部から
第一および第二の第二導電形領域を形成するための不純
物をそれぞれ導入する工程と、前記開口部から実質的に
第一層のみエッチングするエッチング液を用いて第二層
の下で第一層を横方向にエッチングして前記両層の開口
部より広い開口部を第一層に形成したのち第二層を除去
し、ソース領域を形成するために不純物を第一層の開口
部の一部分から導入する工程とを含むことを特徴とする
縦型ＭＯＳ半導体素子の製造方法。 - 【請求項２】第一、第二両層に開口部を形成するための
マスク、ソース領域を形成するための不純物の導入領域
を第一層の開口部の周縁より遠い位置で制約するマスク
およびゲート電極のパターニングに用いるマスクを半導
体基体上に形成した同一アライメントマークを規準とし
て位置合わせする請求項１記載の縦型ＭＯＳ半導体素子
の製造方法。 - 【請求項３】半導体基体がシリコンよりなり、第一層が
シリコン酸化膜、第二層がシリコン窒化膜よりなる請求
項１あるいは２記載の縦型ＭＯＳ半導体素子の製造方
法。 - 【請求項４】シリコン酸化膜をエッチングする液がふっ
酸溶液である請求項３記載の縦型ＭＯＳ半導体素子の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22118394A JPH0888232A (ja) | 1994-09-16 | 1994-09-16 | 縦型ｍｏｓ半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22118394A JPH0888232A (ja) | 1994-09-16 | 1994-09-16 | 縦型ｍｏｓ半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888232A true JPH0888232A (ja) | 1996-04-02 |
Family
ID=16762785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22118394A Pending JPH0888232A (ja) | 1994-09-16 | 1994-09-16 | 縦型ｍｏｓ半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888232A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100256830B1 (ko) * | 1996-05-09 | 2000-05-15 | 클라크 3세 존 엠. | 평탄화된 필드 분리 영역 형성 방법 |
| JP2002299620A (ja) * | 2001-03-30 | 2002-10-11 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2007134666A (ja) * | 2005-10-13 | 2007-05-31 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| CN108493113A (zh) * | 2018-03-30 | 2018-09-04 | 北京时代民芯科技有限公司 | 一种低电阻抗辐照vdmos芯片的制造方法 |
-
1994
- 1994-09-16 JP JP22118394A patent/JPH0888232A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100256830B1 (ko) * | 1996-05-09 | 2000-05-15 | 클라크 3세 존 엠. | 평탄화된 필드 분리 영역 형성 방법 |
| JP2002299620A (ja) * | 2001-03-30 | 2002-10-11 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2007134666A (ja) * | 2005-10-13 | 2007-05-31 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| CN108493113A (zh) * | 2018-03-30 | 2018-09-04 | 北京时代民芯科技有限公司 | 一种低电阻抗辐照vdmos芯片的制造方法 |
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