JPH0888232A - 縦型mos半導体素子の製造方法 - Google Patents
縦型mos半導体素子の製造方法Info
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- JPH0888232A JPH0888232A JP22118394A JP22118394A JPH0888232A JP H0888232 A JPH0888232 A JP H0888232A JP 22118394 A JP22118394 A JP 22118394A JP 22118394 A JP22118394 A JP 22118394A JP H0888232 A JPH0888232 A JP H0888232A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】例えばn形の基板の表面層へのp領域の形成
と、そのp領域の表面層のp+ 領域の形成と、チャネル
領域を限定するn形ソース領域の形成とをセルフアライ
メントプロセスで行う。 【構成】p領域およびp+ 領域の形成のための不純物導
入をシリコン酸化膜と窒化膜の2層に共通に開けた開口
部を通じて行い、ソース領域の形成のための不純物導入
を下層の酸化膜のみを横方向にエッチングして広げた開
口部を通じて行う。
と、そのp領域の表面層のp+ 領域の形成と、チャネル
領域を限定するn形ソース領域の形成とをセルフアライ
メントプロセスで行う。 【構成】p領域およびp+ 領域の形成のための不純物導
入をシリコン酸化膜と窒化膜の2層に共通に開けた開口
部を通じて行い、ソース領域の形成のための不純物導入
を下層の酸化膜のみを横方向にエッチングして広げた開
口部を通じて行う。
Description
【0001】
【産業上の利用分野】本発明は、主電流が主として半導
体基体主面に対して垂直方向に流れる縦型MOS半導体
素子の製造方法に関する。
体基体主面に対して垂直方向に流れる縦型MOS半導体
素子の製造方法に関する。
【0002】
【従来の技術】現在、スイッチング電源や大電流駆動回
路等の主たる半導体素子として縦型MOS−FETが活
用されている。これは、電圧駆動型の素子であるのでコ
ンピュータ制御に適していることや、主電流の高速スイ
ッチングが可能なので様々な波形を形成ができることか
ら、その利用範囲が拡大してきたことによる。また、こ
のような特徴を活かしてIGBTやMOS−サイリスタ
などの複合素子も開発・製品化されているが、これらの
半導体素子の基本的な製造方法は、縦型MOS−FET
と同様である。
路等の主たる半導体素子として縦型MOS−FETが活
用されている。これは、電圧駆動型の素子であるのでコ
ンピュータ制御に適していることや、主電流の高速スイ
ッチングが可能なので様々な波形を形成ができることか
ら、その利用範囲が拡大してきたことによる。また、こ
のような特徴を活かしてIGBTやMOS−サイリスタ
などの複合素子も開発・製品化されているが、これらの
半導体素子の基本的な製造方法は、縦型MOS−FET
と同様である。
【0003】図2 (a) 〜 (e) は、従来の縦型MOS
−FETの製造工程の一部を示す。n形シリコン基板1
にゲート酸化膜2を熱酸化により形成し、続いて減圧C
VD装置等を用いてゲート電極となる多結晶Si層30
を積層する。次に、多結晶Si層30をゲート電極3に
加工するため、レジスト4の塗布、パターニングを行う
〔図2 (a) 〕。ここで露出した多結晶Si層30をド
ライエッチング法等により取り除く。残ったレジスト4
は、灰化し除去する。この状態でイオン注入装置を用い
て硼素を打ち込む。この時、硼素は多結晶Si層30を
除去した部分のシリコン基板1の表面にはゲート酸化膜
2を通して打ち込まれるが、他の部分ではゲート電極3
によって阻止される。このあと、1150℃程度の高温
熱処理を行うことで、打ち込まれた硼素がシリコン基板
1内部に拡散してp型の領域pウエル5が図2 (b) に
示すように形成される。次に再度レジスト4を塗布し、
下層の多結晶Si層3の配置にフォトマスクを合わせて
レジスト4のパターニングを行い、イオン注入のための
窓を開ける。設計上、ゲート電極3の縁部と開けた窓ま
でとの間のレジスト4の残し部分は左右対称でなければ
ならないが、フォトマスク製作上の誤差やゲート電極3
とフォトマスクの合わせ精度上の問題などから、必ずし
も左右対称とはならず、図2 (c) に示すように若干ず
れている。この状態でイオン注入装置を用い、2回目の
硼素61の注入を行う。レジスト4の灰化後再び高温熱
処理を行うと、2回目に注入された硼素61を拡散源と
しての拡散により、pウエル5の内部に硼素濃度がより
高いp+ 領域51が形成される〔図2 (d) 〕。2回目
の硼素注入のドーズ量は、1回目より2桁程度多く、ま
た高温熱処理は、1150℃以下で行うのが通例であ
る。始めの高温熱処理を省き、この時同時に拡散を行う
ことも可能である。重要な点は、シリコン基板1の最表
面における硼素濃度が、最初の硼素注入によって決定さ
れる領域5と最初と2回目の足し合わせで決定される領
域51とに分けられることである。次いで再び、レジス
ト塗布、パターニングを行い2回目の硼素注入の窓が在
った部分の一部をレジスト4で覆う。〔図2 (e) 〕。
そして、ソース領域となるn+ 領域7を形成するため
に、イオン注入装置を用い砒素62を注入する。ドーズ
量は1×1015〜1×1016/cm2 で、ゲート電極3
およびゲート電極とレジストの間のシリコン基板1の表
面に注入される。pウエル5形成時の最初の硼素注入と
この砒素注入は、いずれもゲート電極3の縁部を境界と
してシリコン基板1にイオン注入されるため、製造上の
ゆらぎの少ない所謂セルフアライン・プロセスとなる。
図2 (e) の状態のあと、レジスト4を除去し砒素を活
性化するための熱処理を行い、次いで層間絶縁膜の積
層、コンタクトホールの形成、電極金属の蒸着、パター
ニングなど一連の工程があるが、ここでは省略した。図
2に示した断面構造は、二次元平面的にはストライプ状
もしくは円形あるいは方形セル状の単体として存在して
おり、この単体がシリコン基板1の平面上に複数配置さ
れ、ゲート電極3はゲート端子に、n+ 領域7はソース
電極にそれぞれ1箇所ないし複数箇所で電気的に接続さ
れている。これらすべてを取り囲むような耐圧構造部、
シリコン基板1の裏面のドレイン電極が形成され、1個
の縦型MOS−FETとなる。
−FETの製造工程の一部を示す。n形シリコン基板1
にゲート酸化膜2を熱酸化により形成し、続いて減圧C
VD装置等を用いてゲート電極となる多結晶Si層30
を積層する。次に、多結晶Si層30をゲート電極3に
加工するため、レジスト4の塗布、パターニングを行う
〔図2 (a) 〕。ここで露出した多結晶Si層30をド
ライエッチング法等により取り除く。残ったレジスト4
は、灰化し除去する。この状態でイオン注入装置を用い
て硼素を打ち込む。この時、硼素は多結晶Si層30を
除去した部分のシリコン基板1の表面にはゲート酸化膜
2を通して打ち込まれるが、他の部分ではゲート電極3
によって阻止される。このあと、1150℃程度の高温
熱処理を行うことで、打ち込まれた硼素がシリコン基板
1内部に拡散してp型の領域pウエル5が図2 (b) に
示すように形成される。次に再度レジスト4を塗布し、
下層の多結晶Si層3の配置にフォトマスクを合わせて
レジスト4のパターニングを行い、イオン注入のための
窓を開ける。設計上、ゲート電極3の縁部と開けた窓ま
でとの間のレジスト4の残し部分は左右対称でなければ
ならないが、フォトマスク製作上の誤差やゲート電極3
とフォトマスクの合わせ精度上の問題などから、必ずし
も左右対称とはならず、図2 (c) に示すように若干ず
れている。この状態でイオン注入装置を用い、2回目の
硼素61の注入を行う。レジスト4の灰化後再び高温熱
処理を行うと、2回目に注入された硼素61を拡散源と
しての拡散により、pウエル5の内部に硼素濃度がより
高いp+ 領域51が形成される〔図2 (d) 〕。2回目
の硼素注入のドーズ量は、1回目より2桁程度多く、ま
た高温熱処理は、1150℃以下で行うのが通例であ
る。始めの高温熱処理を省き、この時同時に拡散を行う
ことも可能である。重要な点は、シリコン基板1の最表
面における硼素濃度が、最初の硼素注入によって決定さ
れる領域5と最初と2回目の足し合わせで決定される領
域51とに分けられることである。次いで再び、レジス
ト塗布、パターニングを行い2回目の硼素注入の窓が在
った部分の一部をレジスト4で覆う。〔図2 (e) 〕。
そして、ソース領域となるn+ 領域7を形成するため
に、イオン注入装置を用い砒素62を注入する。ドーズ
量は1×1015〜1×1016/cm2 で、ゲート電極3
およびゲート電極とレジストの間のシリコン基板1の表
面に注入される。pウエル5形成時の最初の硼素注入と
この砒素注入は、いずれもゲート電極3の縁部を境界と
してシリコン基板1にイオン注入されるため、製造上の
ゆらぎの少ない所謂セルフアライン・プロセスとなる。
図2 (e) の状態のあと、レジスト4を除去し砒素を活
性化するための熱処理を行い、次いで層間絶縁膜の積
層、コンタクトホールの形成、電極金属の蒸着、パター
ニングなど一連の工程があるが、ここでは省略した。図
2に示した断面構造は、二次元平面的にはストライプ状
もしくは円形あるいは方形セル状の単体として存在して
おり、この単体がシリコン基板1の平面上に複数配置さ
れ、ゲート電極3はゲート端子に、n+ 領域7はソース
電極にそれぞれ1箇所ないし複数箇所で電気的に接続さ
れている。これらすべてを取り囲むような耐圧構造部、
シリコン基板1の裏面のドレイン電極が形成され、1個
の縦型MOS−FETとなる。
【0004】
【発明が解決しようとする課題】従来技術による縦型M
OS−FETの製造方法では、図2 (c) に示す2回目
の硼素注入がセルフアライン工程とならないため、どう
してもpウエル5とp+領域51がずれてしまい、非対
称になることを防げない。これまでは、ユニポーラ素子
であるMOS−FETの電気特性を大きく決定する要因
では無いとして、設計上のマージンとしてこの非対称は
容認されてきた。しかしながら近年、ストライプ状ある
いはセル状の単体の微細化、n基板1とp領域5の間に
内在するpnダイオードのフリーホイリングダイオード
としての電気回路上での積極的な活用、さらには前述し
たIGBTやMOS−サイリスタ等のバイポーラ動作を
含むMOSデバイスの出現により、前記の非対称を無視
できなくなってきた。
OS−FETの製造方法では、図2 (c) に示す2回目
の硼素注入がセルフアライン工程とならないため、どう
してもpウエル5とp+領域51がずれてしまい、非対
称になることを防げない。これまでは、ユニポーラ素子
であるMOS−FETの電気特性を大きく決定する要因
では無いとして、設計上のマージンとしてこの非対称は
容認されてきた。しかしながら近年、ストライプ状ある
いはセル状の単体の微細化、n基板1とp領域5の間に
内在するpnダイオードのフリーホイリングダイオード
としての電気回路上での積極的な活用、さらには前述し
たIGBTやMOS−サイリスタ等のバイポーラ動作を
含むMOSデバイスの出現により、前記の非対称を無視
できなくなってきた。
【0005】この理由を、図3を用いて簡単に説明す
る。nチャネルMOS−FETをフリーホイリングダイ
オードとして使用する場合は、ソース電極8に接続され
たソース端子Sを電源の+極、ドレイン電極9に接続さ
れたドレイン端子Dを−極に接続する。また、ゲート電
極3に接続されたゲート端子Gにチャネルが開かないよ
うにバイアス電位を与えるとよい。pウエル5とシリコ
ン基板1からなるpn接合は順バイアス状態なので、p
ウエル5からシリコン基板1方向に電流が流れる。電流
は、電気抵抗の低い又は電界強度の高い経路を通って流
れるので、優れたダイオード特性を得るためには、p+
領域51を深く拡散し抵抗を出来るだけ低くしたい。し
かしながら、非対称性のため電気抵抗にも非対称が生
じ、図3に示すように電界強度の強いpウエル5とn基
板1の間のpn接合の曲率が大きい部分にp+ 領域51
の近接した側で電流10が集中し易くなり、返ってダイ
オード特性を低下させてしまう。また深い拡散の影響
は、表面の左右のMOSチャネルの硼素濃度にも現れ、
閾値のバランスが崩れてしまう。例えば図2 (c) にお
いて、ゲート電極3の縁部とレジスト4の窓の間の残し
幅を1μmと設計しても、実際は±0.2μmの誤差が生
じてしまう。最大の場合を想定した場合、レジスト残し
幅は、片側が0.8μmでもう一方は1.2μmとなる。深
さ方向と横方向の拡散距離の比を1:0.5と仮定する
と、この場合MOS特性に影響を与えないp+領域51
の拡散深さは、1.6μmとなる。設計通りであれば2.0
μmまで許され、この差はダイオードの順方向特性に十
分影響を与え、また微細化によりpウエル5の深さが浅
くなるほど顕著になる。このように、ユニポーラ特性と
バイポーラ動作を最大限に発揮するためにはばらつきを
できるだけ抑える必要があるので、フォトマスクのあわ
せ精度の高い装置を導入しなければならない。しかし、
製造上の安定性は増すが、コストアップの問題やより一
層の微細化を求められると同様の問題が再び出てくるた
め、問題の解決にはならない。
る。nチャネルMOS−FETをフリーホイリングダイ
オードとして使用する場合は、ソース電極8に接続され
たソース端子Sを電源の+極、ドレイン電極9に接続さ
れたドレイン端子Dを−極に接続する。また、ゲート電
極3に接続されたゲート端子Gにチャネルが開かないよ
うにバイアス電位を与えるとよい。pウエル5とシリコ
ン基板1からなるpn接合は順バイアス状態なので、p
ウエル5からシリコン基板1方向に電流が流れる。電流
は、電気抵抗の低い又は電界強度の高い経路を通って流
れるので、優れたダイオード特性を得るためには、p+
領域51を深く拡散し抵抗を出来るだけ低くしたい。し
かしながら、非対称性のため電気抵抗にも非対称が生
じ、図3に示すように電界強度の強いpウエル5とn基
板1の間のpn接合の曲率が大きい部分にp+ 領域51
の近接した側で電流10が集中し易くなり、返ってダイ
オード特性を低下させてしまう。また深い拡散の影響
は、表面の左右のMOSチャネルの硼素濃度にも現れ、
閾値のバランスが崩れてしまう。例えば図2 (c) にお
いて、ゲート電極3の縁部とレジスト4の窓の間の残し
幅を1μmと設計しても、実際は±0.2μmの誤差が生
じてしまう。最大の場合を想定した場合、レジスト残し
幅は、片側が0.8μmでもう一方は1.2μmとなる。深
さ方向と横方向の拡散距離の比を1:0.5と仮定する
と、この場合MOS特性に影響を与えないp+領域51
の拡散深さは、1.6μmとなる。設計通りであれば2.0
μmまで許され、この差はダイオードの順方向特性に十
分影響を与え、また微細化によりpウエル5の深さが浅
くなるほど顕著になる。このように、ユニポーラ特性と
バイポーラ動作を最大限に発揮するためにはばらつきを
できるだけ抑える必要があるので、フォトマスクのあわ
せ精度の高い装置を導入しなければならない。しかし、
製造上の安定性は増すが、コストアップの問題やより一
層の微細化を求められると同様の問題が再び出てくるた
め、問題の解決にはならない。
【0006】本発明の目的は、上述の問題を解決し、バ
イポーラ動作のためのpn接合を形成する領域と、その
領域の表面層に形成される高不純物濃度領域とをセルフ
アライン工程で形成し、かつユニポーラ動作のためのチ
ャネル領域をセルフアライン工程で形成する縦型MOS
半導体素子の製造方法を提供することにある。
イポーラ動作のためのpn接合を形成する領域と、その
領域の表面層に形成される高不純物濃度領域とをセルフ
アライン工程で形成し、かつユニポーラ動作のためのチ
ャネル領域をセルフアライン工程で形成する縦型MOS
半導体素子の製造方法を提供することにある。
【0007】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体基体の第一導電形半導体層の表
面層に選択的に第一の第二導電形の領域を形成し、その
第一の第二導電形領域の表面層に選択的に第一の領域よ
り不純物濃度の高い第二の第二導電形領域を形成し、そ
の第一および第二の第二導電形領域の表面層に選択的に
形成した第一導電形のソース領域と第一導電形層の露出
部とにはさまれた部分の第二導電形の領域をチャネル領
域としてその上にゲート絶縁膜を介してゲート電極を設
ける縦型MOS半導体素子の製造方法において、第一導
電形層の表面上に異なる材料からなる第一層、第二層を
順次積層する工程と、第一、第二両層共通に開けた開口
部から第一および第二の第二導電形領域を形成するため
の不純物をそれぞれ導入する工程と、前記開口部から実
質的に第一層のみエッチングするエッチング液を用いて
第二層の下で第一層を横方向にエッチングして前記両層
の開口部より広い開口部を第一層に形成したのち第二層
を除去し、ソース領域を形成するために不純物を第一層
の開口部の周縁に近い部分から導入する工程とを含むも
のとする。第一、第二両層に開口部を形成するためのマ
スク、ソース領域を形成するための不純物の導入領域を
第一層の開口部周縁より遠い位置で制約するマスクおよ
びゲート電極のパターニングに用いるマスクを半導体基
体上に形成した同一アライメントマークを規準として位
置合わせすると良い。半導体基体がシリコンよりなり、
第一層がシリコン酸化膜、第二層がシリコン窒化膜より
なることが有効である。その場合、シリコン酸化膜をエ
ッチングする液がふっ酸溶液であることが良い方法であ
る。
めに、本発明は、半導体基体の第一導電形半導体層の表
面層に選択的に第一の第二導電形の領域を形成し、その
第一の第二導電形領域の表面層に選択的に第一の領域よ
り不純物濃度の高い第二の第二導電形領域を形成し、そ
の第一および第二の第二導電形領域の表面層に選択的に
形成した第一導電形のソース領域と第一導電形層の露出
部とにはさまれた部分の第二導電形の領域をチャネル領
域としてその上にゲート絶縁膜を介してゲート電極を設
ける縦型MOS半導体素子の製造方法において、第一導
電形層の表面上に異なる材料からなる第一層、第二層を
順次積層する工程と、第一、第二両層共通に開けた開口
部から第一および第二の第二導電形領域を形成するため
の不純物をそれぞれ導入する工程と、前記開口部から実
質的に第一層のみエッチングするエッチング液を用いて
第二層の下で第一層を横方向にエッチングして前記両層
の開口部より広い開口部を第一層に形成したのち第二層
を除去し、ソース領域を形成するために不純物を第一層
の開口部の周縁に近い部分から導入する工程とを含むも
のとする。第一、第二両層に開口部を形成するためのマ
スク、ソース領域を形成するための不純物の導入領域を
第一層の開口部周縁より遠い位置で制約するマスクおよ
びゲート電極のパターニングに用いるマスクを半導体基
体上に形成した同一アライメントマークを規準として位
置合わせすると良い。半導体基体がシリコンよりなり、
第一層がシリコン酸化膜、第二層がシリコン窒化膜より
なることが有効である。その場合、シリコン酸化膜をエ
ッチングする液がふっ酸溶液であることが良い方法であ
る。
【0008】
【作用】従来、ゲート電極をマスクとして形成していた
第一の第二導電形領域と、レジストをマスクとして形成
していた第二の第二導電形領域を、積層した異なる材料
からなる第一層、第二層に共通に開けた開口部からの不
純物導入によりセルフアラインプロセスで形成する。一
方、従来はマスクにゲート電極を用いて第一の第二導電
形領域とセルフアラインプロセスで形成していたソース
領域の第二導電形領域の周縁に近い側は、横方向のエッ
チングで広げた第一層をマスクとして第二導電形領域に
対して実質的なセルフアラインプロセスで形成する。第
一、第二両層に開口部を形成するためのマスク、ソース
領域を形成するための不純物の導入領域を第一層の開口
部周縁より遠い位置で制約するマスクおよびゲート電極
のパターニングに用いるマスクの間にマスク合わせのず
れがあっても、チャネル領域の幅およびその不純物濃度
には影響がない。
第一の第二導電形領域と、レジストをマスクとして形成
していた第二の第二導電形領域を、積層した異なる材料
からなる第一層、第二層に共通に開けた開口部からの不
純物導入によりセルフアラインプロセスで形成する。一
方、従来はマスクにゲート電極を用いて第一の第二導電
形領域とセルフアラインプロセスで形成していたソース
領域の第二導電形領域の周縁に近い側は、横方向のエッ
チングで広げた第一層をマスクとして第二導電形領域に
対して実質的なセルフアラインプロセスで形成する。第
一、第二両層に開口部を形成するためのマスク、ソース
領域を形成するための不純物の導入領域を第一層の開口
部周縁より遠い位置で制約するマスクおよびゲート電極
のパターニングに用いるマスクの間にマスク合わせのず
れがあっても、チャネル領域の幅およびその不純物濃度
には影響がない。
【0009】
【実施例】以下、図2、図3と共通の部分に同一の符号
を付した図を引用して本発明の実施例について述べる。
図1 (a) 〜 (f) は本発明の一実施例の縦型MOS−
FETの製造工程を示す。まずn形シリコン基板の周辺
部の厚い酸化膜 (以下フィールド酸化膜) にフォトマス
クあわせのためのアライメントマークを形成する。この
シリコン基板1の表面に熱酸化によりスクリーン酸化膜
21を形成し、続いて減圧CVD装置を用いてシリコン
窒化膜22を積層する。これらの膜の厚さは、後工程に
おけるイオン注入時の加速電圧にもよるが、ここではそ
れぞれ3000Å、5000Åとした。次に、レジスト
4を塗布し、あらかじめフィールド酸化膜に形成してあ
ったアライメントマークにあわせてパターニングを行
い、露出した部分のシリコン窒化膜22を異方性ドライ
エッチング法により除去した。残りのレジスト4を灰化
して取り除くと、図1 (a) に示すようにイオン注入の
窓23が形成される。この窓23を通して1回目の硼素
イオン注入を行った。加速電圧は、スクリーン酸化膜2
を貫通するように100KeV程度で、ドーズ量は、3
〜10×1013/cm2 にした。続いて、高温熱処理に
より、注入した硼素をシリコン基板11内部に拡散させ
た。次に2回目の硼素イオン注入を行った。加速電圧は
100KeV程度で、ドーズ量は1回目より2桁程度多
くした。再び高温熱処理を行うと、図1 (b) に示すよ
うに硼素濃度が1回目の硼素イオン注入によって決まる
深さ5μmのpウエル5と、1回目と2回目のイオン注
入の足し合わせで決定される深さ1.5μmのp+ 領域5
1が形成される。p+ 領域51にスクリーン酸化膜21
の下に約0.7μm入り込んでいる。次いで、シリコン酸
化膜に比べてシリコン窒化膜のエッチング速度の遅いエ
ッチング液を用い、上述の窓23からスクリーン酸化膜
21のみをエッチングした。エッチング液としては、通
常用いられているバッファード弗酸でかまわない。この
エッチング液は、シリコン基板1とシリコン窒化膜22
の間にはさまれたスクリーン酸化膜21も等方的にエッ
チングするので、図1 (c) のようにシリコン窒化膜2
2の側面から一定の距離、約1μmの幅のスクリーン酸
化膜21が除去される。横方向に除去される距離は、エ
ッチング時間で制御が可能であり、シリコン基板1表面
に露出するpウエル5とp+ 領域5の境界を超えるまで
除去する。
を付した図を引用して本発明の実施例について述べる。
図1 (a) 〜 (f) は本発明の一実施例の縦型MOS−
FETの製造工程を示す。まずn形シリコン基板の周辺
部の厚い酸化膜 (以下フィールド酸化膜) にフォトマス
クあわせのためのアライメントマークを形成する。この
シリコン基板1の表面に熱酸化によりスクリーン酸化膜
21を形成し、続いて減圧CVD装置を用いてシリコン
窒化膜22を積層する。これらの膜の厚さは、後工程に
おけるイオン注入時の加速電圧にもよるが、ここではそ
れぞれ3000Å、5000Åとした。次に、レジスト
4を塗布し、あらかじめフィールド酸化膜に形成してあ
ったアライメントマークにあわせてパターニングを行
い、露出した部分のシリコン窒化膜22を異方性ドライ
エッチング法により除去した。残りのレジスト4を灰化
して取り除くと、図1 (a) に示すようにイオン注入の
窓23が形成される。この窓23を通して1回目の硼素
イオン注入を行った。加速電圧は、スクリーン酸化膜2
を貫通するように100KeV程度で、ドーズ量は、3
〜10×1013/cm2 にした。続いて、高温熱処理に
より、注入した硼素をシリコン基板11内部に拡散させ
た。次に2回目の硼素イオン注入を行った。加速電圧は
100KeV程度で、ドーズ量は1回目より2桁程度多
くした。再び高温熱処理を行うと、図1 (b) に示すよ
うに硼素濃度が1回目の硼素イオン注入によって決まる
深さ5μmのpウエル5と、1回目と2回目のイオン注
入の足し合わせで決定される深さ1.5μmのp+ 領域5
1が形成される。p+ 領域51にスクリーン酸化膜21
の下に約0.7μm入り込んでいる。次いで、シリコン酸
化膜に比べてシリコン窒化膜のエッチング速度の遅いエ
ッチング液を用い、上述の窓23からスクリーン酸化膜
21のみをエッチングした。エッチング液としては、通
常用いられているバッファード弗酸でかまわない。この
エッチング液は、シリコン基板1とシリコン窒化膜22
の間にはさまれたスクリーン酸化膜21も等方的にエッ
チングするので、図1 (c) のようにシリコン窒化膜2
2の側面から一定の距離、約1μmの幅のスクリーン酸
化膜21が除去される。横方向に除去される距離は、エ
ッチング時間で制御が可能であり、シリコン基板1表面
に露出するpウエル5とp+ 領域5の境界を超えるまで
除去する。
【0010】次に、シリコン窒化膜22のみをウェット
エッチングにより除去する。このエッチングは、シリコ
ン基板1あるいはスクリーン酸化膜21に影響を与えな
いように、例えば85%H2 PO3 を180℃にボイル
させて用いるりん酸ボイルによって行うことがよい。続
いて、p+ 領域51への接触部分を確保するため、フィ
ールド酸化膜に形成したアライメントマークに合わせて
レジスト4のパターンをp+ 領域51の上に形成する。
この状態で砒素のイオン注入を行う。加速電圧は、マス
ク材となるスクリーン酸化膜21やレジスト4を砒素が
貫通しないように決定する。従って砒素は、スクリーン
酸化膜21とレジスト4の間に露出したシリコン基板表
面に注入される〔図1 (d) 〕。そして、レジスト4の
灰化およびスクリーン酸化膜21のエッチングののち、
ソース領域7の砒素の活性化熱処理を行い、次に熱酸化
によりゲート酸化膜2を形成、その上に電圧CVD装置
を用いて多結晶Si層30を積層する。このあと、フィ
ールド酸化膜に形成したアライメントマークに合わせて
多結晶Si層30のパターニングを行ってゲート電極3
を形成すると図1 (f) の構造となる。
エッチングにより除去する。このエッチングは、シリコ
ン基板1あるいはスクリーン酸化膜21に影響を与えな
いように、例えば85%H2 PO3 を180℃にボイル
させて用いるりん酸ボイルによって行うことがよい。続
いて、p+ 領域51への接触部分を確保するため、フィ
ールド酸化膜に形成したアライメントマークに合わせて
レジスト4のパターンをp+ 領域51の上に形成する。
この状態で砒素のイオン注入を行う。加速電圧は、マス
ク材となるスクリーン酸化膜21やレジスト4を砒素が
貫通しないように決定する。従って砒素は、スクリーン
酸化膜21とレジスト4の間に露出したシリコン基板表
面に注入される〔図1 (d) 〕。そして、レジスト4の
灰化およびスクリーン酸化膜21のエッチングののち、
ソース領域7の砒素の活性化熱処理を行い、次に熱酸化
によりゲート酸化膜2を形成、その上に電圧CVD装置
を用いて多結晶Si層30を積層する。このあと、フィ
ールド酸化膜に形成したアライメントマークに合わせて
多結晶Si層30のパターニングを行ってゲート電極3
を形成すると図1 (f) の構造となる。
【0011】以上の工程のうち、予めフィールド酸化膜
に形成したアライメントマークは図1 (a) の工程で積
層されるシリコン窒化膜2に覆われているため、図1
(d)あるいは図1 (f) の工程でシリコン基板上部にレ
ジストパターンを形成するために用いるフォトマスクの
あわせ精度が悪くなるおそれがある。これによりpウエ
ル5、p+ 領域51とソース領域7あるいはゲート電極
3とのずれが生ずるおそれがある。これは、多結晶Si
層30に開けられる窓の開口幅が広い場合には問題にな
らない程度であるが、例えばこの幅が10μm以下とな
ると素子特性に影響が出てくる。これを防ぐためには、
図1 (c) の工程でスクリーン酸化膜21に窓を開ける
際、フィールド酸化膜に形成したアライメントマークを
覆うシリコン窒化膜にアライメントマークのパターニン
グを施すとよい。この新たに形成したアライメントマー
クに対して図1 (d) において砒素イオン注入時のマス
クとしてのレジストパターニングや、図1 (f) におい
て多結晶Si層のエッチングのマスクとしてのレジスト
パターニングのためのフォトマスクを合わせることによ
り、より微細な素子でも本発明の効果を発揮できる。
に形成したアライメントマークは図1 (a) の工程で積
層されるシリコン窒化膜2に覆われているため、図1
(d)あるいは図1 (f) の工程でシリコン基板上部にレ
ジストパターンを形成するために用いるフォトマスクの
あわせ精度が悪くなるおそれがある。これによりpウエ
ル5、p+ 領域51とソース領域7あるいはゲート電極
3とのずれが生ずるおそれがある。これは、多結晶Si
層30に開けられる窓の開口幅が広い場合には問題にな
らない程度であるが、例えばこの幅が10μm以下とな
ると素子特性に影響が出てくる。これを防ぐためには、
図1 (c) の工程でスクリーン酸化膜21に窓を開ける
際、フィールド酸化膜に形成したアライメントマークを
覆うシリコン窒化膜にアライメントマークのパターニン
グを施すとよい。この新たに形成したアライメントマー
クに対して図1 (d) において砒素イオン注入時のマス
クとしてのレジストパターニングや、図1 (f) におい
て多結晶Si層のエッチングのマスクとしてのレジスト
パターニングのためのフォトマスクを合わせることによ
り、より微細な素子でも本発明の効果を発揮できる。
【0012】図1 (f) につづく工程は、ゲート電極3
を基準として従来と同様に行われる。本発明の効果をデ
バイス特性上で確認するため、MOS−FETに内蔵さ
れたフリーホイリングダイオードの順方向の電圧降下と
p+ 領域51形成のための2回目の硼素注入後の熱処理
時間の関係を調べた。図4のグラフの○印および×印
は、それぞれ本発明によるものと従来方法によるもの測
定値で、素子の活性領域の面積は同じであり、電流は熱
処理の効果が顕著に現れ、十分に電導度変調が起こって
いる大きさを選んで一定とした。各素子のpn接合の形
が、最終的に同じになるように、1回目の硼素注入後の
熱処理時間を調整した。2回目の硼素侵入後の熱処理工
程は、700℃で炉入れし、一定の温度上昇速度で11
00℃まで昇温し、一定時間保持する。その後一定の温
度降下速度で700℃まで冷却し、炉から取り出す。図
4に示した熱処理時間とは1100℃に保持した時間で
あり、0分でも不純物の活性化のためのアニール処理は
十分に受けている。
を基準として従来と同様に行われる。本発明の効果をデ
バイス特性上で確認するため、MOS−FETに内蔵さ
れたフリーホイリングダイオードの順方向の電圧降下と
p+ 領域51形成のための2回目の硼素注入後の熱処理
時間の関係を調べた。図4のグラフの○印および×印
は、それぞれ本発明によるものと従来方法によるもの測
定値で、素子の活性領域の面積は同じであり、電流は熱
処理の効果が顕著に現れ、十分に電導度変調が起こって
いる大きさを選んで一定とした。各素子のpn接合の形
が、最終的に同じになるように、1回目の硼素注入後の
熱処理時間を調整した。2回目の硼素侵入後の熱処理工
程は、700℃で炉入れし、一定の温度上昇速度で11
00℃まで昇温し、一定時間保持する。その後一定の温
度降下速度で700℃まで冷却し、炉から取り出す。図
4に示した熱処理時間とは1100℃に保持した時間で
あり、0分でも不純物の活性化のためのアニール処理は
十分に受けている。
【0013】0分から20分までは、本発明の従来法で
は顕著な差が認められない。30分から90分の間で電
圧降下の低下に差がみられ、その後は両素子とも電圧降
下が一定の値となっている。熱処理時間の短い領域で
は、ダイオード特性はpウエル5とn形シリコン基板1
からなるpn接合で決定されているので、違いは見られ
ない。従来方法による素子の方が先に電圧降下の低下が
観測される。電流・電圧特性波形から詳しく観ると、電
流立ち上がりの部分は殆ど変わらないが、観測電流値に
おける電流・電圧特性の傾きが、従来方法による素子の
ほうが急峻であることがわかった。このことは、電流集
中が起こりやすい構造を持つ従来方法による素子では、
早めに十分な電導度変調が起こらなければならないから
であり、一端電導度変調が起こればデバイス構造の依存
性は受けにくくなるので、電圧降下が一定の値に落ち着
くのも早い。一方これに対し、本発明による素子では素
子内部を均一に電流が流れることが可能で、同じ電流を
ながすために電導度変調の度合いは小さくてよいので、
図4に示す結果になったと推測できる。上記結果を裏付
けるために、大きなパルス電流を繰り返し印加し素子の
発熱の様子を赤外線カメラで観察した。この結果からも
従来方法による素子では、温度分布にばらつきがある
が、本発明による素子では改善されており、バイポーラ
素子の電流集中による熱破壊が起こり難くなったことが
判かった。
は顕著な差が認められない。30分から90分の間で電
圧降下の低下に差がみられ、その後は両素子とも電圧降
下が一定の値となっている。熱処理時間の短い領域で
は、ダイオード特性はpウエル5とn形シリコン基板1
からなるpn接合で決定されているので、違いは見られ
ない。従来方法による素子の方が先に電圧降下の低下が
観測される。電流・電圧特性波形から詳しく観ると、電
流立ち上がりの部分は殆ど変わらないが、観測電流値に
おける電流・電圧特性の傾きが、従来方法による素子の
ほうが急峻であることがわかった。このことは、電流集
中が起こりやすい構造を持つ従来方法による素子では、
早めに十分な電導度変調が起こらなければならないから
であり、一端電導度変調が起こればデバイス構造の依存
性は受けにくくなるので、電圧降下が一定の値に落ち着
くのも早い。一方これに対し、本発明による素子では素
子内部を均一に電流が流れることが可能で、同じ電流を
ながすために電導度変調の度合いは小さくてよいので、
図4に示す結果になったと推測できる。上記結果を裏付
けるために、大きなパルス電流を繰り返し印加し素子の
発熱の様子を赤外線カメラで観察した。この結果からも
従来方法による素子では、温度分布にばらつきがある
が、本発明による素子では改善されており、バイポーラ
素子の電流集中による熱破壊が起こり難くなったことが
判かった。
【0014】
【発明の効果】本発明によれば、バイポーラ動作のため
のpn接合を形成するための領域とその表面層の高不純
物濃度領域との不純物導入のマスクを異なる材料からな
る2層で形成し、MOS動作のために表面部に形成する
ソース領域を、2層のうちの下層のみをエッチングして
前記マスクより広い開口部をもつマスクを外郭として形
成することにより、フォトマスクの位置合わせを必要と
しない擬似的なセルフアラインプロセスにより特性を左
右する領域を形成して縦型MOS半導体素子を製造する
ことが可能になった。
のpn接合を形成するための領域とその表面層の高不純
物濃度領域との不純物導入のマスクを異なる材料からな
る2層で形成し、MOS動作のために表面部に形成する
ソース領域を、2層のうちの下層のみをエッチングして
前記マスクより広い開口部をもつマスクを外郭として形
成することにより、フォトマスクの位置合わせを必要と
しない擬似的なセルフアラインプロセスにより特性を左
右する領域を形成して縦型MOS半導体素子を製造する
ことが可能になった。
【図1】本発明の一実施例の縦型MOS−FETの製造
工程の要部を (a) ないし (f) の順に示す断面図
工程の要部を (a) ないし (f) の順に示す断面図
【図2】従来の縦型MOS−FETの製造工程の要部を
(a) ないし (e) の順に示す断面図
(a) ないし (e) の順に示す断面図
【図3】従来の製造方法による縦型MOS−FETの欠
点を示す断面図
点を示す断面図
【図4】本発明の実施例の製造方法および従来の製造方
法による縦型MOSFETの順方向電圧降下とp+ 領域
形成のための熱処理時間との関係線図
法による縦型MOSFETの順方向電圧降下とp+ 領域
形成のための熱処理時間との関係線図
1 n形シリコン基板 2 ゲート酸化膜 21 スクリーン酸化膜 22 シリコン窒化膜 23 窓 3 ゲート電極 30 多結晶Si層 4 レジスト 5 pウエル 51 p+ 領域 7 ソース領域
Claims (4)
- 【請求項1】半導体基体の第一導電形半導体層の表面層
に選択的に第一の第二導電形領域を形成し、その第一の
第二導電形領域の表面層に選択的に第一の領域より不純
物濃度の高い第二の第二導電形領域を形成し、その第一
および第二の第二導電形領域の表面層に選択的に形成し
た第一導電形のソース領域と第一導電形層の露出部とに
はさまれた部分の第二導電形の領域をチャネル領域とし
てその上にゲート絶縁膜を介してゲート電極を設ける縦
型MOS半導体素子の製造方法において、第一導電形層
の表面上に異なる材料からなる第一層、第二層を順次積
層する工程と、第一、第二両層共通に開けた開口部から
第一および第二の第二導電形領域を形成するための不純
物をそれぞれ導入する工程と、前記開口部から実質的に
第一層のみエッチングするエッチング液を用いて第二層
の下で第一層を横方向にエッチングして前記両層の開口
部より広い開口部を第一層に形成したのち第二層を除去
し、ソース領域を形成するために不純物を第一層の開口
部の一部分から導入する工程とを含むことを特徴とする
縦型MOS半導体素子の製造方法。 - 【請求項2】第一、第二両層に開口部を形成するための
マスク、ソース領域を形成するための不純物の導入領域
を第一層の開口部の周縁より遠い位置で制約するマスク
およびゲート電極のパターニングに用いるマスクを半導
体基体上に形成した同一アライメントマークを規準とし
て位置合わせする請求項1記載の縦型MOS半導体素子
の製造方法。 - 【請求項3】半導体基体がシリコンよりなり、第一層が
シリコン酸化膜、第二層がシリコン窒化膜よりなる請求
項1あるいは2記載の縦型MOS半導体素子の製造方
法。 - 【請求項4】シリコン酸化膜をエッチングする液がふっ
酸溶液である請求項3記載の縦型MOS半導体素子の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22118394A JPH0888232A (ja) | 1994-09-16 | 1994-09-16 | 縦型mos半導体素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22118394A JPH0888232A (ja) | 1994-09-16 | 1994-09-16 | 縦型mos半導体素子の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0888232A true JPH0888232A (ja) | 1996-04-02 |
Family
ID=16762785
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22118394A Pending JPH0888232A (ja) | 1994-09-16 | 1994-09-16 | 縦型mos半導体素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0888232A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100256830B1 (ko) * | 1996-05-09 | 2000-05-15 | 클라크 3세 존 엠. | 평탄화된 필드 분리 영역 형성 방법 |
JP2002299620A (ja) * | 2001-03-30 | 2002-10-11 | Denso Corp | 炭化珪素半導体装置の製造方法 |
JP2007134666A (ja) * | 2005-10-13 | 2007-05-31 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
CN108493113A (zh) * | 2018-03-30 | 2018-09-04 | 北京时代民芯科技有限公司 | 一种低电阻抗辐照vdmos芯片的制造方法 |
-
1994
- 1994-09-16 JP JP22118394A patent/JPH0888232A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100256830B1 (ko) * | 1996-05-09 | 2000-05-15 | 클라크 3세 존 엠. | 평탄화된 필드 분리 영역 형성 방법 |
JP2002299620A (ja) * | 2001-03-30 | 2002-10-11 | Denso Corp | 炭化珪素半導体装置の製造方法 |
JP2007134666A (ja) * | 2005-10-13 | 2007-05-31 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
CN108493113A (zh) * | 2018-03-30 | 2018-09-04 | 北京时代民芯科技有限公司 | 一种低电阻抗辐照vdmos芯片的制造方法 |
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