JPH10233503A - 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法 - Google Patents
炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法Info
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- JPH10233503A JPH10233503A JP9036080A JP3608097A JPH10233503A JP H10233503 A JPH10233503 A JP H10233503A JP 9036080 A JP9036080 A JP 9036080A JP 3608097 A JP3608097 A JP 3608097A JP H10233503 A JPH10233503 A JP H10233503A
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Abstract
(57)【要約】
【課題】ＳｉＣを用いた縦型ＭＯＳＦＥＴの高耐圧化を
図る。 【解決手段】幅の広いマスク３６ａを使用した燐イオン
３４ａの選択的なイオン注入の後、より幅の狭いマスク
３６ｂを使用したほう素イオン３３ａの選択的なイオン
注入をおこない、マスク３６ｂを除去し熱処理してｐベ
ース領域３３およびｎソース領域３４を形成する。その
後熱酸化によりゲート酸化膜３５を形成し、多結晶シリ
コンのゲート電極層３６を形成する。チャネル領域４０
の長さと、ｐベース領域３３の厚さとをそれぞれ独立に
設計でき、例えばチャネル領域でのパンチスルーが避け
られる高耐圧に適する構造とすることができる。特に、
スペーサを利用する方法により、チャネル領域の長さが
精度よく形成され、安定した特性が歩留まりよく得られ
る。
図る。 【解決手段】幅の広いマスク３６ａを使用した燐イオン
３４ａの選択的なイオン注入の後、より幅の狭いマスク
３６ｂを使用したほう素イオン３３ａの選択的なイオン
注入をおこない、マスク３６ｂを除去し熱処理してｐベ
ース領域３３およびｎソース領域３４を形成する。その
後熱酸化によりゲート酸化膜３５を形成し、多結晶シリ
コンのゲート電極層３６を形成する。チャネル領域４０
の長さと、ｐベース領域３３の厚さとをそれぞれ独立に
設計でき、例えばチャネル領域でのパンチスルーが避け
られる高耐圧に適する構造とすることができる。特に、
スペーサを利用する方法により、チャネル領域の長さが
精度よく形成され、安定した特性が歩留まりよく得られ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体材料として
炭化けい素を用いた、電力用半導体素子、特にＭＯＳ型
のゲートをもつ縦型ＭＯＳＦＥＴおよび、その製造方法
に関する。
炭化けい素を用いた、電力用半導体素子、特にＭＯＳ型
のゲートをもつ縦型ＭＯＳＦＥＴおよび、その製造方法
に関する。
【０００２】
【従来の技術】炭化けい素（以下ＳｉＣと記す）は、バ
ンドギャップが広く、また最大絶縁電界がシリコン（以
下Ｓｉと記す）と比較して一桁も大きいことから、次世
代の電力用半導体素子への応用が期待されている材料で
ある。これまでに、ショットキーダイオード、縦形ＭＯ
ＳＦＥＴ、サイリスタなどの素子が試作され、その特性
から従来のＳｉと比較して非常に特性が良好なことが確
認されている。本発明は、その中で縦形ＭＯＳＦＥＴに
かかわるものである。
ンドギャップが広く、また最大絶縁電界がシリコン（以
下Ｓｉと記す）と比較して一桁も大きいことから、次世
代の電力用半導体素子への応用が期待されている材料で
ある。これまでに、ショットキーダイオード、縦形ＭＯ
ＳＦＥＴ、サイリスタなどの素子が試作され、その特性
から従来のＳｉと比較して非常に特性が良好なことが確
認されている。本発明は、その中で縦形ＭＯＳＦＥＴに
かかわるものである。
【０００３】図７はＳｉを用いた電力用半導体素子で、
もっとも普及したプレーナ型の縦形ＭＯＳＦＥＴの単位
セルの部分断面図である。ゲート絶縁膜５上のゲート電
極層６に電圧を印加することによって、ゲート電極層６
直下のｐベース領域３の表面部分にチャネル１０が誘起
され、ｎソース領域４とｎドリフト層２とが電気的に短
絡される。その結果ｎドリフト層２の下のｎ+ サブスト
レート１の裏面に設けられたドレイン電極８から、ｎソ
ース領域４表面上に設けられたソース電極７へと電流を
流すことが可能となる。また、ゲート電極層６に印加さ
れた電圧を取り去ることによって、ドレイン電極８とソ
ース電極７との間は電気的に絶縁されて、スイッチング
機能を示すことになる。
もっとも普及したプレーナ型の縦形ＭＯＳＦＥＴの単位
セルの部分断面図である。ゲート絶縁膜５上のゲート電
極層６に電圧を印加することによって、ゲート電極層６
直下のｐベース領域３の表面部分にチャネル１０が誘起
され、ｎソース領域４とｎドリフト層２とが電気的に短
絡される。その結果ｎドリフト層２の下のｎ+ サブスト
レート１の裏面に設けられたドレイン電極８から、ｎソ
ース領域４表面上に設けられたソース電極７へと電流を
流すことが可能となる。また、ゲート電極層６に印加さ
れた電圧を取り去ることによって、ドレイン電極８とソ
ース電極７との間は電気的に絶縁されて、スイッチング
機能を示すことになる。
【０００４】このような構造を実現するウェハプロセス
のフローを図９（ａ）ないし（ｆ）に工程順の部分断面
図で示した。ここでは全工程ではなく、特に本発明にか
かわる接合形成工程部分についてのみ、記載した。先
ず、ｎ+ サブストレート１上にエピタキシャル成長した
高抵抗のｎドリフト層２の表面に、熱酸化により酸化け
い素膜（以下ＳｉＯ2 膜と記す）のゲート絶縁膜５を形
成し、その後多結晶シリコン層６ａを堆積する［図９
（ａ）］。
のフローを図９（ａ）ないし（ｆ）に工程順の部分断面
図で示した。ここでは全工程ではなく、特に本発明にか
かわる接合形成工程部分についてのみ、記載した。先
ず、ｎ+ サブストレート１上にエピタキシャル成長した
高抵抗のｎドリフト層２の表面に、熱酸化により酸化け
い素膜（以下ＳｉＯ2 膜と記す）のゲート絶縁膜５を形
成し、その後多結晶シリコン層６ａを堆積する［図９
（ａ）］。
【０００５】次に、多結晶シリコン層６ａをフォトリソ
グラフィによりパターン形成し、ゲート電極層６とする
［同図（ｂ）］。次いで、ｐ型不純物の、例えばほう素
イオン３ａをイオン注入し［同図（ｃ）］、注入された
ほう素原子３ｂを熱処理によって活性化させるとともに
拡散させてｐベース領域３を形成する［同図（ｄ）］。
グラフィによりパターン形成し、ゲート電極層６とする
［同図（ｂ）］。次いで、ｐ型不純物の、例えばほう素
イオン３ａをイオン注入し［同図（ｃ）］、注入された
ほう素原子３ｂを熱処理によって活性化させるとともに
拡散させてｐベース領域３を形成する［同図（ｄ）］。
【０００６】更に、ｎ型不純物の例えば燐イオン４ａを
注入し［同図（ｅ）］、注入された燐原子４ｂを熱処理
によって活性化させるとともに拡散させてｎソース領域
４を形成する［同図（ｆ）］。図示しないが、その後、
減圧ＣＶＤ法により燐ガラスを堆積して絶縁膜とし、そ
の絶縁膜に窓を開け、ｎソース領域４に接触するソース
電極を設ける。同時にゲート電極層６に接触するゲート
電極を設け、また、ｎ+ サブストレートの裏面にドレイ
ン電極を設ける。
注入し［同図（ｅ）］、注入された燐原子４ｂを熱処理
によって活性化させるとともに拡散させてｎソース領域
４を形成する［同図（ｆ）］。図示しないが、その後、
減圧ＣＶＤ法により燐ガラスを堆積して絶縁膜とし、そ
の絶縁膜に窓を開け、ｎソース領域４に接触するソース
電極を設ける。同時にゲート電極層６に接触するゲート
電極を設け、また、ｎ+ サブストレートの裏面にドレイ
ン電極を設ける。
【０００７】上記の工程でもっとも重要であるのは、ｐ
型のほう素イオン３ａおよびｎ型の燐イオン４ａのイオ
ン注入工程において、その前の工程でパターン形成した
ゲート電極層６がイオン注入の際のマスクとなってお
り、両者が同一のマスクにより打ち込まれ、その後熱拡
散していることである。そのため、この構造を二重拡散
ＭＯＳ(D-MOS) 構造と呼んでいる。このことによって、
ＭＯＳＦＥＴの特性を左右するチャネル領域１０の長さ
が、非常に精密に制御可能で、歩留まり良くＭＯＳＦＥ
Ｔを作ることができる。
型のほう素イオン３ａおよびｎ型の燐イオン４ａのイオ
ン注入工程において、その前の工程でパターン形成した
ゲート電極層６がイオン注入の際のマスクとなってお
り、両者が同一のマスクにより打ち込まれ、その後熱拡
散していることである。そのため、この構造を二重拡散
ＭＯＳ(D-MOS) 構造と呼んでいる。このことによって、
ＭＯＳＦＥＴの特性を左右するチャネル領域１０の長さ
が、非常に精密に制御可能で、歩留まり良くＭＯＳＦＥ
Ｔを作ることができる。
【０００８】以上のプロセスは、Ｓｉ半導体でもっとも
普及している方法であるが、残念ながらＳｉＣにそのま
ま適用することのできないプロセスである。その理由
は、ＳｉＣではイオン注入した不純物の活性化率が悪
く、これを向上させるために、１０００℃以上でのイオ
ン注入、また１６００℃以上での活性化熱処理が必要な
こと、およびイオン注入した不純物の拡散がほとんど起
きないことである。
普及している方法であるが、残念ながらＳｉＣにそのま
ま適用することのできないプロセスである。その理由
は、ＳｉＣではイオン注入した不純物の活性化率が悪
く、これを向上させるために、１０００℃以上でのイオ
ン注入、また１６００℃以上での活性化熱処理が必要な
こと、およびイオン注入した不純物の拡散がほとんど起
きないことである。
【０００９】通常ゲート絶縁膜としてはＳｉＯ2 膜が、
ゲート電極としては多結晶シリコンが使用されるが、Ｓ
ｉＯ2 膜は１３００℃以上で軟化し、また多結晶シリコ
ンは融点が１４１２℃である。従って、図９（ａ）〜
（ｆ）のように、ゲート絶縁膜５やゲート電極層６を形
成した後に、このような高温の熱処理は実施できないこ
とになる。
ゲート電極としては多結晶シリコンが使用されるが、Ｓ
ｉＯ2 膜は１３００℃以上で軟化し、また多結晶シリコ
ンは融点が１４１２℃である。従って、図９（ａ）〜
（ｆ）のように、ゲート絶縁膜５やゲート電極層６を形
成した後に、このような高温の熱処理は実施できないこ
とになる。
【００１０】これを回避するためにＳｉＣではトレンチ
型ＭＯＳＦＥＴが試作されている。図１０はトレンチ型
ＭＯＳＦＥＴの単位セルの部分断面図である。この構造
ではｐベース層１３は不純物の拡散ではなく、エピタキ
シャル成長により形成される。燐イオン等の注入により
ｎソース領域１４を形成した後、その表面からｎドリフ
ト層１２に達するトレンチ１９を形成する。そのトレン
チ１９の内側にゲート絶縁膜１５を形成しゲート電極層
１６を充填している。なお、この構造はＳｉ素子でも採
用されている構造である。その理由は、この構造ではチ
ャンネル領域２０が縦に形成されるため、稠密にセルを
配置できて面積効率がよいこと、幾何学的にデバイスの
特性が向上することによる。
型ＭＯＳＦＥＴが試作されている。図１０はトレンチ型
ＭＯＳＦＥＴの単位セルの部分断面図である。この構造
ではｐベース層１３は不純物の拡散ではなく、エピタキ
シャル成長により形成される。燐イオン等の注入により
ｎソース領域１４を形成した後、その表面からｎドリフ
ト層１２に達するトレンチ１９を形成する。そのトレン
チ１９の内側にゲート絶縁膜１５を形成しゲート電極層
１６を充填している。なお、この構造はＳｉ素子でも採
用されている構造である。その理由は、この構造ではチ
ャンネル領域２０が縦に形成されるため、稠密にセルを
配置できて面積効率がよいこと、幾何学的にデバイスの
特性が向上することによる。
【００１１】しかしながら、ＳｉＣの場合には更に別の
問題が存在する。半導体とゲート絶縁膜の界面での電圧
印加時の電界強度の境界条件は、 εiEi=εsEs (1) である。ここでεi 、εs はそれぞれゲート絶縁膜、半
導体の誘電率、Ｅｉ、Ｅｓはそれぞれゲート絶縁膜、半
導体の電界強度をあらわす。
問題が存在する。半導体とゲート絶縁膜の界面での電圧
印加時の電界強度の境界条件は、 εiEi=εsEs (1) である。ここでεi 、εs はそれぞれゲート絶縁膜、半
導体の誘電率、Ｅｉ、Ｅｓはそれぞれゲート絶縁膜、半
導体の電界強度をあらわす。
【００１２】従って、ゲート絶縁膜の電界は、 となる。今、Ｓｉのεs は１１．７であり、ＳｉＯ2 膜
のεi は３．８であるから、Ｅｓに絶縁電界が印加され
たとしても、ゲート絶縁膜にはＳｉの約３倍の電界が印
加される。これは、ゲート絶縁膜の絶縁電界の３０％程
度の電界にあたる。ところがＳｉＣのεs は１０．２で
ありＳｉと余り変わらないが、先に述べたように絶縁電
界がＳｉより約一桁大きいために、ゲート絶縁膜にはＳ
ｉデバイスの時の１０倍もの電界が印加されることにな
る。
のεi は３．８であるから、Ｅｓに絶縁電界が印加され
たとしても、ゲート絶縁膜にはＳｉの約３倍の電界が印
加される。これは、ゲート絶縁膜の絶縁電界の３０％程
度の電界にあたる。ところがＳｉＣのεs は１０．２で
ありＳｉと余り変わらないが、先に述べたように絶縁電
界がＳｉより約一桁大きいために、ゲート絶縁膜にはＳ
ｉデバイスの時の１０倍もの電界が印加されることにな
る。
【００１３】さらに、図で示したようにトレンチ構造で
はコーナー部１５ａが存在する。このコーナー部では電
界が集中することにより、本来のＳｉＣの絶縁電界の利
点を活かすことができないことになる。すなわち、素子
に電圧を印加していくと、半導体が絶縁電界に達する前
に、ゲート絶縁膜が絶縁電界に達し、素子が破壊すると
いう問題が起きる。
はコーナー部１５ａが存在する。このコーナー部では電
界が集中することにより、本来のＳｉＣの絶縁電界の利
点を活かすことができないことになる。すなわち、素子
に電圧を印加していくと、半導体が絶縁電界に達する前
に、ゲート絶縁膜が絶縁電界に達し、素子が破壊すると
いう問題が起きる。
【００１４】最近、Shenoy, J.N.らは、高耐圧のＳｉＣ
縦型ＭＯＳＦＥＴの試作を報告した[54th Device Reser
ch Conference, Santa Barbara (1996)]。図１１は、そ
の部分断面図である。詳しい製造方法の記載は無いが、
二重イオン注入によると記載されている。すなわち、図
１１において、ｐベース領域２３と、ｎソース領域２４
とは、イオン注入時の加速電圧を高くすることにより、
不純物を深く注入して形成し、先に述べた不純物の拡散
の問題を解決したと考えられる。このＳｉＣ縦型ＭＯＳ
ＦＥＴは、ふたたびプレーナ構造とすることにより、ト
レンチ構造での酸化膜の耐圧の問題を解決している。
縦型ＭＯＳＦＥＴの試作を報告した[54th Device Reser
ch Conference, Santa Barbara (1996)]。図１１は、そ
の部分断面図である。詳しい製造方法の記載は無いが、
二重イオン注入によると記載されている。すなわち、図
１１において、ｐベース領域２３と、ｎソース領域２４
とは、イオン注入時の加速電圧を高くすることにより、
不純物を深く注入して形成し、先に述べた不純物の拡散
の問題を解決したと考えられる。このＳｉＣ縦型ＭＯＳ
ＦＥＴは、ふたたびプレーナ構造とすることにより、ト
レンチ構造での酸化膜の耐圧の問題を解決している。
【００１５】
【発明が解決しようとする課題】しかし、二重イオン注
入法では、次の様な問題が起きる。それは、不純物の拡
散が、ほぼ等方的に起きるのに対し、イオン注入が強い
異方性をもつことである。そのため、マスクを使用した
選択的なイオン注入をおこなうと、マスク端から側方へ
の不純物の侵入量が少なくなる。すなわち、図１１にお
いて、ｐベース領域２３の深さ方向の厚さに対して、横
方向の距離すなわちチャネル領域３０の長さが小さくな
ってしまうことを意味している。このため、パンチスル
ーが起き、耐圧が高くならない。
入法では、次の様な問題が起きる。それは、不純物の拡
散が、ほぼ等方的に起きるのに対し、イオン注入が強い
異方性をもつことである。そのため、マスクを使用した
選択的なイオン注入をおこなうと、マスク端から側方へ
の不純物の侵入量が少なくなる。すなわち、図１１にお
いて、ｐベース領域２３の深さ方向の厚さに対して、横
方向の距離すなわちチャネル領域３０の長さが小さくな
ってしまうことを意味している。このため、パンチスル
ーが起き、耐圧が高くならない。
【００１６】
【課題を解決するための手段】上記課題解決のため本発
明は、第一導電型炭化けい素サブストレート上に積層さ
れた炭化けい素からなる第一導電型ドリフト層と、その
第一導電型ドリフト層の表面層に選択的に形成された第
二導電型ベース領域と、その第二導電型ベース領域内に
選択的に形成された第一導電型ソース領域と、第一導電
型ソース領域と第一導電型ドリフト層とに挟まれた第二
導電型ベース領域の表面露出部上の少なくとも一部にゲ
ート絶縁膜を介して設けられたゲート電極層と、第一導
電型ソース領域と第二導電型ベース領域との表面に共通
に接触するソース電極と、炭化けい素サブストレートの
裏面に設けられたドレイン電極とを有する縦形ＭＯＳＦ
ＥＴにおいて、第一導電型ソース領域が、第二導電型不
純物の選択的なイオン注入に使用したマスクより、幅の
広いマスクを使用した第一導電型不純物のイオン注入に
よって形成された濃度分布を有するものとする。
明は、第一導電型炭化けい素サブストレート上に積層さ
れた炭化けい素からなる第一導電型ドリフト層と、その
第一導電型ドリフト層の表面層に選択的に形成された第
二導電型ベース領域と、その第二導電型ベース領域内に
選択的に形成された第一導電型ソース領域と、第一導電
型ソース領域と第一導電型ドリフト層とに挟まれた第二
導電型ベース領域の表面露出部上の少なくとも一部にゲ
ート絶縁膜を介して設けられたゲート電極層と、第一導
電型ソース領域と第二導電型ベース領域との表面に共通
に接触するソース電極と、炭化けい素サブストレートの
裏面に設けられたドレイン電極とを有する縦形ＭＯＳＦ
ＥＴにおいて、第一導電型ソース領域が、第二導電型不
純物の選択的なイオン注入に使用したマスクより、幅の
広いマスクを使用した第一導電型不純物のイオン注入に
よって形成された濃度分布を有するものとする。
【００１７】そのようにすれば、チャネル領域の長さ
と、第二導電型ベース領域の厚さとをそれぞれ独立に設
計できる。特に、第一導電型ソース領域と第一導電型ド
リフト層とに挟まれた第二導電型ベース領域の表面露出
部の距離が、基板の厚さ方向の第二導電型ベース領域の
距離より大きいものとする。
と、第二導電型ベース領域の厚さとをそれぞれ独立に設
計できる。特に、第一導電型ソース領域と第一導電型ド
リフト層とに挟まれた第二導電型ベース領域の表面露出
部の距離が、基板の厚さ方向の第二導電型ベース領域の
距離より大きいものとする。
【００１８】そのようにすれば、チャネル領域でのパン
チスルーが避けられるので、高耐圧ＭＯＳＦＥＴに適し
た構造となる。また、少なくとも第二導電型ベース領域
の表面の一部が第一導電型ソース領域の表面より突き出
したものとすることもできる。そのようにすれば、第一
導電型ドリフト層の表面露出部と第一導電型ソース領域
との間の第二導電型ベース領域の距離を大きくきる。
チスルーが避けられるので、高耐圧ＭＯＳＦＥＴに適し
た構造となる。また、少なくとも第二導電型ベース領域
の表面の一部が第一導電型ソース領域の表面より突き出
したものとすることもできる。そのようにすれば、第一
導電型ドリフト層の表面露出部と第一導電型ソース領域
との間の第二導電型ベース領域の距離を大きくきる。
【００１９】そのような炭化けい素縦型ＭＯＳＦＥＴの
製造方法としては、第二導電型ベース領域および第一導
電型ソース領域の形成のためマスクを使用した選択的な
イオン注入をおこない、前記マスクを除去して熱処理を
おこなった後、ゲート絶縁膜を形成するものとする。そ
のような方法を取れば、ゲート絶縁膜、ゲート電極層が
イオン注入およびその活性化の後となるため、プレーナ
型縦形ＭＯＳＦＥＴの製造が可能となる。
製造方法としては、第二導電型ベース領域および第一導
電型ソース領域の形成のためマスクを使用した選択的な
イオン注入をおこない、前記マスクを除去して熱処理を
おこなった後、ゲート絶縁膜を形成するものとする。そ
のような方法を取れば、ゲート絶縁膜、ゲート電極層が
イオン注入およびその活性化の後となるため、プレーナ
型縦形ＭＯＳＦＥＴの製造が可能となる。
【００２０】そして、第二導電型ベース領域形成のため
の第二導電型不純物の選択的なイオン注入が、加速電圧
を変えた複数回のイオン注入であるものとする。そのよ
うな方法を取れば、第二導電型ベース領域の厚さを厚く
できる。また、第二導電型ベース領域形成のための第二
導電型不純物の選択的なイオン注入に使用するマスクと
その両側に設けたスペーサとをマスクとした第一導電型
不純物のイオン注入によって第一導電型ソース領域を形
成するものとする。
の第二導電型不純物の選択的なイオン注入が、加速電圧
を変えた複数回のイオン注入であるものとする。そのよ
うな方法を取れば、第二導電型ベース領域の厚さを厚く
できる。また、第二導電型ベース領域形成のための第二
導電型不純物の選択的なイオン注入に使用するマスクと
その両側に設けたスペーサとをマスクとした第一導電型
不純物のイオン注入によって第一導電型ソース領域を形
成するものとする。
【００２１】そのような方法を取れば、チャネル領域の
長さをスペーサの長さによって制御でき、素子の設計が
容易となる。特に、第一導電型ドリフト層の一部を第一
のマスクで覆い、所定の深さまで第一導電型ドリフト層
をエッチングして凸部を形成する工程と、第二導電型ベ
ース領域形成のためのイオン注入をおこなう工程と、上
記エッチング工程により生じた凸部の両側にスペーサを
形成する工程と、第一導電型ソース領域形成のためのイ
オン注入をおこなう工程と、エッチングにより生じた凸
部の段差を少なくするための平坦化工程とを備えるもの
とする。
長さをスペーサの長さによって制御でき、素子の設計が
容易となる。特に、第一導電型ドリフト層の一部を第一
のマスクで覆い、所定の深さまで第一導電型ドリフト層
をエッチングして凸部を形成する工程と、第二導電型ベ
ース領域形成のためのイオン注入をおこなう工程と、上
記エッチング工程により生じた凸部の両側にスペーサを
形成する工程と、第一導電型ソース領域形成のためのイ
オン注入をおこなう工程と、エッチングにより生じた凸
部の段差を少なくするための平坦化工程とを備えるもの
とする。
【００２２】そのような方法を取れば、炭化けい素基板
の凸部をマスクとするので、高加速電圧での不純物イオ
ン注入のための他の材料で厚いマスクを形成する必要が
無い。しかも、チャネル領域の長さをスペーサの長さに
よって制御でき、素子の設計が容易となる。また本発明
の他の炭化けい素縦型ＭＯＳＦＥＴは、例えば、第一導
電型炭化けい素サブストレート上に、炭化けい素からな
る第一導電型ドリフト層と第二導電型ベース層とがエピ
タキシャル成長により積層された基板を用い、その第二
導電型ベース層表面上に第一のマスクを形成する工程
と、その第一のマスクにより選択的に第二導電型ベース
層の表面層に第一導電型ソース領域形成のためのイオン
注入をおこなう工程と、第二のマスクを形成する工程
と、その第二のマスクにより選択的に第二導電型ベース
層の表面層に第一導電型ウェル領域形成のためのイオン
注入をおこなう工程とを備える製造方法をとることによ
って、第一導電型炭化けい素サブストレート上に積層さ
れた炭化けい素からなる第一導電型ドリフト層と、その
第一導電型ドリフト層上に形成された第二導電型ベース
層と、その第二導電型ベース層の表面層に選択的に形成
された第一導電型ソース領域と、表面から第二導電型ベ
ース層を貫通して第一導電型ドリフト層に達するように
形成された第一導電型ウェル領域と、第一導電型ソース
領域と第一導電型ウェル領域とに挟まれた第二導電型ベ
ース層の表面露出部上の少なくとも一部にゲート絶縁膜
を介して設けられたゲート電極層と、第一導電型ソース
領域と第二導電型ベース層との表面に共通に接触するソ
ース電極と、炭化けい素基板の裏面に設けられたドレイ
ン電極とを有するものとする。
の凸部をマスクとするので、高加速電圧での不純物イオ
ン注入のための他の材料で厚いマスクを形成する必要が
無い。しかも、チャネル領域の長さをスペーサの長さに
よって制御でき、素子の設計が容易となる。また本発明
の他の炭化けい素縦型ＭＯＳＦＥＴは、例えば、第一導
電型炭化けい素サブストレート上に、炭化けい素からな
る第一導電型ドリフト層と第二導電型ベース層とがエピ
タキシャル成長により積層された基板を用い、その第二
導電型ベース層表面上に第一のマスクを形成する工程
と、その第一のマスクにより選択的に第二導電型ベース
層の表面層に第一導電型ソース領域形成のためのイオン
注入をおこなう工程と、第二のマスクを形成する工程
と、その第二のマスクにより選択的に第二導電型ベース
層の表面層に第一導電型ウェル領域形成のためのイオン
注入をおこなう工程とを備える製造方法をとることによ
って、第一導電型炭化けい素サブストレート上に積層さ
れた炭化けい素からなる第一導電型ドリフト層と、その
第一導電型ドリフト層上に形成された第二導電型ベース
層と、その第二導電型ベース層の表面層に選択的に形成
された第一導電型ソース領域と、表面から第二導電型ベ
ース層を貫通して第一導電型ドリフト層に達するように
形成された第一導電型ウェル領域と、第一導電型ソース
領域と第一導電型ウェル領域とに挟まれた第二導電型ベ
ース層の表面露出部上の少なくとも一部にゲート絶縁膜
を介して設けられたゲート電極層と、第一導電型ソース
領域と第二導電型ベース層との表面に共通に接触するソ
ース電極と、炭化けい素基板の裏面に設けられたドレイ
ン電極とを有するものとする。
【００２３】そのようにすれば、第二導電型不純物のイ
オン注入を伴わないので製造が容易となる。特に、第一
導電型がｎ型、第二導電型がｐ型であるものとする。そ
のようにすれば、特にイオン注入および活性化の困難な
ｐ型不純物のイオン注入を伴わないので製造が容易とな
る。
オン注入を伴わないので製造が容易となる。特に、第一
導電型がｎ型、第二導電型がｐ型であるものとする。そ
のようにすれば、特にイオン注入および活性化の困難な
ｐ型不純物のイオン注入を伴わないので製造が容易とな
る。
【００２４】また、第一導電型炭化けい素サブストレー
ト上に、炭化けい素からなる第一導電型ドリフト層と第
二導電型ベース層とがエピタキシャル成長により積層さ
れた基板を用い、その第二導電型ベース層表面上に第一
のマスクを形成する工程と、その第一のマスクと一部が
重なるように第二のマスクを形成する工程と、その第一
のマスクと第二のマスクとにより選択的に第二導電型ベ
ース層の表面層に第一導電型ソース領域形成のためのイ
オン注入をおこなう工程と、第一のマスクと一部が重な
るように第三のマスクを形成する工程と、その第一のマ
スクと第三のマスクとにより選択的に第二導電型ベース
層の表面層に第一導電型ウェル領域形成のためのイオン
注入をおこなう工程とをおこなってもよい。
ト上に、炭化けい素からなる第一導電型ドリフト層と第
二導電型ベース層とがエピタキシャル成長により積層さ
れた基板を用い、その第二導電型ベース層表面上に第一
のマスクを形成する工程と、その第一のマスクと一部が
重なるように第二のマスクを形成する工程と、その第一
のマスクと第二のマスクとにより選択的に第二導電型ベ
ース層の表面層に第一導電型ソース領域形成のためのイ
オン注入をおこなう工程と、第一のマスクと一部が重な
るように第三のマスクを形成する工程と、その第一のマ
スクと第三のマスクとにより選択的に第二導電型ベース
層の表面層に第一導電型ウェル領域形成のためのイオン
注入をおこなう工程とをおこなってもよい。
【００２５】そのような方法を取れば、チャネル領域の
寸法が、ほぼ第一のマスクによって決定されることにな
る。
寸法が、ほぼ第一のマスクによって決定されることにな
る。
【００２６】
【発明の実施の形態】以下で本発明について、実施例を
示しながら詳細に説明する。ただし、図９と同様に従来
の方法と共通の部分の工程、あるいは本特許とかかわり
のない部分については説明を省略する。 ［実施例１］図１は本発明第一の実施例の炭化けい素Ｍ
ＯＳＦＥＴの部分断面図である。
示しながら詳細に説明する。ただし、図９と同様に従来
の方法と共通の部分の工程、あるいは本特許とかかわり
のない部分については説明を省略する。 ［実施例１］図１は本発明第一の実施例の炭化けい素Ｍ
ＯＳＦＥＴの部分断面図である。
【００２７】基本的な構造は図５のプレーナー型ＭＯＳ
ＦＥＴと同じである。すなわち、ｎ + サブストレート３
１上にエピタキシャル成長により堆積したｎドリフト層
３２の表面層にほう素のイオン注入により形成されたｐ
ウェル領域３３およびその内部に燐のイオン注入により
形成されたｎソース領域３４がある。二つのｎソース領
域３４間のｐベース領域３３とその間のｎドリフト層３
２の表面露出部上にゲート絶縁膜３５を介して多結晶シ
リコンのゲート電極層３６が設けられている。ｎソース
領域３４とｐベース領域３３との表面に共通に接触する
ソース電極３７とｎ+ サブストレート３１の裏面に接触
するドレイン電極３８が設けられている。
ＦＥＴと同じである。すなわち、ｎ + サブストレート３
１上にエピタキシャル成長により堆積したｎドリフト層
３２の表面層にほう素のイオン注入により形成されたｐ
ウェル領域３３およびその内部に燐のイオン注入により
形成されたｎソース領域３４がある。二つのｎソース領
域３４間のｐベース領域３３とその間のｎドリフト層３
２の表面露出部上にゲート絶縁膜３５を介して多結晶シ
リコンのゲート電極層３６が設けられている。ｎソース
領域３４とｐベース領域３３との表面に共通に接触する
ソース電極３７とｎ+ サブストレート３１の裏面に接触
するドレイン電極３８が設けられている。
【００２８】図１１のプレーナー型ＭＯＳＦＥＴと違っ
ている点は、ｎソース領域３４とｐベース領域３３と
が、同じマスクで選択形成されていない点である。特
に、ｐベース領域３３を選択形成するためのマスクのパ
ターンの幅が、ｎソース領域３４を選択形成するための
マスクのそれより狭くなっている。その結果、ｎソース
領域３４と、ｎドリフト層３２とに挟まれたｐベース領
域３３の表面露出部であるチャネル領域４０の長さは、
同じマスクを用いてイオン注入により選択形成した場合
より広くなっている。
ている点は、ｎソース領域３４とｐベース領域３３と
が、同じマスクで選択形成されていない点である。特
に、ｐベース領域３３を選択形成するためのマスクのパ
ターンの幅が、ｎソース領域３４を選択形成するための
マスクのそれより狭くなっている。その結果、ｎソース
領域３４と、ｎドリフト層３２とに挟まれたｐベース領
域３３の表面露出部であるチャネル領域４０の長さは、
同じマスクを用いてイオン注入により選択形成した場合
より広くなっている。
【００２９】図２（ａ）ないし（ｆ）は、図１の第一の
実施例の炭化けい素ＭＯＳＦＥＴの製造工程順の部分断
面図である。図９と同様に接合構造の形成工程を示し
た。以下順に工程について説明する。先ず、ｎ+ サブス
トレート３１上にｎドリフト層３２をエピタキシャル成
長により積層した炭化けい素基板の表面上に、多結晶シ
リコン層３６ａを減圧ＣＶＤ法により堆積し、フォトリ
ソグラフィでパターンを形成して、イオン注入のマスク
とする［図２（ａ）］。多結晶シリコン層３６ａの厚さ
は５μｍとした。マスク材は、高温でイオン注入をする
場合には、多結晶シリコンなどの高温に絶える材料を用
いる必要がある。
実施例の炭化けい素ＭＯＳＦＥＴの製造工程順の部分断
面図である。図９と同様に接合構造の形成工程を示し
た。以下順に工程について説明する。先ず、ｎ+ サブス
トレート３１上にｎドリフト層３２をエピタキシャル成
長により積層した炭化けい素基板の表面上に、多結晶シ
リコン層３６ａを減圧ＣＶＤ法により堆積し、フォトリ
ソグラフィでパターンを形成して、イオン注入のマスク
とする［図２（ａ）］。多結晶シリコン層３６ａの厚さ
は５μｍとした。マスク材は、高温でイオン注入をする
場合には、多結晶シリコンなどの高温に絶える材料を用
いる必要がある。
【００３０】これをマスクにｎソース領域形成のための
燐イオン注入を実施する［同図（ｂ）］。加速電圧は、
２０ｋｅＶと１４０ｋｅＶ、ドーズ量は全部で３×１０
15ｃｍ-2、注入温度は１０００℃とした。次に、多結晶
シリコン層３６ａを再度フォトリソグラフィによりパタ
ーン形成して、ｐベース領域を形成するためのほう素イ
オン３３ａの注入を行う［同図（ｃ）］。注入条件は、
加速電圧が４０ｋｅＶ、１２０ｋｅＶ、４００ｋｅＶと
１ＭｅＶ、ドーズ量は全部で３×１０13ｃｍ-2、注入温
度は１０００℃とした。
燐イオン注入を実施する［同図（ｂ）］。加速電圧は、
２０ｋｅＶと１４０ｋｅＶ、ドーズ量は全部で３×１０
15ｃｍ-2、注入温度は１０００℃とした。次に、多結晶
シリコン層３６ａを再度フォトリソグラフィによりパタ
ーン形成して、ｐベース領域を形成するためのほう素イ
オン３３ａの注入を行う［同図（ｃ）］。注入条件は、
加速電圧が４０ｋｅＶ、１２０ｋｅＶ、４００ｋｅＶと
１ＭｅＶ、ドーズ量は全部で３×１０13ｃｍ-2、注入温
度は１０００℃とした。
【００３１】四フッ化炭素（ＣＦ4 ）と酸素（Ｏ2 ）と
の混合ガスを用いたドライエッチングでマスク材の多結
晶シリコン層３６ａを除去した後、１６００℃、２時間
の熱処理を行い、不純物を活性化してｐベース領域３３
およびｎソース領域３４を形成する［同図（ｄ）］。先
に述べたようにＳｉＣでは不純物の拡散が殆ど起きない
が、加速電圧を高くしたことにより、ｐベース領域３３
の接合深さは約２μｍで、ｎソース領域３４の接合深さ
は約０．２μｍである。
の混合ガスを用いたドライエッチングでマスク材の多結
晶シリコン層３６ａを除去した後、１６００℃、２時間
の熱処理を行い、不純物を活性化してｐベース領域３３
およびｎソース領域３４を形成する［同図（ｄ）］。先
に述べたようにＳｉＣでは不純物の拡散が殆ど起きない
が、加速電圧を高くしたことにより、ｐベース領域３３
の接合深さは約２μｍで、ｎソース領域３４の接合深さ
は約０．２μｍである。
【００３２】その後、１２００℃、２時間の熱酸化によ
り厚さ５０ｎｍのゲート絶縁膜３５を形成し、その上に
減圧ＣＶＤ法により電極ゲート電極層となる多結晶シリ
コン層３６ｂを約１μｍ堆積する［同図（ｅ）］。多結
晶シリコン層３６ｂをフォトリソグラフィによりパター
ン形成し、ゲート電極層３６とする［同図（ｆ）］。
り厚さ５０ｎｍのゲート絶縁膜３５を形成し、その上に
減圧ＣＶＤ法により電極ゲート電極層となる多結晶シリ
コン層３６ｂを約１μｍ堆積する［同図（ｅ）］。多結
晶シリコン層３６ｂをフォトリソグラフィによりパター
ン形成し、ゲート電極層３６とする［同図（ｆ）］。
【００３３】更に、ゲート電極層３６を燐ガラス等の絶
縁保護膜で覆った後、その絶縁保護膜に窓開けをし、ア
ルミニウム合金を蒸着し、パターン形成して、ソース電
極、ゲート電極とし、ｎ+ サブストレート３１の裏面に
もドレイン電極を設けてプロセスを完了する。再び図１
の炭化けい素ＭＯＳＦＥＴに戻って、ゲート絶縁膜３５
上のゲート電極層３６に電圧を印加することによって、
ｐベース領域３３の表面部分にチャネル４０が誘起さ
れ、ｎソース領域３４とｎドリフト層３２とが電気的に
短絡される。その結果ドレイン電極３８からソース電極
３７へと電流が流れる動作は、基本的には、図１１の従
来のものと変わらない。
縁保護膜で覆った後、その絶縁保護膜に窓開けをし、ア
ルミニウム合金を蒸着し、パターン形成して、ソース電
極、ゲート電極とし、ｎ+ サブストレート３１の裏面に
もドレイン電極を設けてプロセスを完了する。再び図１
の炭化けい素ＭＯＳＦＥＴに戻って、ゲート絶縁膜３５
上のゲート電極層３６に電圧を印加することによって、
ｐベース領域３３の表面部分にチャネル４０が誘起さ
れ、ｎソース領域３４とｎドリフト層３２とが電気的に
短絡される。その結果ドレイン電極３８からソース電極
３７へと電流が流れる動作は、基本的には、図１１の従
来のものと変わらない。
【００３４】しかし、本実施例１の炭化けい素たて型Ｍ
ＯＳＦＥＴの特徴はｐベース領域３３の深さを深くも、
浅くも設定可能であり、自由度の高い設計が可能なこと
である。例えば、同じマスクを使用して、ｐベース領域
とｎソース領域とをイオン注入した場合のチャネル領域
は０．３ミクロンになるのに対し、本実施例では、別の
マスクを使用しているため、チャネル長は１．０μｍに
なっている。その結果、チャネル領域でのパンチスルー
が回避され、約１０００Ｖの高耐圧素子が実現できる。
ＯＳＦＥＴの特徴はｐベース領域３３の深さを深くも、
浅くも設定可能であり、自由度の高い設計が可能なこと
である。例えば、同じマスクを使用して、ｐベース領域
とｎソース領域とをイオン注入した場合のチャネル領域
は０．３ミクロンになるのに対し、本実施例では、別の
マスクを使用しているため、チャネル長は１．０μｍに
なっている。その結果、チャネル領域でのパンチスルー
が回避され、約１０００Ｖの高耐圧素子が実現できる。
【００３５】また、上記のような製造方法をとり、プレ
ーナ型のデバイスとすることにより、従来のトレンチ型
の炭化けい素ＭＯＳＦＥＴの問題であったゲート絶縁膜
への電界のストレスの問題は無く、破壊しにくい素子と
することができる。図９（ａ）ないし（ｆ）のシリコン
ＭＯＳＦＥＴの製造方法と異なる点として、ゲート電極
層がｎソース領域やｐベース領域とセルフアラインで形
成されていないという点があるが、高周波の動作が必要
無い高耐圧の応用では、何ら問題は無い。マスクを別に
したイオン注入としたことにより、ｎソース領域および
ｐベース領域が自由度の高い設計が可能になり、チャネ
ル領域の長さが精度よく形成され、安定した特性が歩留
まりよく得られる。
ーナ型のデバイスとすることにより、従来のトレンチ型
の炭化けい素ＭＯＳＦＥＴの問題であったゲート絶縁膜
への電界のストレスの問題は無く、破壊しにくい素子と
することができる。図９（ａ）ないし（ｆ）のシリコン
ＭＯＳＦＥＴの製造方法と異なる点として、ゲート電極
層がｎソース領域やｐベース領域とセルフアラインで形
成されていないという点があるが、高周波の動作が必要
無い高耐圧の応用では、何ら問題は無い。マスクを別に
したイオン注入としたことにより、ｎソース領域および
ｐベース領域が自由度の高い設計が可能になり、チャネ
ル領域の長さが精度よく形成され、安定した特性が歩留
まりよく得られる。
【００３６】ほう素イオン注入時のマスクは、燐イオン
注入時のマスクより小さいので、実施例のように燐イオ
ン注入を先にすれば、マスク材の形成は一度ですむ。マ
スク材の形成を二度おこなうのであればｐベース領域用
のイオン注入を先に実施しても良い。 ［実施例２］図３（ａ）ないし（ｇ）は、本発明にかか
る炭化けい素縦型ＭＯＳＦＥＴの、別の製造方法による
製造工程順の部分断面図である。以下順に工程について
説明する。
注入時のマスクより小さいので、実施例のように燐イオ
ン注入を先にすれば、マスク材の形成は一度ですむ。マ
スク材の形成を二度おこなうのであればｐベース領域用
のイオン注入を先に実施しても良い。 ［実施例２］図３（ａ）ないし（ｇ）は、本発明にかか
る炭化けい素縦型ＭＯＳＦＥＴの、別の製造方法による
製造工程順の部分断面図である。以下順に工程について
説明する。
【００３７】先ず、ｎ+ サブストレート４１上にｎドリ
フト層４２をエピタキシャル成長により積層した炭化け
い素基板の表面上に、多結晶シリコン層４６ａを減圧Ｃ
ＶＤ法により堆積し、フォトリソグラフィでパターンを
形成して、イオン注入のマスクとする［図３（ａ）］。
多結晶シリコン層４６ａの厚さは５μｍとした。ほう素
イオン４３ａの注入を行う［同図（ｂ）］。加速電圧
は、加速電圧は４０ｋｅＶ、１２０ｋｅＶ、４００ｋｅ
Ｖと１ＭｅＶ、ドーズ量は全部で３×１０ 13ｃｍ-2、注
入温度は１０００℃とした。４３ｂは注入されたほう素
原子である。
フト層４２をエピタキシャル成長により積層した炭化け
い素基板の表面上に、多結晶シリコン層４６ａを減圧Ｃ
ＶＤ法により堆積し、フォトリソグラフィでパターンを
形成して、イオン注入のマスクとする［図３（ａ）］。
多結晶シリコン層４６ａの厚さは５μｍとした。ほう素
イオン４３ａの注入を行う［同図（ｂ）］。加速電圧
は、加速電圧は４０ｋｅＶ、１２０ｋｅＶ、４００ｋｅ
Ｖと１ＭｅＶ、ドーズ量は全部で３×１０ 13ｃｍ-2、注
入温度は１０００℃とした。４３ｂは注入されたほう素
原子である。
【００３８】次に、常圧ＣＶＤ法により酸化けい素膜４
５ａを堆積する［同図（ｃ）］。その酸化けい素膜４５
ａを、四フッ化炭素と水素の混合ガスを用いた反応性イ
オンエッチングによりエッチングする。反応性イオンエ
ッチングは異方性エッチングであり、多結晶シリコン層
４６ａのマスクの側方に、厚さ約０．５μｍのスペーサ
４５ｂが形成される。さらに、これをマスクとして、燐
イオン４４ａの注入を実施する［同図（ｄ）］。加速電
圧は、２０ｋｅＶと１４０ｋｅＶ、ドーズ量は全部で３
×１０15ｃｍ-2とした。４４ｂは注入された燐原子であ
る。
５ａを堆積する［同図（ｃ）］。その酸化けい素膜４５
ａを、四フッ化炭素と水素の混合ガスを用いた反応性イ
オンエッチングによりエッチングする。反応性イオンエ
ッチングは異方性エッチングであり、多結晶シリコン層
４６ａのマスクの側方に、厚さ約０．５μｍのスペーサ
４５ｂが形成される。さらに、これをマスクとして、燐
イオン４４ａの注入を実施する［同図（ｄ）］。加速電
圧は、２０ｋｅＶと１４０ｋｅＶ、ドーズ量は全部で３
×１０15ｃｍ-2とした。４４ｂは注入された燐原子であ
る。
【００３９】四フッ化炭素と酸素との混合ガスを用いた
ドライエッチングにより、マスク材の多結晶シリコン層
４６ａおよびスペーサ４５ｂを除去した後、１６００
℃、２時間の熱処理を行い、不純物を活性化してｐベー
ス領域４３およびｎソース領域４４を形成する［同図
（ｅ）］。ｐベース領域４３の接合深さは約２μｍで、
ｎソース領域４４の接合深さは約０．２μｍである。ｐ
ベース領域４３とｎソース領域４４との寸法差を、多結
晶シリコン層４６ａの側部のスペーサ４５ｂで規定して
いるので、チャネル領域５０の長さが精度よくまた均一
に形成され、安定した特性が歩留まりよく得られる。
ドライエッチングにより、マスク材の多結晶シリコン層
４６ａおよびスペーサ４５ｂを除去した後、１６００
℃、２時間の熱処理を行い、不純物を活性化してｐベー
ス領域４３およびｎソース領域４４を形成する［同図
（ｅ）］。ｐベース領域４３の接合深さは約２μｍで、
ｎソース領域４４の接合深さは約０．２μｍである。ｐ
ベース領域４３とｎソース領域４４との寸法差を、多結
晶シリコン層４６ａの側部のスペーサ４５ｂで規定して
いるので、チャネル領域５０の長さが精度よくまた均一
に形成され、安定した特性が歩留まりよく得られる。
【００４０】その後以降の工程は、図２の実施例１と同
様であり、熱酸化によりゲート酸化膜４５を形成し、減
圧ＣＶＤ法により、厚さ約１μｍの多結晶シリコン層４
６ｂを堆積する［同図（ｆ）］。フォトリソグラフィに
よりパターン形成をし、ゲート電極層４６を形成する
［同図（ｇ）］。
様であり、熱酸化によりゲート酸化膜４５を形成し、減
圧ＣＶＤ法により、厚さ約１μｍの多結晶シリコン層４
６ｂを堆積する［同図（ｆ）］。フォトリソグラフィに
よりパターン形成をし、ゲート電極層４６を形成する
［同図（ｇ）］。
【００４１】この炭化けい素たて型ＭＯＳＦＥＴは、実
施例１のものと製造方法がやや異なるが、構造はほぼ同
じとなり、動作も同じとなる。また、特徴も同じくｐベ
ース領域４３とｎソース領域４４との深さおよび第一導
電型ソース領域関係について、自由度の高い設計が可能
となる。例えば、同じマスクを使用して、ｐベース領域
とｎソース領域とをイオン注入した場合のチャネル領域
は０．３ミクロンになるのに対し、本実施例では、スペ
ーサ４５ｂで規定しているため、チャネル領域５０の長
さは１．０μｍになっている。その結果、チャネル領域
でのパンチスルーが回避され、約１０００Ｖの高耐圧素
子が実現できる。
施例１のものと製造方法がやや異なるが、構造はほぼ同
じとなり、動作も同じとなる。また、特徴も同じくｐベ
ース領域４３とｎソース領域４４との深さおよび第一導
電型ソース領域関係について、自由度の高い設計が可能
となる。例えば、同じマスクを使用して、ｐベース領域
とｎソース領域とをイオン注入した場合のチャネル領域
は０．３ミクロンになるのに対し、本実施例では、スペ
ーサ４５ｂで規定しているため、チャネル領域５０の長
さは１．０μｍになっている。その結果、チャネル領域
でのパンチスルーが回避され、約１０００Ｖの高耐圧素
子が実現できる。
【００４２】スペーサ４５ｂを形成してｎソース領域４
４のための燐イオン注入を先にし、スペーサ４５ｂを除
去してｐベース領域４３用のほう素イオン注入を後から
おこなってもよい。 ［実施例３］図４（ａ）ないし（ｆ）および図５（ａ）
ないし（ｄ）は、本発明第三の実施例の炭化けい素ＭＯ
ＳＦＥＴの製造工程順の部分断面図である。
４のための燐イオン注入を先にし、スペーサ４５ｂを除
去してｐベース領域４３用のほう素イオン注入を後から
おこなってもよい。 ［実施例３］図４（ａ）ないし（ｆ）および図５（ａ）
ないし（ｄ）は、本発明第三の実施例の炭化けい素ＭＯ
ＳＦＥＴの製造工程順の部分断面図である。
【００４３】まず、ｎ+ サブストレート５１上にｎドリ
フト層５２をエピタキシャル成長により積層したＳｉＣ
基板の表面上に、エッチング用マスクとして、プラズマ
ＣＶＤ法により窒化けい素膜５６ａを堆積し、フォトリ
ソグラフィによりパターン形成する［図４（ａ）］。次
に、これをマスクに、四フッ化炭素と酸素の混合ガスを
用いた反応性イオンエッチングで、ＳｉＣ基板の表面層
を約５μｍエッチングし、凸部５２ａを形成する［同図
（ｂ）］。
フト層５２をエピタキシャル成長により積層したＳｉＣ
基板の表面上に、エッチング用マスクとして、プラズマ
ＣＶＤ法により窒化けい素膜５６ａを堆積し、フォトリ
ソグラフィによりパターン形成する［図４（ａ）］。次
に、これをマスクに、四フッ化炭素と酸素の混合ガスを
用いた反応性イオンエッチングで、ＳｉＣ基板の表面層
を約５μｍエッチングし、凸部５２ａを形成する［同図
（ｂ）］。
【００４４】さらに、窒化けい素膜５６ａのパターンを
残したままでほう素イオン５３ａの注入を行う［同図
（ｃ）］。加速電圧と、ドーズ量は実施例１と同程度で
よい。５３ｂは注入されたほう素原子である。凸部５２
ａにも多少注入されても良い。次に、上記の窒化けい素
膜５６ａを取り除いた後、常圧ＣＶＤ法により酸化けい
素膜５５ａを堆積する［同図（ｄ）］。
残したままでほう素イオン５３ａの注入を行う［同図
（ｃ）］。加速電圧と、ドーズ量は実施例１と同程度で
よい。５３ｂは注入されたほう素原子である。凸部５２
ａにも多少注入されても良い。次に、上記の窒化けい素
膜５６ａを取り除いた後、常圧ＣＶＤ法により酸化けい
素膜５５ａを堆積する［同図（ｄ）］。
【００４５】続いて、堆積した酸化けい素膜５５ａを、
四フッ化炭素と水素の混合ガスを用いた反応性イオンエ
ッチングで全面エッチングし、凸部５２ａの側方に厚さ
０．５μｍのスペーサ５５ｂを形成する。さらに、これ
をマスクに燐イオン５４ａの注入を実施する［同図
（ｅ）］。加速電圧と、ドーズ量は実施例１と同程度で
よい。５４ｂは注入された燐原子である。凸部５２ａの
表面層にも注入されても良い。
四フッ化炭素と水素の混合ガスを用いた反応性イオンエ
ッチングで全面エッチングし、凸部５２ａの側方に厚さ
０．５μｍのスペーサ５５ｂを形成する。さらに、これ
をマスクに燐イオン５４ａの注入を実施する［同図
（ｅ）］。加速電圧と、ドーズ量は実施例１と同程度で
よい。５４ｂは注入された燐原子である。凸部５２ａの
表面層にも注入されても良い。
【００４６】この後、スペーサ５５ｂを取り除き、フォ
トレジスト５５ｃを表面に塗布する［同図（ｆ）］。す
ると、凸部では薄く、また凹部では厚く塗布される。こ
れを四フッ化炭素と酸素の混合ガスを用いた反応性イオ
ンエッチングで、塗布したフォトレジスト５５ｃとＳｉ
Ｃ基板の凸部５２ａとがほぼ同じエッチングレートにな
るようなエッチング条件で、エッチングすることによっ
て凸部５２ａを平坦化する［図５（ａ）］。凹凸は出来
るだけ小さく、例えば０．１〜０．２μｍになるように
する。あるいは、機械的な研磨でおこなっても良い。
トレジスト５５ｃを表面に塗布する［同図（ｆ）］。す
ると、凸部では薄く、また凹部では厚く塗布される。こ
れを四フッ化炭素と酸素の混合ガスを用いた反応性イオ
ンエッチングで、塗布したフォトレジスト５５ｃとＳｉ
Ｃ基板の凸部５２ａとがほぼ同じエッチングレートにな
るようなエッチング条件で、エッチングすることによっ
て凸部５２ａを平坦化する［図５（ａ）］。凹凸は出来
るだけ小さく、例えば０．１〜０．２μｍになるように
する。あるいは、機械的な研磨でおこなっても良い。
【００４７】塗布したフォトレジスト５５ｃを取り除
き、１６００℃２時間の熱処理を施す［同図（ｂ）］。
以降は実施例１と同様であり、熱酸化によりゲート酸化
膜５５ｄを形成し、減圧ＣＶＤ法によりゲート電極層と
なる多結晶シリコン層５６ｂを堆積する［同図
（ｃ）］。
き、１６００℃２時間の熱処理を施す［同図（ｂ）］。
以降は実施例１と同様であり、熱酸化によりゲート酸化
膜５５ｄを形成し、減圧ＣＶＤ法によりゲート電極層と
なる多結晶シリコン層５６ｂを堆積する［同図
（ｃ）］。
【００４８】更に、ゲート電極層５６のパターン形成を
する［同図（ｄ）］。この実施例３の特徴は実施例１、
実施例２と同様に、ｐベース領域５３およびｎソース領
域５４の深さおよび寸法関係について、自由度の高い設
計が可能である点ばかりなく、更に、ｐベース領域の選
択形成のためのマスクとして、炭化ケイ素基板自体を使
用している点である。
する［同図（ｄ）］。この実施例３の特徴は実施例１、
実施例２と同様に、ｐベース領域５３およびｎソース領
域５４の深さおよび寸法関係について、自由度の高い設
計が可能である点ばかりなく、更に、ｐベース領域の選
択形成のためのマスクとして、炭化ケイ素基板自体を使
用している点である。
【００４９】実施例１、実施例２では、マスク材料とし
て、適当な材料が中々なく、しかも注入イオンが突き抜
けるほど深くイオンを導入することができない。炭化ケ
イ素基板自体であれば、安定性も厚さ限界の問題も無
い。 ［実施例４］図６は本発明第四の実施例の炭化けい素Ｍ
ＯＳＦＥＴの部分断面図である。
て、適当な材料が中々なく、しかも注入イオンが突き抜
けるほど深くイオンを導入することができない。炭化ケ
イ素基板自体であれば、安定性も厚さ限界の問題も無
い。 ［実施例４］図６は本発明第四の実施例の炭化けい素Ｍ
ＯＳＦＥＴの部分断面図である。
【００５０】ｎ+ サブストレート６１上にエピタキシャ
ル成長によりｎドリフト層６２およびｐベース層６３を
積層した炭化けい素基板の表面層に、燐のイオン注入に
よりｎソース領域６４が形成されている。ｎソース領域
６４の形成されていない表面層に、ｐベース層６３を貫
通してｎドリフト層６２に達するｎウェル領域７１が形
成されている。そしてｎウェル領域７１とｎソース領域
６４とに挟まれたｐベース層６３の表面上にゲート絶縁
膜６５を介して多結晶シリコンのゲート電極層６６が設
けられている。ｎソース領域６４とｐベース層６３との
表面に共通に接触するソース電極６７とｎ+ サブストレ
ート６１の裏面に接触するドレイン電極６８が設けられ
ている。
ル成長によりｎドリフト層６２およびｐベース層６３を
積層した炭化けい素基板の表面層に、燐のイオン注入に
よりｎソース領域６４が形成されている。ｎソース領域
６４の形成されていない表面層に、ｐベース層６３を貫
通してｎドリフト層６２に達するｎウェル領域７１が形
成されている。そしてｎウェル領域７１とｎソース領域
６４とに挟まれたｐベース層６３の表面上にゲート絶縁
膜６５を介して多結晶シリコンのゲート電極層６６が設
けられている。ｎソース領域６４とｐベース層６３との
表面に共通に接触するソース電極６７とｎ+ サブストレ
ート６１の裏面に接触するドレイン電極６８が設けられ
ている。
【００５１】図８（ａ）ないし（ｇ）は実施例４の炭化
けい素ＭＯＳＦＥＴの製造工程順の部分断面図である。
先ず、基板としてｎ+ サブストレート６１上に厚さ１０
μｍのｎドリフト層６２、厚さ２μｍのｐベース層６３
をエピタキシャル成長により積層した炭化けい素基板を
用意する［図８（ａ）］。
けい素ＭＯＳＦＥＴの製造工程順の部分断面図である。
先ず、基板としてｎ+ サブストレート６１上に厚さ１０
μｍのｎドリフト層６２、厚さ２μｍのｐベース層６３
をエピタキシャル成長により積層した炭化けい素基板を
用意する［図８（ａ）］。
【００５２】炭化けい素基板表面上に減圧ＣＶＤ法によ
り厚さ４μｍの多結晶シリコン層を堆積し、フォトリソ
グラフィにより第一のマスク６６ａのパターン形成する
［同図（ｂ）］。このマスクはｎソース領域とｎウェル
領域の双方のイオン注入において共通に使用される。次
に、さきのマスク６６ａを残したまま、ＣＶＤ法により
酸化膜を堆積し、フォトリソグラフィにより第二のマス
ク６５ａをパターン形成し、ｎソース領域形成のための
燐イオン６４ａの注入をおこなう［同図（ｃ）］。マス
ク端は第一のマスク６６ａで規定されるので、第二マス
ク６５ａのパターニングの精度は緩和される。イオン注
入の条件は、実施例１のｎソース領域と同様でよい。６
４ｂは注入された燐原子である。
り厚さ４μｍの多結晶シリコン層を堆積し、フォトリソ
グラフィにより第一のマスク６６ａのパターン形成する
［同図（ｂ）］。このマスクはｎソース領域とｎウェル
領域の双方のイオン注入において共通に使用される。次
に、さきのマスク６６ａを残したまま、ＣＶＤ法により
酸化膜を堆積し、フォトリソグラフィにより第二のマス
ク６５ａをパターン形成し、ｎソース領域形成のための
燐イオン６４ａの注入をおこなう［同図（ｃ）］。マス
ク端は第一のマスク６６ａで規定されるので、第二マス
ク６５ａのパターニングの精度は緩和される。イオン注
入の条件は、実施例１のｎソース領域と同様でよい。６
４ｂは注入された燐原子である。
【００５３】燐イオン注入後、第二のマスク６５ａを除
去して、再度減圧ＣＶＤ法により多結晶シリコンを堆積
し、フォトリソグラフィにより第三のマスク６６ｂを形
成し、ｐベース層６３を貫通するｎウェル領域を形成す
るための燐イオン７１ａの注入をおこなう［同図
（ｄ）］。マスク端は第一のマスク６６ａで規定される
ので、第三マスク６６ｂのパターニングの精度は緩和さ
れる。イオン注入の条件は、加速電圧が４０ｋｅＶ、１
２０ｋｅＶ、４００ｋｅＶと１ＭｅＶ、ドーズ量は全部
で３×１０13ｃｍ-2、注入温度は１０００℃とした。７
１ｂは注入された燐原子である。
去して、再度減圧ＣＶＤ法により多結晶シリコンを堆積
し、フォトリソグラフィにより第三のマスク６６ｂを形
成し、ｐベース層６３を貫通するｎウェル領域を形成す
るための燐イオン７１ａの注入をおこなう［同図
（ｄ）］。マスク端は第一のマスク６６ａで規定される
ので、第三マスク６６ｂのパターニングの精度は緩和さ
れる。イオン注入の条件は、加速電圧が４０ｋｅＶ、１
２０ｋｅＶ、４００ｋｅＶと１ＭｅＶ、ドーズ量は全部
で３×１０13ｃｍ-2、注入温度は１０００℃とした。７
１ｂは注入された燐原子である。
【００５４】四フッ化炭素（ＣＦ4 ）と酸素（Ｏ2 ）と
の混合ガスを用いたドライエッチングで第一、および第
三のマスク６６ａ、６６ｂを除去した後、１６００℃、
２時間の熱処理を行い、不純物を活性化してｎソース領
域６４およびｎウェル領域７１を形成する［同図
（ｅ）］。ｎソース領域３４の接合深さは約０．２μｍ
である。
の混合ガスを用いたドライエッチングで第一、および第
三のマスク６６ａ、６６ｂを除去した後、１６００℃、
２時間の熱処理を行い、不純物を活性化してｎソース領
域６４およびｎウェル領域７１を形成する［同図
（ｅ）］。ｎソース領域３４の接合深さは約０．２μｍ
である。
【００５５】その後、熱酸化により厚さ６０ｎｍのゲー
ト絶縁膜６５の形成をし、その上に減圧ＣＶＤ法により
多結晶シリコンを堆積し、フォトリソグラフィによりパ
ターン形成して電極ゲート電極層６６とする［同図
（ｆ）］。図示しないが、その後、減圧ＣＶＤ法により
燐ガラスを堆積して絶縁膜とし、その絶縁膜に窓を開
け、ｎソース領域３４に接触するソース電極を設ける。
同時にゲート電極層６６に接触するゲート電極を設け、
また、ｎ+ サブストレートの裏面にドレイン電極を設け
る。
ト絶縁膜６５の形成をし、その上に減圧ＣＶＤ法により
多結晶シリコンを堆積し、フォトリソグラフィによりパ
ターン形成して電極ゲート電極層６６とする［同図
（ｆ）］。図示しないが、その後、減圧ＣＶＤ法により
燐ガラスを堆積して絶縁膜とし、その絶縁膜に窓を開
け、ｎソース領域３４に接触するソース電極を設ける。
同時にゲート電極層６６に接触するゲート電極を設け、
また、ｎ+ サブストレートの裏面にドレイン電極を設け
る。
【００５６】この実施例４の炭化けい素ＭＯＳＦＥＴに
おいても、ｎソース領域６４とｎウェル領域７１とに挟
まれたｐベース層の幅すなわちチャネル領域７０は、第
一マスク６６ａの幅によって自由にかつ、精度良く決め
られ、しかも均一性がよい。従って、特に不純物の拡散
がしにくい炭化けい素ＭＯＳＦＥＴにおいては、同じマ
スク端を用いたセルフアラインのものに比べ、高耐圧化
に適する構造といえる。
おいても、ｎソース領域６４とｎウェル領域７１とに挟
まれたｐベース層の幅すなわちチャネル領域７０は、第
一マスク６６ａの幅によって自由にかつ、精度良く決め
られ、しかも均一性がよい。従って、特に不純物の拡散
がしにくい炭化けい素ＭＯＳＦＥＴにおいては、同じマ
スク端を用いたセルフアラインのものに比べ、高耐圧化
に適する構造といえる。
【００５７】また、図１の第一の実施例の炭化ケイ素Ｍ
ＯＳＦＥＴと違っている点は、ｐベース層６４がエピタ
キシャル成長によって形成されており、そのｐベース層
６４を貫通してｎウェル領域７１がイオン注入で形成さ
れている点である。この方法ではＳｉＣではイオン注入
および活性化が困難なｐ型不純物のイオン注入を実施し
なくて済むことが特徴であり、非常に量産性がある。
ＯＳＦＥＴと違っている点は、ｐベース層６４がエピタ
キシャル成長によって形成されており、そのｐベース層
６４を貫通してｎウェル領域７１がイオン注入で形成さ
れている点である。この方法ではＳｉＣではイオン注入
および活性化が困難なｐ型不純物のイオン注入を実施し
なくて済むことが特徴であり、非常に量産性がある。
【００５８】以上の説明ではｎチャネル型のＭＯＳＦＥ
Ｔの例を示したが、逆の導電型のＭＯＳＦＥＴにも本発
明が適応可能なことは勿論である。なお、ｎ型、ｐ型の
不純物としては、燐、ほう素を用いたが、他にｎ型では
窒素、砒素など、ｐ型ではアルミニウムなどを用いるこ
ともできる。
Ｔの例を示したが、逆の導電型のＭＯＳＦＥＴにも本発
明が適応可能なことは勿論である。なお、ｎ型、ｐ型の
不純物としては、燐、ほう素を用いたが、他にｎ型では
窒素、砒素など、ｐ型ではアルミニウムなどを用いるこ
ともできる。
【００５９】
【発明の効果】以上説明したように本発明によれば、第
二導電型不純物の選択的なイオン注入に使用したマスク
より、幅の広いマスクを使用した第一導電型不純物のイ
オン注入によって形成された濃度分布を有する第一導電
型ソース領域をもつ炭化けい素縦型ＭＯＳＦＥＴとする
ことによって、チャネル領域の長さと、第二導電型ベー
ス領域の厚さとをそれぞれ独立に設計でき、例えばチャ
ネル領域でのパンチスルーが避けられる高耐圧に適する
構造とすることができる。
二導電型不純物の選択的なイオン注入に使用したマスク
より、幅の広いマスクを使用した第一導電型不純物のイ
オン注入によって形成された濃度分布を有する第一導電
型ソース領域をもつ炭化けい素縦型ＭＯＳＦＥＴとする
ことによって、チャネル領域の長さと、第二導電型ベー
ス領域の厚さとをそれぞれ独立に設計でき、例えばチャ
ネル領域でのパンチスルーが避けられる高耐圧に適する
構造とすることができる。
【００６０】製造方法としては、第二導電型ベース領域
および第一導電型ソース領域の形成のためそれぞれマス
クを使用した選択的なイオン注入をおこない、前記マス
クを除去して熱処理をおこなった後、ゲート絶縁膜を形
成するものとすることによって、ゲート絶縁膜への電界
のストレスを緩和し、炭化けい素縦型ＭＯＳＦＥＴの高
耐圧化を容易にした。
および第一導電型ソース領域の形成のためそれぞれマス
クを使用した選択的なイオン注入をおこない、前記マス
クを除去して熱処理をおこなった後、ゲート絶縁膜を形
成するものとすることによって、ゲート絶縁膜への電界
のストレスを緩和し、炭化けい素縦型ＭＯＳＦＥＴの高
耐圧化を容易にした。
【００６１】特に、スペーサを利用して、チャネル領域
の長さが精度よく形成され、安定した特性が歩留まりよ
く得られる。また、第二導電型ベース層の表面から第一
導電型ドリフト層に達するように形成された第一導電型
ウェル領域と、第二導電型ベース層の表面層に選択的に
形成された第一導電型ソース領域とをイオン注入により
形成することによって、第二導電型不純物のイオン注入
を不要にし、量産に適した構造の炭化けい素縦型ＭＯＳ
ＦＥＴを示した。
の長さが精度よく形成され、安定した特性が歩留まりよ
く得られる。また、第二導電型ベース層の表面から第一
導電型ドリフト層に達するように形成された第一導電型
ウェル領域と、第二導電型ベース層の表面層に選択的に
形成された第一導電型ソース領域とをイオン注入により
形成することによって、第二導電型不純物のイオン注入
を不要にし、量産に適した構造の炭化けい素縦型ＭＯＳ
ＦＥＴを示した。
【図１】本発明第一の実施例の炭化けい素縦型ＭＯＳＦ
ＥＴの断面図
ＥＴの断面図
【図２】（ａ）〜（ｆ）は本発明第一の実施例の炭化け
い素縦型ＭＯＳＦＥＴの製造方法を説明するための製造
工程順の断面図
い素縦型ＭＯＳＦＥＴの製造方法を説明するための製造
工程順の断面図
【図３】（ａ）〜（ｇ）は本発明の別の製造方法を説明
するための炭化けい素縦型ＭＯＳＦＥＴの製造工程順の
断面図
するための炭化けい素縦型ＭＯＳＦＥＴの製造工程順の
断面図
【図４】（ａ）〜（ｆ）は本発明第三の実施例の炭化け
い素縦型ＭＯＳＦＥＴの製造方法を説明するための製造
工程順の断面図
い素縦型ＭＯＳＦＥＴの製造方法を説明するための製造
工程順の断面図
【図５】（ａ）〜（ｄ）は図４（ｆ）に続く炭化けい素
縦型ＭＯＳＦＥＴの製造工程順の断面図
縦型ＭＯＳＦＥＴの製造工程順の断面図
【図６】本発明第四の実施例の炭化けい素縦型ＭＯＳＦ
ＥＴの断面図
ＥＴの断面図
【図７】シリコン縦型ＭＯＳＦＥＴの断面図
【図８】（ａ）〜（ｇ）は本発明第四の実施例の炭化け
い素縦型ＭＯＳＦＥＴの製造方法を説明するための製造
工程順の断面図
い素縦型ＭＯＳＦＥＴの製造方法を説明するための製造
工程順の断面図
【図９】（ａ）〜（ｆ）はシリコン縦型ＭＯＳＦＥＴの
製造工程順の断面図
製造工程順の断面図
【図１０】トレンチ型炭化けい素ＭＯＳＦＥＴの断面図
【図１１】従来のプレーナ型炭化けい素ＭＯＳＦＥＴの
断面図
断面図
１、２１、３１、４１、５１、６１ ｎ+ サブストレー
ト ２、１２、３２、４２、５２、６２ ｎドリフト層 ３、２３、３３、４３、５３ ｐベース領域 ３ａ、３３ａ、４３ａ、５３ａ ほう素イオン ３ｂ、３３ｂ、４３ｂ、５３ｂ ほう素原子 ４、１４、２４、４４、５４、６４ ｎソース領域 ４ａ、３４ａ、４４ａ、５４ａ、６４ａ、７１ａ 燐イ
オン ４ｂ、３４ｂ、４４ｂ、５４ｂ、６４ｂ、７１ｂ 燐原
子 ５、１５、３５、４５ｃ、５５ｄ、６５ｂ ゲート絶縁
膜 ６、１６、３６、４６、５６、６６ ゲート電極層 ６ａ、３６ｃ、４６ｂ、５６ｂ、６６ｃ 多結晶シリコ
ン層 ７、３７、６７ ソース電極 ８、３８、６８ ドレイン電極 ９、３９、６９ 絶縁膜 １０、２０、３０、４０、６０、７０ チャネル領域 １３、６３ ｐベース層 １５ａ コーナー部 １９ トレンチ ３６ａ、３６ｂ、４６ａ、６６ａ、６６ｂ 多結晶シリ
コンマスク ４５ａ、５５ａ ＣＶＤＳｉＯ2 膜 ４５ｂ、５５ｂ スペーサ ５２ａ 凸部 ５５ｃ フォトレジスト ５６ａ 窒化膜 ６５ａ ＣＶＤＳｉＯ2 マスク ７１ ｎウェル領域
ト ２、１２、３２、４２、５２、６２ ｎドリフト層 ３、２３、３３、４３、５３ ｐベース領域 ３ａ、３３ａ、４３ａ、５３ａ ほう素イオン ３ｂ、３３ｂ、４３ｂ、５３ｂ ほう素原子 ４、１４、２４、４４、５４、６４ ｎソース領域 ４ａ、３４ａ、４４ａ、５４ａ、６４ａ、７１ａ 燐イ
オン ４ｂ、３４ｂ、４４ｂ、５４ｂ、６４ｂ、７１ｂ 燐原
子 ５、１５、３５、４５ｃ、５５ｄ、６５ｂ ゲート絶縁
膜 ６、１６、３６、４６、５６、６６ ゲート電極層 ６ａ、３６ｃ、４６ｂ、５６ｂ、６６ｃ 多結晶シリコ
ン層 ７、３７、６７ ソース電極 ８、３８、６８ ドレイン電極 ９、３９、６９ 絶縁膜 １０、２０、３０、４０、６０、７０ チャネル領域 １３、６３ ｐベース層 １５ａ コーナー部 １９ トレンチ ３６ａ、３６ｂ、４６ａ、６６ａ、６６ｂ 多結晶シリ
コンマスク ４５ａ、５５ａ ＣＶＤＳｉＯ2 膜 ４５ｂ、５５ｂ スペーサ ５２ａ 凸部 ５５ｃ フォトレジスト ５６ａ 窒化膜 ６５ａ ＣＶＤＳｉＯ2 マスク ７１ ｎウェル領域
Claims (11)
- 【請求項１】第一導電型炭化けい素サブストレート上に
積層された炭化けい素からなる第一導電型ドリフト層
と、その第一導電型ドリフト層の表面層に選択的に形成
された第二導電型ベース領域と、その第二導電型ベース
領域内に選択的に形成された第一導電型ソース領域と、
第一導電型ソース領域と第一導電型ドリフト層とに挟ま
れた第二導電型ベース領域の表面露出部上の少なくとも
一部にゲート絶縁膜を介して設けられたゲート電極層
と、第一導電型ソース領域と第二導電型ベース領域との
表面に共通に接触するソース電極と、炭化けい素サブス
トレートの裏面に設けられたドレイン電極とを有する縦
形ＭＯＳＦＥＴにおいて、第一導電型ソース領域が、第
二導電型不純物の選択的なイオン注入に使用したマスク
より、幅の広いマスクを使用した第一導電型不純物のイ
オン注入によって形成された濃度分布を有することを特
徴とする炭化けい素縦型ＭＯＳＦＥＴ。 - 【請求項２】第一導電型ソース領域と第一導電型ドリフ
ト層とに挟まれた第二導電型ベース領域の表面露出部の
距離が、基板の厚さ方向の第二導電型ベース領域の距離
より大きいことを特徴とする請求項１記載の炭化けい素
縦型ＭＯＳＦＥＴ。 - 【請求項３】少なくとも第二導電型ベース領域の表面の
一部が第一導電型ソース領域の表面より突き出している
ことを特徴とする請求項１または２に記載の炭化けい素
縦型ＭＯＳＦＥＴ。 - 【請求項４】第二導電型ベース領域および第一導電型ソ
ース領域の形成のためそれぞれマスクを使用した選択的
なイオン注入をおこない、前記マスクを除去して熱処理
をおこなった後、ゲート絶縁膜を形成することを特徴と
する請求項１ないし３のいずれかに記載の炭化けい素縦
型ＭＯＳＦＥＴの製造方法。 - 【請求項５】第二導電型ベース領域形成のための第二導
電型不純物の選択的なイオン注入が、加速電圧を変えた
複数回のイオン注入であることを特徴とする請求項４記
載の炭化けい素縦型ＭＯＳＦＥＴの製造方法。 - 【請求項６】第二導電型ベース領域形成のための第二導
電型不純物の選択的なイオン注入に使用するマスクとそ
の両側に設けたスペーサとをマスクとした第一導電型不
純物のイオン注入によって第一導電型ソース領域を形成
することを特徴とする請求項５記載の炭化けい素縦型Ｍ
ＯＳＦＥＴの製造方法。 - 【請求項７】第一導電型ドリフト層の一部を第一のマス
クで覆い、所定の深さまで第一導電型ドリフト層をエッ
チングして凸部を形成する工程と、第二導電型ベース領
域形成のためのイオン注入をおこなう工程と、上記エッ
チング工程により生じた凸部の両側にスペーサを形成す
る工程と、第一導電型ソース領域形成のためのイオン注
入をおこなう工程と、エッチングにより生じた凸部の段
差を少なくするための平坦化工程とを備えたことを特徴
とする請求項６記載の炭化けい素縦型ＭＯＳＦＥＴの製
造方法。 - 【請求項８】第一導電型炭化けい素サブストレート上に
積層された炭化けい素からなる第一導電型ドリフト層
と、その第一導電型ドリフト層上に形成された第二導電
型ベース層と、その第二導電型ベース層の表面層に選択
的に形成された第一導電型ソース領域と、表面から第二
導電型ベース層を貫通して第一導電型ドリフト層に達す
るように形成された第一導電型ウェル領域と、第一導電
型ソース領域と第一導電型ウェル領域とに挟まれた第二
導電型ベース層の表面露出部上の少なくとも一部にゲー
ト絶縁膜を介して設けられたゲート電極層と、第一導電
型ソース領域と第二導電型ベース層との表面に共通に接
触するソース電極と、炭化けい素基板の裏面に設けられ
たドレイン電極とを有することを特徴とする炭化けい素
縦型ＭＯＳＦＥＴ。 - 【請求項９】第一導電型がｎ型、第二導電型がｐ型であ
ることを特徴とする請求項８記載の炭化けい素縦型ＭＯ
ＳＦＥＴ。 - 【請求項１０】第一導電型炭化けい素サブストレート上
に、炭化けい素からなる第一導電型ドリフト層と第二導
電型ベース層とがエピタキシャル成長により積層された
基板を用い、その第二導電型ベース層表面上に第一のマ
スクを形成する工程と、その第一のマスクにより選択的
に第二導電型ベース層の表面層に第一導電型ソース領域
形成のためのイオン注入をおこなう工程と、第二のマス
クを形成する工程と、その第二のマスクにより選択的に
第二導電型ベース層の表面層に第一導電型ウェル領域形
成のためのイオン注入をおこなう工程とを備えたことを
特徴とする請求項８または９に記載の炭化けい素縦型Ｍ
ＯＳＦＥＴの製造方法。 - 【請求項１１】第一導電型炭化けい素サブストレート上
に、炭化けい素からなる第一導電型ドリフト層と第二導
電型ベース層とがエピタキシャル成長により積層された
基板を用い、その第二導電型ベース層表面上に第一のマ
スクを形成する工程と、その第一のマスクと一部が重な
るように第二のマスクを形成する工程と、その第一のマ
スクと第二のマスクとにより選択的に第二導電型ベース
層の表面層に第一導電型ソース領域形成のためのイオン
注入をおこなう工程と、第一のマスクと一部が重なるよ
うに第三のマスクを形成する工程と、その第一のマスク
と第三のマスクとにより選択的に第二導電型ベース層の
表面層に第一導電型ウェル領域形成のためのイオン注入
をおこなう工程とを備えたことを特徴とする請求項８ま
たは９に記載の炭化けい素縦型ＭＯＳＦＥＴの製造方
法。
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|---|---|
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| JP3206727B2 JP3206727B2 (ja) | 2001-09-10 |
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Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000138231A (ja) * | 1998-10-29 | 2000-05-16 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2001085687A (ja) * | 1999-09-14 | 2001-03-30 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| JP2002299620A (ja) * | 2001-03-30 | 2002-10-11 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2003100657A (ja) * | 2001-09-20 | 2003-04-04 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| JP2003318397A (ja) * | 2002-04-24 | 2003-11-07 | Nissan Motor Co Ltd | 電界効果トランジスタとその製造方法 |
| JP2004207476A (ja) * | 2002-12-25 | 2004-07-22 | Mitsubishi Electric Corp | 電力用半導体装置及び電力用半導体装置の製造方法 |
| EP1519419A2 (en) | 2003-09-24 | 2005-03-30 | Nissan Motor Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7005704B2 (en) | 2003-06-16 | 2006-02-28 | Nissan Motor Co., Ltd. | Insulated gate drive semiconductor device |
| JP2006524433A (ja) * | 2003-04-24 | 2006-10-26 | クリー インコーポレイテッド | 自己整合ソースおよびウェル領域を有する炭化珪素パワーデバイスならびにその製造方法 |
| JP2007088275A (ja) * | 2005-09-22 | 2007-04-05 | Sumitomo Electric Ind Ltd | 窒化ガリウム系ｍｉｓトランジスタ |
| US7217950B2 (en) | 2002-10-11 | 2007-05-15 | Nissan Motor Co., Ltd. | Insulated gate tunnel-injection device having heterojunction and method for manufacturing the same |
| KR100758343B1 (ko) | 2005-04-19 | 2007-09-14 | 가부시키가이샤 덴소 | 탄화 규소 반도체 장치 |
| US7282739B2 (en) | 2002-04-26 | 2007-10-16 | Nissan Motor Co., Ltd. | Silicon carbide semiconductor device |
| JP2008503894A (ja) * | 2004-06-22 | 2008-02-07 | クリー インコーポレイテッド | 炭化ケイ素デバイスおよびその作製方法 |
| JP2008098536A (ja) * | 2006-10-16 | 2008-04-24 | National Institute Of Advanced Industrial & Technology | 炭化ケイ素半導体装置およびその製造方法 |
| WO2008087763A1 (ja) * | 2007-01-16 | 2008-07-24 | Panasonic Corporation | 半導体装置およびその製造方法 |
| JP2009147381A (ja) * | 2003-03-28 | 2009-07-02 | Mitsubishi Electric Corp | ＳｉＣを用いた縦型ＭＯＳＦＥＴの製造方法 |
| WO2011010608A1 (ja) * | 2009-07-24 | 2011-01-27 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法 |
| JP2011060930A (ja) * | 2009-09-09 | 2011-03-24 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| JP2011211232A (ja) * | 2011-06-23 | 2011-10-20 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2012059744A (ja) * | 2010-09-06 | 2012-03-22 | Toshiba Corp | 半導体装置 |
| WO2012086257A1 (ja) * | 2010-12-22 | 2012-06-28 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| JP2012160509A (ja) * | 2011-01-31 | 2012-08-23 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2012235001A (ja) * | 2011-05-06 | 2012-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP5184779B2 (ja) * | 2004-02-27 | 2013-04-17 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2014135494A (ja) * | 2013-01-14 | 2014-07-24 | Samsung Electronics Co Ltd | 二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法 |
| US9281365B2 (en) | 2013-09-03 | 2016-03-08 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JP2016076553A (ja) * | 2014-10-03 | 2016-05-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2021056100A (ja) * | 2019-09-30 | 2021-04-08 | 三菱電機株式会社 | 半導体試験装置、半導体装置の試験方法および半導体装置の製造方法 |
| JP2022503888A (ja) * | 2018-09-28 | 2022-01-12 | ゼネラル・エレクトリック・カンパニイ | 広バンド・ギャップ半導体デバイスを製造するときの高エネルギ注入中におけるマスキング・システムおよび方法 |
Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3216804B2 (ja) * | 1998-01-06 | 2001-10-09 | 富士電機株式会社 | 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ |
| JP3460585B2 (ja) * | 1998-07-07 | 2003-10-27 | 富士電機株式会社 | 炭化けい素ｍｏｓ半導体素子の製造方法 |
| JP3344562B2 (ja) * | 1998-07-21 | 2002-11-11 | 富士電機株式会社 | 炭化けい素半導体装置の製造方法 |
| US6972436B2 (en) * | 1998-08-28 | 2005-12-06 | Cree, Inc. | High voltage, high temperature capacitor and interconnection structures |
| US6429041B1 (en) * | 2000-07-13 | 2002-08-06 | Cree, Inc. | Methods of fabricating silicon carbide inversion channel devices without the need to utilize P-type implantation |
| US6610366B2 (en) | 2000-10-03 | 2003-08-26 | Cree, Inc. | Method of N2O annealing an oxide layer on a silicon carbide layer |
| US6767843B2 (en) | 2000-10-03 | 2004-07-27 | Cree, Inc. | Method of N2O growth of an oxide layer on a silicon carbide layer |
| US6956238B2 (en) | 2000-10-03 | 2005-10-18 | Cree, Inc. | Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel |
| US7067176B2 (en) | 2000-10-03 | 2006-06-27 | Cree, Inc. | Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment |
| JP4830213B2 (ja) * | 2001-05-08 | 2011-12-07 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| JP3559971B2 (ja) * | 2001-12-11 | 2004-09-02 | 日産自動車株式会社 | 炭化珪素半導体装置およびその製造方法 |
| US7022378B2 (en) * | 2002-08-30 | 2006-04-04 | Cree, Inc. | Nitrogen passivation of interface states in SiO2/SiC structures |
| WO2004036655A1 (ja) * | 2002-10-18 | 2004-04-29 | National Institute Of Advanced Industrial Science And Technology | 炭化ケイ素半導体装置及びその製造方法 |
| US7221010B2 (en) * | 2002-12-20 | 2007-05-22 | Cree, Inc. | Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors |
| JP2004319964A (ja) * | 2003-03-28 | 2004-11-11 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US8133789B1 (en) | 2003-04-11 | 2012-03-13 | Purdue Research Foundation | Short-channel silicon carbide power mosfet |
| US6979863B2 (en) * | 2003-04-24 | 2005-12-27 | Cree, Inc. | Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same |
| DE10355587B4 (de) * | 2003-11-28 | 2007-05-24 | Infineon Technologies Ag | Verfahren zur Herstellung eines vertikalen Leistungs-Halbleitertransistors |
| JP4418794B2 (ja) * | 2004-02-06 | 2010-02-24 | パナソニック株式会社 | 炭化珪素半導体素子の製造方法 |
| US20060261346A1 (en) * | 2005-05-18 | 2006-11-23 | Sei-Hyung Ryu | High voltage silicon carbide devices having bi-directional blocking capabilities and methods of fabricating the same |
| US7615801B2 (en) * | 2005-05-18 | 2009-11-10 | Cree, Inc. | High voltage silicon carbide devices having bi-directional blocking capabilities |
| US7391057B2 (en) * | 2005-05-18 | 2008-06-24 | Cree, Inc. | High voltage silicon carbide devices having bi-directional blocking capabilities |
| US7414268B2 (en) | 2005-05-18 | 2008-08-19 | Cree, Inc. | High voltage silicon carbide MOS-bipolar devices having bi-directional blocking capabilities |
| US7528040B2 (en) | 2005-05-24 | 2009-05-05 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
| US7727904B2 (en) * | 2005-09-16 | 2010-06-01 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| US20080014693A1 (en) * | 2006-07-12 | 2008-01-17 | General Electric Company | Silicon carbide vertical mosfet design for fast switching applications |
| US7728402B2 (en) | 2006-08-01 | 2010-06-01 | Cree, Inc. | Semiconductor devices including schottky diodes with controlled breakdown |
| US8432012B2 (en) | 2006-08-01 | 2013-04-30 | Cree, Inc. | Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same |
| WO2008020911A2 (en) | 2006-08-17 | 2008-02-21 | Cree, Inc. | High power insulated gate bipolar transistors |
| US8835987B2 (en) * | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| JP4786621B2 (ja) * | 2007-09-20 | 2011-10-05 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US8492771B2 (en) * | 2007-09-27 | 2013-07-23 | Infineon Technologies Austria Ag | Heterojunction semiconductor device and method |
| US8035112B1 (en) | 2008-04-23 | 2011-10-11 | Purdue Research Foundation | SIC power DMOSFET with self-aligned source contact |
| IT1392577B1 (it) * | 2008-12-30 | 2012-03-09 | St Microelectronics Rousset | Processo di fabbricazione di un dispositivo elettronico di potenza integrato in un substrato semiconduttore ad ampio intervallo di banda proibita e dispositivo elettronico cosi' ottenuto |
| US7829402B2 (en) * | 2009-02-10 | 2010-11-09 | General Electric Company | MOSFET devices and methods of making |
| SG10201600407SA (en) * | 2009-02-20 | 2016-02-26 | Semiconductor Energy Lab | Semiconductor device and manufacturing method of the same |
| US8288220B2 (en) | 2009-03-27 | 2012-10-16 | Cree, Inc. | Methods of forming semiconductor devices including epitaxial layers and related structures |
| US8294507B2 (en) | 2009-05-08 | 2012-10-23 | Cree, Inc. | Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits |
| US8629509B2 (en) * | 2009-06-02 | 2014-01-14 | Cree, Inc. | High voltage insulated gate bipolar transistors with minority carrier diverter |
| US8193848B2 (en) | 2009-06-02 | 2012-06-05 | Cree, Inc. | Power switching devices having controllable surge current capabilities |
| US8541787B2 (en) * | 2009-07-15 | 2013-09-24 | Cree, Inc. | High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability |
| US8354690B2 (en) | 2009-08-31 | 2013-01-15 | Cree, Inc. | Solid-state pinch off thyristor circuits |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US8415671B2 (en) | 2010-04-16 | 2013-04-09 | Cree, Inc. | Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices |
| JP5861081B2 (ja) | 2010-06-03 | 2016-02-16 | パナソニックＩｐマネジメント株式会社 | 半導体装置およびこれを用いた半導体リレー |
| US8815721B2 (en) * | 2010-12-17 | 2014-08-26 | General Electric Company | Semiconductor device and method of manufacturing the same |
| US9029945B2 (en) | 2011-05-06 | 2015-05-12 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9142662B2 (en) | 2011-05-06 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9673283B2 (en) | 2011-05-06 | 2017-06-06 | Cree, Inc. | Power module for supporting high current densities |
| US9984894B2 (en) | 2011-08-03 | 2018-05-29 | Cree, Inc. | Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions |
| KR101870873B1 (ko) * | 2011-08-04 | 2018-07-20 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조방법 |
| US9373617B2 (en) | 2011-09-11 | 2016-06-21 | Cree, Inc. | High current, low switching loss SiC power module |
| US9640617B2 (en) | 2011-09-11 | 2017-05-02 | Cree, Inc. | High performance power module |
| US9123798B2 (en) | 2012-12-12 | 2015-09-01 | General Electric Company | Insulating gate field effect transistor device and method for providing the same |
| JP5802231B2 (ja) | 2013-03-22 | 2015-10-28 | 株式会社東芝 | 半導体装置及びその製造方法 |
| CN105590855A (zh) * | 2014-10-23 | 2016-05-18 | 北大方正集团有限公司 | 一种结型场效应管的制作方法 |
| JP6616280B2 (ja) * | 2016-12-27 | 2019-12-04 | トヨタ自動車株式会社 | スイッチング素子 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4561168A (en) * | 1982-11-22 | 1985-12-31 | Siliconix Incorporated | Method of making shadow isolated metal DMOS FET device |
| US5322802A (en) * | 1993-01-25 | 1994-06-21 | North Carolina State University At Raleigh | Method of fabricating silicon carbide field effect transistor |
| US5448081A (en) * | 1993-02-22 | 1995-09-05 | Texas Instruments Incorporated | Lateral power MOSFET structure using silicon carbide |
| JPH0799312A (ja) * | 1993-02-22 | 1995-04-11 | Texas Instr Inc <Ti> | 半導体装置とその製法 |
| US5510281A (en) * | 1995-03-20 | 1996-04-23 | General Electric Company | Method of fabricating a self-aligned DMOS transistor device using SiC and spacers |
| US5877515A (en) * | 1995-10-10 | 1999-03-02 | International Rectifier Corporation | SiC semiconductor device |
| US5877041A (en) * | 1997-06-30 | 1999-03-02 | Harris Corporation | Self-aligned power field effect transistor in silicon carbide |
-
1997
- 1997-02-20 JP JP03608097A patent/JP3206727B2/ja not_active Expired - Lifetime
-
1998
- 1998-02-18 DE DE19806838A patent/DE19806838A1/de not_active Withdrawn
- 1998-02-20 US US09/027,305 patent/US6054352A/en not_active Expired - Lifetime
-
2000
- 2000-01-12 US US09/482,391 patent/US6465807B1/en not_active Expired - Lifetime
Cited By (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4595139B2 (ja) * | 1998-10-29 | 2010-12-08 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| JP2000138231A (ja) * | 1998-10-29 | 2000-05-16 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2001085687A (ja) * | 1999-09-14 | 2001-03-30 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| JP2002299620A (ja) * | 2001-03-30 | 2002-10-11 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2003100657A (ja) * | 2001-09-20 | 2003-04-04 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| JP2003318397A (ja) * | 2002-04-24 | 2003-11-07 | Nissan Motor Co Ltd | 電界効果トランジスタとその製造方法 |
| US7282739B2 (en) | 2002-04-26 | 2007-10-16 | Nissan Motor Co., Ltd. | Silicon carbide semiconductor device |
| US7485895B2 (en) | 2002-04-26 | 2009-02-03 | Nissan Motor Co., Ltd. | Silicon carbide semiconductor device |
| US7217950B2 (en) | 2002-10-11 | 2007-05-15 | Nissan Motor Co., Ltd. | Insulated gate tunnel-injection device having heterojunction and method for manufacturing the same |
| JP2004207476A (ja) * | 2002-12-25 | 2004-07-22 | Mitsubishi Electric Corp | 電力用半導体装置及び電力用半導体装置の製造方法 |
| JP2009147381A (ja) * | 2003-03-28 | 2009-07-02 | Mitsubishi Electric Corp | ＳｉＣを用いた縦型ＭＯＳＦＥＴの製造方法 |
| JP2006524433A (ja) * | 2003-04-24 | 2006-10-26 | クリー インコーポレイテッド | 自己整合ソースおよびウェル領域を有する炭化珪素パワーデバイスならびにその製造方法 |
| US7005704B2 (en) | 2003-06-16 | 2006-02-28 | Nissan Motor Co., Ltd. | Insulated gate drive semiconductor device |
| US8507345B2 (en) | 2003-09-24 | 2013-08-13 | Nissan Motor Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7173307B2 (en) | 2003-09-24 | 2007-02-06 | Nissan Motor Co., Ltd. | Semiconductor device and manufacturing method thereof |
| EP1519419A2 (en) | 2003-09-24 | 2005-03-30 | Nissan Motor Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8053320B2 (en) | 2003-09-24 | 2011-11-08 | Nissan Motor Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP5184779B2 (ja) * | 2004-02-27 | 2013-04-17 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2008503894A (ja) * | 2004-06-22 | 2008-02-07 | クリー インコーポレイテッド | 炭化ケイ素デバイスおよびその作製方法 |
| KR100758343B1 (ko) | 2005-04-19 | 2007-09-14 | 가부시키가이샤 덴소 | 탄화 규소 반도체 장치 |
| JP2007088275A (ja) * | 2005-09-22 | 2007-04-05 | Sumitomo Electric Ind Ltd | 窒化ガリウム系ｍｉｓトランジスタ |
| US7728336B2 (en) | 2006-10-16 | 2010-06-01 | National Institute Of Advanced Industrial Science And Technology | Silicon carbide semiconductor device and method for producing the same |
| WO2008047522A1 (fr) * | 2006-10-16 | 2008-04-24 | National Institute Of Advanced Industrial Science And Technology | dispositif semi-conducteur en carbure de silicium et son procédé de fabrication |
| JP2008098536A (ja) * | 2006-10-16 | 2008-04-24 | National Institute Of Advanced Industrial & Technology | 炭化ケイ素半導体装置およびその製造方法 |
| US7981817B2 (en) | 2007-01-16 | 2011-07-19 | Panasonic Corporation | Method for manufacturing semiconductor device using multiple ion implantation masks |
| WO2008087763A1 (ja) * | 2007-01-16 | 2008-07-24 | Panasonic Corporation | 半導体装置およびその製造方法 |
| WO2011010608A1 (ja) * | 2009-07-24 | 2011-01-27 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法 |
| US8367536B2 (en) | 2009-07-24 | 2013-02-05 | Mitsubishi Electric Corporation | Method for manufacturing silicon carbide semiconductor device |
| JP5474068B2 (ja) * | 2009-07-24 | 2014-04-16 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法 |
| JP2011060930A (ja) * | 2009-09-09 | 2011-03-24 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US9029869B2 (en) | 2010-09-06 | 2015-05-12 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2012059744A (ja) * | 2010-09-06 | 2012-03-22 | Toshiba Corp | 半導体装置 |
| US9082683B2 (en) | 2010-12-22 | 2015-07-14 | Sumitomo Electric Industries, Ltd. | Method of manufacturing silicon carbide semiconductor device |
| JP5725024B2 (ja) * | 2010-12-22 | 2015-05-27 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| US8642436B2 (en) | 2010-12-22 | 2014-02-04 | Sumitomo Electric Industries, Ltd. | Method of manufacturing silicon carbide semiconductor device |
| WO2012086257A1 (ja) * | 2010-12-22 | 2012-06-28 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| JPWO2012086257A1 (ja) * | 2010-12-22 | 2014-05-22 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| JP2012160509A (ja) * | 2011-01-31 | 2012-08-23 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2012235001A (ja) * | 2011-05-06 | 2012-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2011211232A (ja) * | 2011-06-23 | 2011-10-20 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2014135494A (ja) * | 2013-01-14 | 2014-07-24 | Samsung Electronics Co Ltd | 二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法 |
| US9281365B2 (en) | 2013-09-03 | 2016-03-08 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JP2016076553A (ja) * | 2014-10-03 | 2016-05-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9922829B2 (en) | 2014-10-03 | 2018-03-20 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| JP2022503888A (ja) * | 2018-09-28 | 2022-01-12 | ゼネラル・エレクトリック・カンパニイ | 広バンド・ギャップ半導体デバイスを製造するときの高エネルギ注入中におけるマスキング・システムおよび方法 |
| JP2021056100A (ja) * | 2019-09-30 | 2021-04-08 | 三菱電機株式会社 | 半導体試験装置、半導体装置の試験方法および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6054352A (en) | 2000-04-25 |
| US6465807B1 (en) | 2002-10-15 |
| JP3206727B2 (ja) | 2001-09-10 |
| DE19806838A1 (de) | 1998-08-27 |
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