JP2021056100A - 半導体試験装置、半導体装置の試験方法および半導体装置の製造方法 - Google Patents

半導体試験装置、半導体装置の試験方法および半導体装置の製造方法 Download PDF

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Abstract

【課題】本発明は、半導体装置を複数個同時に試験することができ、一部の半導体装置で不具合が発生しても他の素子特性が良好な半導体装置について試験を継続することができる半導体試験装置を得ることを目的とするものである。【解決手段】本発明に係る半導体試験装置は、ドレイン電極７ａ（高電圧端子）とソース電極７ｃ（低電圧端子）とを有する半導体装置７を被試験物とする半導体試験装置であって、電源１の低圧側とソース電極７ｃとを接続する回路遮断スイッチ１３（第１スイッチ）と、一端がドレイン電極７ａ、他端がソース電極７ｃに接続されるドレインソース間スイッチ１４（第２スイッチ）とを備える。いずれかの半導体装置７で基準値以上の漏れ電流が検出された場合は、当該半導体装置７に接続された回路遮断スイッチ１３をオフに制御した後に、ドレインソース間スイッチ１４をオンに制御する。【選択図】図２

Description

本開示は、半導体装置を試験する半導体試験装置、半導体試験装置を用いた半導体装置の試験方法および半導体装置の製造方法に関する。
半導体装置の製造工程において、温度や電圧の負荷をかけるバーンイン試験を行うことで、多数の結晶欠陥が内在した相対的に寿命の短い素子等を不良品として選別している。これによって、半導体装置の信頼性を確保することができる。特に、炭化珪素（ＳｉＣ）を主材料とする半導体装置では、シリコン（Ｓｉ）を主材料とする半導体装置と比較して結晶欠陥が多いため、バーンイン試験による選別が重要となる。
このようなバーンイン試験は試験時間が長時間に及ぶことが課題とされており、従来技術では、半導体ウエハ上に形成された複数個の半導体装置に同時に電圧を印加し、バーンイン試験を行うことができる半導体試験装置が開示されている（例えば、特許文献１参照）。
特開２０１９−０４６９０７号公報
しかしながら、上記した従来の半導体試験装置では、同時に電圧印加する複数個の半導体装置のうち一部の半導体装置について基準値以上の漏れ電流が発生する等の不具合が生じると、その後電圧印加を継続することで当該半導体装置によって試験回路が短絡してしまい、他の素子特性が良好な半導体装置についても試験が継続できなくなるという課題があった。
本開示は、上記した課題を解決するためになされたものであり、半導体装置を複数個同時に試験することができ、一部の半導体装置で不具合が発生しても他の素子特性が良好な半導体装置について試験を継続することができる半導体試験装置を得ることを目的とするものである。
本開示に係る半導体試験装置は、電源と、被試験物である複数個の半導体装置の各々に設けられた高電圧端子と電源の高電圧側とを接続する高電圧配線と、半導体装置の各々に設けられた低電圧端子と電源の低電圧側とを接続する低電圧配線と、半導体装置の各々に対して、一端が電源の低電圧側と、他端が低電圧端子と、低電圧配線を介して直列に接続される第１スイッチと、半導体装置の各々に対して、一端が高電圧端子に、他端が低電圧端子に接続される第２スイッチと、第１スイッチおよび第２スイッチを制御する制御回路と、を備える。
本開示に係る半導体装置の試験方法は、電源の高電圧側と複数個の半導体装置の各々に設けられた高電圧端子とを電気的に接続するステップと、電源の低電圧側と半導体装置の各々に設けられた低電圧端子とを電気的に接続するステップと、複数個の半導体装置の各々に対して、同時に電圧印加を開始して、漏れ電流を検出するステップと、基準値以上の漏れ電流が検出された半導体装置を不良の半導体装置と判定し、不良の半導体装置と電源の低電圧側とを電気的に切り離した後に、不良の半導体装置の低電圧端子の電位を高電圧端子と同電位まで上げるステップと、を含む。
本開示に係る半導体装置の製造方法は、基板の表面にドリフト層を形成する工程と、ドリフト層の上にウェル領域を選択的に形成する工程と、ウェル領域の表層部にソース領域を選択的に形成する工程と、ウェル領域およびソース領域を含むドリフト層の表面側にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上にゲート電極を形成する工程と、ソース領域の上にソース電極を形成する工程と、基板の裏面にドレイン電極を形成する工程と、以上の工程を経て完成した複数個の半導体装置が形成された半導体ウエハを、半導体ウエハの裏面側が接触するようにウエハステージ上に載置し、電源の高電圧側とドレイン電極とを電気的に接続する工程と、半導体ウエハの表面側にプローブを接触させ、電源の低電圧側とソース電極とを電気的に接続する工程と、複数個の半導体装置の各々に対して、同時に電圧印加を開始して、漏れ電流を検出する工程と、基準値以上の漏れ電流が検出された半導体装置を不良の半導体装置と判定し、不良の半導体装置と電源の低圧側とを電気的に切り離した後に、不良の半導体装置のソース電極の電位をドレイン電極と同電位まで上げる工程と、試験により不良と判断された半導体装置に印をつける工程と、半導体ウエハに形成された半導体装置をダイシングする工程と、ダイシングされた半導体装置の良品と不良品とを選別する工程と、を含む。
本開示に係る半導体試験装置は、被試験物である複数個の半導体装置の各々に対して、一端が半導体試験装置の電源の低圧側と、他端が半導体装置の低電圧端子と直列に接続される第１スイッチと、半導体装置の各々に対して、一端が半導体装置の高電圧端子に、他端が低電圧端子にそれぞれ接続される第２スイッチとを設けたことで、複数個の半導体装置を同時に試験する際に、一部に不良の半導体装置が発生しても、他の半導体装置については影響を与えることなく、試験を継続することができるという効果を有する。
実施の形態１の半導体試験装置を示す概略図。 実施の形態１の半導体試験装置の試験回路を示す回路図。 実施の形態１の半導体試験装置を用いた試験方法を示すフローチャート。 実施の形態１の半導体試験装置の試験開始時の試験回路を示す回路図。 実施の形態１の半導体試験装置の試験開始後の試験回路の一例を示す回路図。 実施の形態１の半導体試験装置の変形例の試験回路を示す回路図。 実施の形態２の半導体試験装置の試験回路を示す回路図。 実施の形態２の半導体試験装置の試験開始時の試験回路を示す回路図。 実施の形態２の半導体試験装置の試験開始後の試験回路の一例を示す回路図。 実施の形態２の半導体試験装置の変形例の試験回路を示す回路図。 実施の形態３の半導体試験装置の試験回路の回路図。 実施の形態３の半導体試験装置の応用例の試験回路を示す回路図。 実施の形態４の半導体装置の製造方法を示すフローチャート。
以下、図面に基づいて実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の符号を付し、その説明は繰り返さない。
実施の形態１．
実施の形態１の半導体試験装置について、図１から図５を用いて説明する。図１は、本実施の形態の半導体試験装置１００を示す概略図であり、図２は、その試験回路１１０を示す回路図である。図３は、半導体試験装置１００を用いた試験方法を示すフローチャートである。また、図４は、試験開始時の試験回路１１０を示す回路図、図５は、試験開始後の試験回路１１０の一例を示す回路図である。
まず、半導体試験装置１００の構成について、図１を用いて説明する。
半導体試験装置１００は、電源１と、電源１の高電圧側に接続されたウエハステージ２と、電気的に独立した複数個のプローブ３と、プローブ３を保持して電源１の低電圧側に接続されたプローブカード４と、内部にスイッチおよび制御回路５ａを有する制御部５と、を有する。また、プローブ３は、制御部５を介して電源１の高電圧側とも電気的に接続されている。なお、半導体ウエハ６および半導体ウエハ６に形成された半導体装置７は被試験物であり、半導体試験装置１００の構成には含まれない。また、図１では一部の構成を省略しているが、半導体試験装置１００は、図２で示す試験回路１１０を有するように構成される。図２については後述する。
以下、半導体試験装置１００の試験対象が縦型のＳｉＣ−ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ／金属酸化物半導体電界効果トランジスタ）である場合を一例として詳細を説明する。
被試験物の半導体装置７は、図２で点線の枠内に示すように、ドレイン電極７ａ（高電圧端子）、ゲート電極７ｂ、ソース電極７ｃ（低電圧端子）をそれぞれ有する縦型のＳｉＣ−ＭＯＳＦＥＴである。なお、図１では、ドレイン電極７ａ、ゲート電極７ｂ、ソース電極７ｃは図示していないが、半導体装置７のドレイン電極７ａは半導体ウエハ６の裏面側、すなわちウエハステージ２側に、複数個の半導体装置７にそれぞれ形成されている。また、半導体装置７のゲート電極７ｂおよびソース電極７ｃは半導体ウエハ６の表面側、すなわちプローブ３側に、複数個の半導体装置７に対してそれぞれ独立して形成されている。
ウエハステージ２は、半導体ウエハ６を載置するための導電性のステージであり、高電圧配線１１を用いて、制御部５を介して電源１の高電圧側と電気的に接続されている。すなわち、ウエハステージ２は、半導体ウエハ６の下面側に形成されたドレイン電極７ａが接触するように半導体ウエハ６が載置されることで、半導体装置７のドレイン電極７ａと電源１の高電圧側とを電気的に接続する。このとき、ドレイン電極７ａは半導体ウエハ６の裏面側にそれぞれ形成されているため、複数個の半導体装置７のドレイン電極７ａは、ウエハステージ２を介して共通して電源１の高電圧側と電気的に接続される。
プローブ３は、プローブカード４に保持され、各々独立した複数個の端子である。プローブ３は、半導体ウエハ６の上面側に形成されたソース電極７ｃに各々独立して接続される。また、プローブ３は、プローブカード４、制御部５を介して、低電圧配線１２を用いて、電源１の低電圧側と電気的に接続されている。すなわち、プローブ３は、半導体装置７のソース電極７ｃに接触されることで、半導体装置７のソース電極７ｃと電源１の低電圧側とを電気的に接続する。ソース電極７ｃは複数個の半導体装置７に対してそれぞれ独立して形成されており、各々のソース電極７ｃが複数個のプローブ３を介して電源１の低電圧側と電気的に接続される。なお、図１では、プローブ３からプローブカード４を介して制御部５と接続される低電圧配線１２は簡略化して示しているが、複数個の端子に接続される各々独立した複数個の配線が用いられる。また、プローブ３は、制御部５を介して電源１の高電圧側とも電気的に接続されている。
このようにして、ウエハステージ２およびプローブ３を用いて半導体ウエハ６の下面側に形成されたドレイン電極７ａおよび上面側に形成されたソース電極７ｃがそれぞれ電源１と電気的に接続されることで、半導体試験装置１００は、複数個の半導体装置７のドレイン−ソース間に同時に電圧を印加してバーンイン試験を行うことができる。
プローブカード４は、上記したようにプローブ３を保持しており、半導体試験装置１００からプローブ３と共に着脱可能に構成される。プローブカード４が着脱可能であることによって、試験対象や目的に応じて種々の異なるプローブカードに取り換えることができる。また、プローブカード４には、必要に応じて内部に電源やスイッチ等の回路構成を備えてもよい。
制御部５は、半導体試験装置１００の試験回路を制御するために、電源１の高電圧側に接続された高電圧配線１１と、電源１の低電圧側に接続された低電圧配線１２とに接続して設けられる。制御部５には、その内部構成として、制御回路５ａと、図２の試験回路１１０で示す複数個の回路遮断スイッチ１３（第１スイッチ）と、複数個のドレインソース間スイッチ１４（第２スイッチ）と、が備えられている。なお、回路遮断スイッチ１３およびドレインソース間スイッチ１４についての詳細は、試験回路１１０についての説明にて後述する。また、制御部５は、シャント抵抗間の電圧を測定する電圧検出回路（図示せず）をさらに備えてもよい。
また、半導体試験装置１００は、半導体装置７の不具合や劣化を検出することを目的として、電圧印加時の漏れ電流を測定するための漏れ電流検出回路（図示せず）をさらに備える。
次に、半導体試験装置１００の試験回路１１０について、図２を用いて説明する。
試験回路１１０は、電源１の高電圧側に接続された高電圧配線１１と、電源１の低電圧側に接続された低電圧配線１２と、被試験物である半導体装置７のソース電極７ｃ側に接続される回路遮断スイッチ１３（第１スイッチ）と、半導体装置７のドレイン−ソース間に接続されるドレインソース間スイッチ１４（第２スイッチ）と、を有している。なお、図２で点線の枠内に示しているのはいずれも被試験物である半導体装置７であり、半導体装置７は半導体試験装置１００の構成には含まれない。
図２に示すように、半導体試験装置１００の試験回路１１０では、半導体装置７が複数個並列で接続されることで、各々の半導体装置７のドレイン−ソース間に同時に電圧を印加し、複数個同時に試験を行うことができる。
高電圧配線１１は、電源１の高電圧側と半導体装置７のドレイン電極７ａ（高電圧端子）とを電気的に接続する。また、低電圧配線１２は、電源１の低電圧側と半導体装置７のソース電極７ｃ（低電圧端子）とを電気的に接続する。このようにして半導体試験装置１００が半導体装置７に接続されることで、半導体装置７のドレイン電極７ａとソース電極７ｃとの間に電圧を印加することができる。
回路遮断スイッチ１３（第１スイッチ）は、半導体装置７の各々に対して、ソース電極７ｃと電源１の低電圧側との間に複数個接続されるスイッチである。回路遮断スイッチ１３をオフにすることで、オフにされた回路遮断スイッチ１３に接続されている半導体装置７が試験回路から切り離される。回路遮断スイッチ１３は、半導体試験装置１００の構成としては、図１の制御部５に備えられている。
ドレインソース間スイッチ１４（第２スイッチ）は、半導体装置７の各々に対して、一端がドレイン電極７ａに接続され、他端がソース電極７ｃに接続されるスイッチである。ドレインソース間スイッチ１４をオンにすることで、低電圧側のソース電極７ｃの電位が、高電圧側のドレイン電極７ａの電位まで上げられる。なお、ドレインソース間スイッチ１４は、半導体試験装置１００の構成としては、図１の制御部５に備えられている。
バーンイン試験において、半導体装置７のドレイン電極７ａとソース電極７ｃとの間に電圧印加を開始する際、測定対象の全ての半導体装置７について、回路遮断スイッチ１３はオンに、ドレインソース間スイッチ１４はオフに制御しておく。なお、このとき既に不具合が判明している半導体装置があれば、当該半導体装置については、電圧印加開始時から回路遮断スイッチ１３はオフに、ドレインソース間スイッチ１４はオンに制御しておくとよい。
このように制御して電圧印加を開始した後、制御回路５ａは、被試験物である複数個の半導体装置７のうちの一部であらかじめ設定された基準値以上の漏れ電流を検出すると、当該半導体装置を不良の半導体装置と判定し、当該不良の半導体装置に接続された回路遮断スイッチ１３およびドレインソース間スイッチ１４ついてのみ、まず回路遮断スイッチ１３をオフに制御し、その後ドレインソース間スイッチ１４をオンに制御する。回路遮断スイッチ１３をオフにすることで不良の半導体装置を試験回路から切り離すことができ、さらにその後ドレインソース間スイッチ１４をオンにすることでソース電極７ｃの電位がドレイン電極７ａの電位まで上げられるため、試験を中断すべき一部の不良の半導体装置への電圧印加を安定して抑制することができる。これによって、他の半導体装置については影響を与えることなく、試験を継続することができる。
次に、半導体試験装置１００を用いた試験方法について、図３を用いて説明する。
まず、半導体ウエハ６を、下面側が接触するようにウエハステージ２上に載置する（ステップＳ１０１）。必要に応じて半導体ウエハ６の位置調整を行い、ウエハステージ２に半導体ウエハ６の下面側に形成されたドレイン電極７ａを接触させる。これによって、電源１の高電圧側と半導体装置７のドレイン電極７ａ（高電圧端子）とが電気的に接続される。
次に、半導体ウエハ６の上面側に形成された複数個のソース電極７ｃに、プローブ３を接触させる（ステップＳ１０２）。これによって、電源１の低電圧側と半導体装置７のソース電極７ｃ（低電圧端子）とが電気的に接続される。なお、プローブ３は、半導体ウエハ６に形成された複数個の半導体装置７のうち、一部の半導体装置７のソース電極７ｃと接続してもよいし、全ての半導体装置７のソース電極７ｃと接続してもよい。
このようにしてドレイン電極７ａおよびソース電極７ｃが電源１とそれぞれ電気的に接続された後、電圧印加試験を開始する（ステップＳ１０３）。このとき、電源１から、高電圧配線１１に接続されたウエハステージ２と、低電圧配線１２に接続されたプローブ３とを介して、複数個の半導体装置７のドレイン電極７ａとソース電極７ｃとの間に電圧が印加される。ここで、電圧印加開始時は、図４に示すように、回路遮断スイッチ１３（第１スイッチ）はオンに、ドレインソース間スイッチ１４（第２スイッチ）はオフに制御されている。なお、電圧印加試験は室温で行ってもよいし、半導体試験装置１００が許容する範囲内で、高温下で行ってもよい。
電圧印加試験が開始されると、漏れ電流検出回路は、試験対象の複数個の半導体装置７について、いずれかについてあらかじめ設定された基準値以上の漏れ電流が検出されるかを判断する（ステップＳ１０４）。
いずれかの半導体装置で基準値以上の漏れ電流が検出された場合（ステップＳ１０４：Ｙｅｓ）、制御回路５ａは、当該半導体装置を不良の半導体装置と判定し、まず不良の半導体装置に接続された回路遮断スイッチ１３をオフに、次いで不良の半導体装置に接続されたドレインソース間スイッチ１４をオンに、それぞれ制御する（ステップＳ１０５）。例えば、図４に示す試験開始時の試験回路１１０において右端の半導体装置７で基準値以上の漏れ電流が検出された場合は、図５に示すように、当該半導体装置７１は不良の半導体装置７１と判定され、当該不良の半導体装置７１に接続されたドレインソース間スイッチ１４および回路遮断スイッチ１３について、まず回路遮断スイッチ１３をオフに制御した後に、ドレインソース間スイッチ１４をオンに制御する。このようにして、先に回路遮断スイッチ１３をオフにすることで、不良の半導体装置７１が試験回路から切り離され、その後ドレインソース間スイッチ１４をオンにすることで、ソース電極７ｃの電位がドレイン電極７ａの電位まで上げられ、これによって、不良の半導体装置７１の電位を安定させることができる。このとき、他の半導体装置７については、電圧印加が継続される。
いずれの半導体装置７でも基準値以上の漏れ電流が検出されない場合（ステップＳ１０４：Ｎｏ）、または、ステップＳ１０５で上述のようにスイッチ制御が行われた後は、次に、試験対象の全ての半導体装置７が不良の半導体装置と判定されたか、すなわち試験対象の全ての半導体装置７についてステップＳ１０５のスイッチの制御が行われたかを判定する（ステップＳ１０６）。
全ての半導体装置７についてステップＳ１０５のスイッチの制御が行われ、すなわち回路遮断スイッチ１３がオフに、ドレインソース間スイッチ１４がオンにそれぞれ制御された場合（ステップＳ１０６：Ｙｅｓ）、全ての半導体装置７が試験回路から切り離され、電圧印加されている半導体装置７が無いことになるため、ステップＳ１０８に進み、電圧印加を中断して、試験を終了する。
一方、全ての半導体装置７についてステップＳ１０５のスイッチの制御が行われていない、すなわち電圧印加中の半導体装置７が存在する場合（ステップＳ１０６：Ｎｏ）、半導体試験装置１００は、一定の試験時間が経過したかを判断する（ステップＳ１０７）。なお、試験時間については、あらかじめ定めておくものとする。
試験時間が経過していないと判断された場合（ステップＳ１０７：Ｎｏ）、ステップＳ１０４に戻り再び漏れ電流検出回路による検出を続ける。
一方、一定の試験時間を経過したと判断された場合（ステップＳ１０６：Ｙｅｓ）、電圧印加試験を終了する（ステップＳ１０８）。
電圧印加試験が終了した後、ソース電極７ｃに接触されていたプローブ３の接触を解除する（ステップＳ１０９）。
最後に、ウエハステージ２上に載置されていた測定対象の半導体ウエハ６を装置から取り出し、試験が終了する（ステップＳ１１０）。
以上のように半導体試験装置１００を用いてバーンイン試験を行うことで、複数個の半導体装置７のドレイン−ソース間に正の電圧を印加し、多数の結晶欠陥を有する相対的に素子寿命の短い半導体装置を不良品として選別することができ、半導体装置の信頼性を確保することができる。
なお、ステップＳ１０２とステップＳ１０３の間、すなわち電圧印加試験開始前、および、ステップＳ１０７とステップＳ１０８の間、すなわち電圧印加試験終了後に、各半導体装置の特性チェックを行ってもよい。特に、電圧印加試験開始前に特性チェックを行うことで、不具合が確認された半導体装置７については、あらかじめ回路遮断スイッチ１３をオフに、ドレインソース間スイッチ１４をオンにして、当該半導体措置を試験回路から切り離し、電圧印加がされないようにしておくことができる。
このようにして構成された半導体試験装置１００の効果について説明する。
従来の半導体試験装置では、複数個の半導体装置に対して同時に電圧を印加してバーンイン試験を行う場合、バーンイン試験では試験時間が長時間に及ぶこともあるため、一部の半導体装置で不具合が生じて漏れ電流が発生した場合に、その後も電圧印加を継続することで試験回路が短絡して電源が落ち、他の素子特性が良好な半導体装置についても試験の継続ができなくなってしまう課題があった。一方、本実施の形態の半導体試験装置では、多数の半導体装置に対して試験をする際、複数個同時に試験を行うことができ、かつその一部で不具合が生じても試験を最後まで継続することができる効果を奏する。
すなわち、本実施の形態の半導体試験装置１００は、その構成として試験回路１１０に回路遮断スイッチ１３およびドレインソース間スイッチ１４を設けたことにより、一部の半導体装置で基準値以上の漏れ電流が検出された場合、当該半導体装置を不良の半導体装置と判定して試験回路から切り離し、なおかつその電位を安定させることができ、残りの素子特性が良好な半導体装置に影響を及ぼすことなく試験を継続することが可能となる効果を奏する。
実施の形態１の半導体試験装置の変形例について、図６を用いて説明する。図６は、本実施の形態の半導体試験装置１００の試験回路１１０を変形した試験回路１２０を示す回路図である。
まず、試験回路１２０について、図６を用いて説明する。
試験回路１２０は、ドレイン−ソース間に加えて、ゲート−ソース間にも電圧印加するための電源１０を複数個有しており、さらに、ゲート電極７ｂとソース電極７ｃとの間に、電源１０と並列接続されるゲートソース間スイッチ１５（第４スイッチ）と、電源１０と直列接続されるゲートソース間遮断スイッチ１９（第５スイッチ）とを備える点で、実施の形態１の試験回路１１０と異なる。
半導体装置７のゲート−ソース間にも電圧を印加する場合には、図１で説明したプローブ３を半導体装置７のゲート電極７ｂにも各々独立して接触させるようにして、さらに電源１０をゲート電極７ｂとソース電極７ｃとの間にそれぞれ接続する。試験回路１２０の構成としては、図６で示すように、電源１０の高電圧側がソース電極７ｃ側に、低電圧側がゲート電極７ｂ側に接続される構成とするとよい。
ゲートソース間スイッチ１５（第４スイッチ）は、各々の半導体装置７のゲート電極７ｂとソース電極７ｃとに、電源１０と並列で接続されるスイッチである。バーンイン試験において、ゲート電極７ｂとソース電極７ｃの間にも電圧印加をする際、電圧印加開始時はゲートソース間スイッチ１５をオフにしておく。試験開始後、試験対象の複数個の半導体装置７のうちの一部について基準値以上の漏れ電流が検出されると、制御回路５ａは、ドレインソース間スイッチ１４をオンに制御するのと同時に、ゲートソース間スイッチ１５をオンに制御する。これによって、ソース電極７ｃの電位をゲート電極７ｂの電位まで上げることができる。
ゲートソース間遮断スイッチ１９（第５スイッチ）は、各々の半導体装置７のゲート電極７ｂとソース電極７ｃとに、電源１０と直列で接続されるスイッチである。バーンイン試験において、ゲート電極７ｂとソース電極７ｃの間にも電圧印加をする際、電圧印加開始時はゲートソース間遮断スイッチ１９をオンにしておく。試験開始後、試験対象の複数個の半導体装置７のうちの一部について基準値以上の漏れ電流が検出されると、制御回路５ａは、回路遮断スイッチ１３をオフに制御するのと同時に、ゲートソース間遮断スイッチ１９をオフに制御する。これによって、ゲート−ソース間の電圧印加を遮断し、試験回路から切り離すことができる。
このように、半導体装置７のドレイン−ソース間に正の電圧を印加し、ゲート−ソース間に負の電圧を印加することで、閾値電圧の低いＭＯＳＦＥＴに対しても試験を行うことができる。
次に、試験回路１２０を備える半導体試験装置を用いた試験方法について、試験回路１１０を備える半導体試験装置１００との相違点を中心に説明する。
試験回路１２０を備える半導体試験装置を用いた試験方法は、図３で説明した半導体試験装置１００の試験方法とステップＳ１０３およびステップＳ１０５の工程が一部異なり、他の工程は同一である。
ステップＳ１０３において、電圧印加開始時は、回路遮断スイッチ１３がオンに、ドレインソース間スイッチ１４がオフに制御されているのに加えて、ゲートソース間遮断スイッチ１９はオンに、ゲートソース間スイッチ１５はオフに、それぞれ制御されている。
また、ステップＳ１０５において、制御回路５ａは、まず回路遮断スイッチ１３をオフに制御するが、このとき同時にゲートソース間遮断スイッチ１９もオフに制御する。そしてその後、ドレインソース間スイッチ１４をオンに制御するが、このとき同時にゲートソース間スイッチ１５もオンに制御する。これによって、不良の半導体装置を試験回路から切り離した上で、ドレイン−ソース間およびゲート−ソース間の電位をそれぞれ同電位にすることができるため、試験回路から切り離された不良の半導体装置の電位が安定し、他の半導体装置に影響を与えずに試験を継続することが可能となる。
特にＳｉＣ−ＭＯＳＦＥＴのバーンイン試験をする際は、ドレイン−ソース間に正の電圧を印加し、同時にゲート−ソース間に負の電圧を印加する試験が効果的である。したがって、このような場合には、回路遮断スイッチ１３、ドレインソース間スイッチ１４およびゲートソース間スイッチ１５を設けることで、基準値以上の漏れ電流が検出された不良の半導体装置を安定して試験回路から切り離すことができ、残りの素子特性が良好な半導体装置の試験を継続することが可能となる特有の効果を奏する。
なお、本実施の形態では、被試験物である半導体装置７は、ドレイン電極７ａ、ゲート電極７ｂ、ソース電極７ｃの端子をそれぞれ有するＳｉＣ−ＭＯＳＦＥＴを例として示しているが、これに限られるものではなく、Ｓｉ−ＭＯＳＦＥＴや、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート電極型バイポーラトランジスタ）等を試験する場合においても、回路遮断スイッチ１３（第１スイッチ）、ドレインソース間スイッチ１４（第２スイッチ）およびゲートソース間スイッチ１５（第４スイッチ）に相当するスイッチをその試験回路に設けることで、同様の効果が得られる。
また、本実施の形態では、半導体試験装置１００が、半導体ウエハ６を試験対象とする場合について説明したが、これに限られるものではなく、図２の試験回路１１０または図６の試験回路１２０を備えた半導体試験装置であれば、例えばウエハステージ２またはプローブ３の代わりとしてワニ口配線等を用いるものとしてもよい。この場合は、試験対象は半導体ウエハに限られず、複数個の独立した半導体装置、または、複数個の半導体モジュール等を試験対象としてもよい。これは、他の実施の形態でも同様とする。
実施の形態２．
実施の形態２の半導体試験装置について、図７から図９を用いて説明する。図７は、本実施の形態の半導体試験装置の試験回路２１０を示す回路図である。また、図８は、試験開始時の試験回路２１０を示す回路図、図９は、試験開始後の試験回路２１０の一例を示す回路図である。
まず、試験回路２１０について、図７を用いて説明する。
本実施の形態の半導体試験装置の試験回路２１０は、図７に示すように、複数個の半導体装置７のソース電極７ｃ（低電圧端子）間を電気的にオンあるいはオフするためのソース間接続スイッチ１６（第３スイッチ）を有している点が、実施の形態１の半導体試験装置１００の試験回路１１０と異なる。なお、本実施の形態の半導体試験装置のその他の構成は、実施の形態１の半導体試験装置１００と同一であるため、半導体試験装置の概略図およびその説明は省略する。
ソース間接続スイッチ１６（第３スイッチ）は、図７に示すように、半導体装置７の各々のソース電極７ｃが、他の全ての半導体装置７のソース電極７ｃと独立してオンあるいはオフできるように設けられる。
ここで、図７では、半導体装置７を４つ並列に接続して試験する場合を示しており、ソース間接続スイッチ１６およびその配線は６個用いられている。これによって、全ての半導体装置７について、その各々が他の半導体装置７との間でソース間接続スイッチ１６を介して接続される構造となる。同様に、半導体装置７をＮ個並列に接続する場合には、（１＋２＋・・・＋（Ｎ−１））個のソース間接続スイッチ１６およびその配線を設けることで、Ｎ個の半導体装置７のそれぞれについて、他の全ての半導体装置７と、ソース間接続スイッチ１６を介して独立して接続することができる。このように、ソース間接続スイッチ１６をそれぞれの半導体装置７間に接続されるよう複数個設けることで、どの半導体装置７で不具合が生じても、その他の半導体装置７についてはソース電極７ｃ間を接続したままで、不良の半導体装置のみを接続から切り離すことができる。
試験回路２１０による試験では、実施の形態１と同様に、電源１から高電圧配線１１と低電圧配線１２とを介して複数個の半導体装置７のドレイン−ソース間に電圧を印加し試験を行う。その際、ソース間接続スイッチ１６を全てオンにすることで、試験中は試験対象のソース電位を共通とすることができ、これによって、試験中に発生するノイズを安定させることが可能となる。なお、ソース間接続スイッチ１６の制御は、制御部５に備えられる制御回路５ａが行うものとしてもよいし、別個に設けられる制御用ＩＣ（図示せず）を用いてもよい。
次に、本実施の形態の半導体試験装置を用いた試験方法について、図８および図９を用いて説明する。
本実施の形態の半導体試験装置を用いた試験方法は、実施の形態１で図３を用いて説明した半導体試験装置１００の試験方法と、ステップＳ１０３およびステップＳ１０５について一部が異なっている。本実施の形態の半導体試験装置を用いた試験方法のその他のステップについては、実施の形態１の半導体試験装置１００の試験方法と同一であるため、説明を省略する。
ステップＳ１０３は、半導体装置７のドレイン−ソース間に電圧印加を開始する工程である。本実施の形態の半導体試験装置を用いた試験における電圧印加開始時には、図８に示すように、ドレインソース間スイッチ１４はオフに、回路遮断スイッチ１３はオンに、さらに、ソース間接続スイッチ１６はオンに、それぞれ制御されている。このように、ソース間接続スイッチ１６をオンにしておくことで、それぞれの半導体装置７のソース電極７ｃ側の電位を共通にすることができるため、微小な漏れ電流やノイズの影響を抑制することができる。その後、ステップＳ１０４に進み、実施の形態１と同様に、漏れ電流についての検出を行う。
ステップＳ１０５は、ステップＳ１０４で基準値以上の漏れ電流を検出した場合に、半導体試験装置の各スイッチを制御する工程である。制御回路５ａは、基準値以上の漏れ電流が検出された不良の半導体装置と他の半導体装置との間を接続するソース間接続スイッチ１６を全てオフに制御した後に、不良の半導体装置に接続された回路遮断スイッチ１３をオフに制御し、その後ドレインソース間スイッチ１４をオンに制御する。
例えば、図８に示す試験回路において右端の半導体装置７で基準値以上の漏れ電流が検出された場合は、図９に示すように、まず、基準値以上の漏れ電流が検出された半導体装置７１を不良の半導体装置７１と判定し、不良の半導体装置７１に接続されている全てのソース間接続スイッチ１６をオフに制御し、次に回路遮断スイッチ１３をオフに制御し、その後ドレインソース間スイッチ１４をオンに制御する。これによって、漏れ電流が検出された不良の半導体装置７１と他の半導体装置７のソース電極７ｃ間を電気的にオフした上で、不良の半導体装置７１を試験回路から切り離し、さらにソース電極７ｃの電位をドレイン電極７ａの電位まで上げることができる。このようにして、漏れ電流が検出された不良の半導体装置７１について、ソース電極７ｃ側の接続を遮断した上で試験回路から切り離すことができるため、他の素子特性が良好な半導体装置７にスイッチの切り替えによるノイズの影響を与えることを抑制できる。このとき、他の半導体装置７については、電圧印加が継続される。
なお、これは本開示における説明に共通する事項であるが、試験回路の図面は模式的に示している。したがって、例えば図９において、基準値以上の漏れ電流が検出された半導体装置７１については、ソース間接続スイッチ１６をオフに制御しても低電圧配線１２によってソース電極７ｃ間が接続されたままとなるが、実際には電源１と接続された低電圧配線１２は、ソース間接続スイッチ１６と比較して遠くに配置され、配線が長いあるものであるため、低電圧配線１２によって接続されていても他の半導体装置７との間でのノイズの影響はほとんどない。すなわち、本実施の形態の半導体試験装置では、半導体装置７のソース電極７ｃに近接してソース間接続スイッチ１６が設けられることで、他の半導体装置７間との間でノイズ等の影響による電位の変動を安定させることが可能となる。
このようにして構成された本実施の形態の半導体試験装置の効果について説明する。
バーンイン試験の電圧印加では高い電圧を印加したり、高温化で試験が行われたりするため、試験対象の半導体装置は不具合として検出されるほどではなくても、漏れ電流やノイズが発生する可能性がある。特に複数個の半導体装置が形成された半導体ウエハで試験を行う場合は、近接する他の半導体装置によるノイズ等の影響を受けやすい。
また、バーンイン試験において電圧印加中に一部の半導体装置で基準値以上の漏れ電流が発生した場合、回路遮断スイッチ１３を制御することで、不良の半導体装置７１を試験回路から切り離すことができるが、このスイッチの切り替え時等にもノイズが発生する。このノイズが他の半導体装置に伝わることで、素子特性が良好な半導体装置についても連鎖的な破壊や不具合が生じる可能性がある。
そこで、本実施の形態の半導体試験装置では、試験中にはソース間接続スイッチ１６をオンにして各々の半導体装置７のソース電極７ｃ間を接続しておくことで、電位を共通させることができるため、試験中のノイズの影響を低減できる特有の効果を奏する。
また、一部の半導体装置で基準値以上の漏れ電流が検出された場合は、まず不良の半導体装置に接続された全てのソース間接続スイッチ１６をオフに制御してから、回路遮断スイッチ１３およびドレインソース間スイッチ１４を制御する。これによって、回路遮断スイッチ１３またはドレインソース間スイッチ１４等のスイッチの切り替えにより発生するノイズを遮断することができ、さらに仮に一部のノイズが伝播したとしても、他の半導体装置との接続により安定化され、素子特性が良好な半導体装置へのダメージを抑制することができるという特有の効果を奏する。
実施の形態２の半導体試験装置の変形例について、図１０を用いて説明する。図１０は、本実施の形態の半導体試験装置の試験回路２１０を変形した試験回路２２０を示す回路図である。
試験回路２２０は、電源１の低電圧側と接続されたスイッチ接続配線１７（第３スイッチ接続配線）を有しており、スイッチ接続配線１７に各々の半導体装置７のソース電極７ｃ側と接続されたソース間接続スイッチ１６が共通して接続されていることが、実施の形態２の試験回路２１０と異なる。
通常、複数個の半導体装置７の各々のソース電極７ｃについて、ソース間接続スイッチ１６を介して電気的にオンあるいはオフするためには、上述のように、その半導体装置７の数がＮ個のとき、（１＋２＋・・・＋（Ｎ−１））個のソース間接続スイッチ１６が必要となる。そこで、スイッチ接続配線１７を設けることで、それぞれの半導体装置７のソース電極７ｃに独立して接続されたソース間接続スイッチ１６をスイッチ接続配線１７に共通して接続することで、各々のソース電極７ｃについて独立して電気的にオンあるいはオフさせることが可能となり、ソース間接続スイッチ１６および配線をＮ個に減らすことができるという特有の効果を奏する。
実施の形態３．
実施の形態３の半導体試験装置について、図１１を用いて説明する。図１１は、本実施の形態の半導体試験装置の試験回路３１０を示す回路図である。
まず、試験回路３１０について、図１１を用いて説明する。
本実施の形態の半導体試験装置の試験回路３１０は、図１１に示すように、複数個の半導体装置７のソース電極７ｃ間を電気的にオンあるいはオフする双方向ダイオード１８を有している点が、実施の形態１の半導体試験装置１００の試験回路１１０と異なる。なお、本実施の形態の半導体試験装置のその他の構成は、実施の形態１の半導体試験装置１００と同一であるため、半導体試験装置の概略図およびその説明は省略する。
双方向ダイオード１８は、実施の形態２の試験回路２１０で説明したソース間接続スイッチ１６の数および位置と同様にして設けられる。双方向ダイオード１８は、その両端で一定の閾値以上の電位差が生じた場合に、いずれかの一方向にのみ電流が流れるように、２個のダイオードを逆向きに並列接続したものである。よって、それぞれの半導体装置７のソース電極７ｃ側が双方向ダイオード１８を介して接続されることで、いずれかの半導体装置７のソース電極７ｃ側でノイズが発生した場合、ノイズの影響を打ち消す方向に電流が流れる。ノイズが発生せず、電位差が生じていない場合には、双方向ダイオード１８はオフ状態となるため、ソース電極７ｃ間に電流が流れることはない。
なお、本実施の形態の半導体試験装置を用いた試験方法については、双方向ダイオード１８の制御とは関係ないため、実施の形態１で図３を用いて説明した試験方法と同一であるから、説明を省略する。
このようにして構成された本実施の形態の半導体試験装置の効果について説明する。
本実施の形態の半導体試験装置は、複数個の半導体装置７のソース電極７ｃ間を接続する双方向ダイオード１８を設けたことで、各々の半導体装置７のソース電極７ｃ間の電位を共通に保つことができ、試験中のノイズの影響を軽減できる効果を奏する。特に、実施の形態２で説明したソース間接続スイッチ１６を用いる場合は、ソース間接続スイッチ１６を制御する必要があったが、双方向ダイオード１８を用いる場合は、スイッチのオン／オフを制御する必要がないという特有の効果を奏する。
なお、本実施の形態の半導体試験装置の試験回路３１０には、図１０に示す実施の形態２の試験回路２２０と同様に、スイッチ接続配線１７（双方向ダイオード接続配線）を適用してもよい。その場合、実施の形態２と同様に、双方向ダイオード１８および配線の数を減らすことができる。
実施の形態３の半導体試験装置の応用例について、図１２を用いて説明する。図１２は、本実施の形態の半導体試験装置の試験回路３１０を応用した試験回路３２０を示す回路図である。
試験回路３２０は、図１２に示すように、一つの半導体装置内に複数個のソース電極を有するカレントセンス内蔵のＭＯＳＦＥＴである半導体装置８に本実施の形態の半導体試験装置を適用するための応用例である。なお、半導体装置８は、図１２で点線の枠内に示しており、半導体装置８は被試験物であるため半導体試験装置の構成には含まれない。
半導体装置８は、ドレイン電極８ａ、ゲート電極８ｂに加えて、メインソース電極８ｃとセンスソース電極８ｄとの二種類のソース電極を一つの半導体装置８に有しており、各々の半導体装置８に対して、メインソース電極８ｃとセンスソース電極８ｄとが形成されている。
このような半導体装置８では、複数個同時に半導体装置８を試験して漏れ電流等の不具合が発生した場合、それぞれのソース電極の電位がノイズの影響を受ける。通常、センスソース電極８ｄの静電容量は相対的にメインソース電極８ｃの静電容量よりも小さいため、ノイズの影響を受けやすく、ノイズ起因の破壊が懸念される。
そこで、図１２に示すように、メインソース電極８ｃとセンスソース電極８ｄとの間に双方向ダイオード１８を接続することで、試験回路３１０で説明したのと同様に、ノイズの影響を抑制することができる特有の効果を奏する。
なお、試験回路３２０では、同一の半導体装置８のメインソース電極８ｃとセンスソース電極８ｄとの間に双方向ダイオード１８を接続する場合について説明したが、さらに、他の半導体装置８同士のソース電極間に、ソース間接続スイッチ１６または双方向ダイオード１８を設けてもよい。
実施の形態４．
実施の形態４は、実施の形態１から３のいずれかの半導体試験装置を用いた半導体装置の製造方法に関する。図１３は、本実施の形態の半導体装置の製造方法を示すフローチャートである。
まず、本実施の形態の半導体装置の製造方法について、図１３を用いて説明する。
まず、ｎ型のＳｉＣ基板を準備する（ステップＳ２０１）。
次に、ＳｉＣ基板の表面上に、ｎ型のＳｉＣドリフト層をエピタキシャル成長によって形成する（ステップＳ２０２）。
形成されたＳｉＣドリフト層に、第１の不純物であるアルミニウム（Ａｌ）をｐ型不純物として含有するｐ型のウェル領域をイオン注入によって選択的に形成する（ステップＳ２０３）。
形成されたウェル領域の表層部に、第２の不純物である窒素（Ｎ）をｎ型不純物として含有するｎ型のソース領域をイオン注入によって選択的に形成する（ステップＳ２０４）。
次に、熱処理を行い、不純物を活性化させる（ステップＳ２０５）。
熱処理後、ウェル領域およびソース領域を含むＳｉＣドリフト層の表面側に、ソース領域の表面側の一部を除き、二酸化珪素（ＳｉＯ２）で構成されるゲート絶縁膜を形成する（ステップＳ２０６）。
さらに、ゲート絶縁膜上に、導電性を有するポリシリコン膜を形成し、これをパターニングすることによりゲート電極を形成する（ステップＳ２０７）。
次に、ゲート電極上に層間絶縁層を形成する（ステップＳ２０８）。
その後、ソース領域上に、ソース領域に電気的に接続されるソース電極を形成する（ステップＳ２０９）。
次に、ＳｉＣ基板の裏面にドレイン電極を形成する（ステップＳ２１０）。
このようにして、複数個の半導体装置が形成された半導体ウエハが完成する（ステップＳ２１１）。
次に、半導体ウエハを実施の形態１から３のいずれかの半導体試験装置にセットし、バーンイン試験を行う（ステップＳ２１２）。なお、この試験工程については、実施の形態１から３で図３を用いて説明した試験方法と同様であり、詳細な説明は省略する。
試験終了後、不良と判断された半導体装置には印をつける（ステップＳ２１３）。
次に、ウエハ外周の無効領域を切断し、チップをダイシングする（ステップＳ２１４）。
半導体ウエハがダイシングされて個々の半導体装置が完成した後、不良品とされた半導体装置を除き、良品／不良品を選別する（ステップＳ２１５）。
このようにして、良品の半導体装置が完成する（ステップＳ２１６）。
以上のように良品の半導体装置を製造する本実施の形態の半導体装置の製造方法では、半導体ウエハ６の裏面側を電源１の高電圧側と接続し、表面側を電源１の低圧側と接続して試験することが可能な構成であるため、縦型のＭＯＳＦＥＴについて半導体ウエハ６が完成した時点で複数個同時に測定することができるという効果を奏する。
さらに、本実施の形態の半導体装置の試験方法では、実施の形態１から３の半導体試験装置を用いて半導体装置を製造するため、複数個の半導体装置を同時に試験することができ、なおかつ一部の半導体装置の不具合による試験の中断を防ぐことができる。したがって、試験時間を短縮することに繋がるため、半導体装置の製造時間全体を短縮することができるという効果を奏する。
実施の形態４の半導体装置の製造方法の応用例について説明する。
実施の形態４の半導体装置の製造方法では、プレーナ型またはトレンチ型のような縦型のＳｉＣ−ＭＯＳＦＥＴを製造する場合について説明したが、実施の形態３の応用例で説明したカレントセンス内蔵のＭＯＳＦＥＴを製造する製造方法に応用することもできる。
カレントセンス内蔵のＭＯＳＦＥＴを製造する場合は、上記した図１３の製造工程のうち、主にステップＳ２１０およびステップＳ２１３が異なる。その他の製造工程については説明を省略する。
ステップＳ２１０は、ソース電極を形成する工程である。カレントセンス内蔵のＭＯＳＦＥＴの場合、メインソース電極およびセンスソース電極の二つの電極を一つの半導体装置内に有する構造となる。このため、ソース電極を形成する工程においては、ソース領域の大部分の領域にメインソース電極を設けて、メインソース電極を設けていない一部の領域にはセンスソース電極を設ける。このとき、メインソース電極とセンスソース電極は独立して設けられる。
ステップＳ２１３は、バーンイン試験の工程である。ここでのバーンイン試験は、実施の形態３の応用例で説明したように、メインソース電極とセンスソース電極との間に双方向ダイオードを接続して行う。これによって、メインソース電極の影響を受けてセンスソース電極に不具合が生じたり、破壊されたりすることを防ぐことができる。
なお、各実施の形態を適宜、組み合わせたり、変形や省略したりすることも、本開示の範囲に含まれる。
１、１０ 電源
２ ウエハステージ
３ プローブ
４ プローブカード
５ 制御部
５ａ 制御回路
６ 半導体ウエハ
７、７１、８ 半導体装置
７ａ、８ａ ドレイン電極
７ｂ、８ｂ ゲート電極
７ｃ ソース電極
８ｃ メインソース電極
８ｄ センスソース電極
１１ 高電圧配線
１２ 低電圧配線
１３ 回路遮断スイッチ（第１スイッチ）
１４ ドレインソース間スイッチ（第２スイッチ）
１５ ゲートソース間スイッチ（第４スイッチ）
１６ ソース間接続スイッチ（第３スイッチ）
１７ スイッチ接続配線
１８ 双方向ダイオード
１９ ゲートソース間遮断スイッチ（第５スイッチ）
１００ 半導体試験装置
１１０、１２０、２１０、２２０、３１０、３２０ 試験回路

Claims (13)

  1. 電源と、
    被試験物である複数個の半導体装置の各々に設けられた高電圧端子と前記電源の高電圧側とを接続する高電圧配線と、
    前記半導体装置の各々に設けられた低電圧端子と前記電源の低電圧側とを接続する低電圧配線と、
    前記半導体装置の各々に対して、一端が前記電源の低電圧側と、他端が前記低電圧端子と、前記低電圧配線を介して直列に接続される第１スイッチと、
    前記半導体装置の各々に対して、一端が前記高電圧端子に、他端が前記低電圧端子に接続される第２スイッチと、
    前記第１スイッチおよび前記第２スイッチを制御する制御回路と、
    を備えた半導体試験装置。
  2. 前記制御回路は、
    試験開始時に、前記第１スイッチをオンに、前記第２スイッチをオフに制御し、
    試験開始後に、基準値以上の漏れ電流が検出された半導体装置を不良の半導体装置と判定し、前記不良の半導体装置に接続された前記第１スイッチをオフに制御した後に、前記不良の半導体装置に接続された前記第２スイッチをオンに制御すること
    を特徴とする請求項１に記載の半導体試験装置。
  3. 前記半導体装置の各々の前記低電圧端子に接続され、前記低電圧端子間を電気的にオンあるいはオフするための複数個の第３スイッチがさらに設けられていること
    を特徴とする請求項２に記載の半導体試験装置。
  4. 前記制御回路は、
    試験開始時に、前記第３スイッチをオンに制御し、
    試験開始後に、前記不良の半導体装置の前記低電圧端子に接続された前記第３スイッチをオフに制御した後に、前記不良の半導体装置に接続された前記第１スイッチをオフに制御すること
    を特徴とする請求項３に記載の半導体試験装置。
  5. 前記電源の低電圧側に接続され、前記複数個の第３スイッチを接続するための第３スイッチ接続配線をさらに有し、
    前記第３スイッチは、一端が前記半導体装置の各々の前記低電圧端子にそれぞれ独立して接続され、他端が前記第３スイッチ接続配線に共通して接続されること
    を特徴とする請求項３または４に記載の半導体試験装置。
  6. 前記半導体装置の各々の前記低電圧端子に接続され、前記低電圧端子間を電気的にオンあるいはオフするための複数個の双方向ダイオードをさらに有すること
    を特徴とする請求項２に記載の半導体試験装置。
  7. 前記電源の低電圧側に接続され、前記複数個の双方向ダイオードを接続するための双方向ダイオード接続配線をさらに有し、
    前記双方向ダイオードは、一端が前記半導体装置の各々の前記低電圧端子にそれぞれ独立して接続され、他端が前記双方向ダイオード接続配線に共通して接続されること
    を特徴とする請求項６に記載の半導体試験装置。
  8. 前記半導体装置は、ゲート電極、前記高電圧端子としてのドレイン電極および前記低電圧端子としてのソース電極を有するＭＯＳＦＥＴであり、
    前記半導体装置の各々に対して、一端が前記ゲート電極に、他端が前記ソース電極にそれぞれ接続される第４スイッチがさらに設けられていること
    を特徴とする請求項２から７のいずれか１項に記載の半導体試験装置。
  9. 前記制御回路は、
    試験開始時に、前記第４スイッチをオフに制御し、
    試験開始後に、前記不良の半導体装置に接続された前記第２スイッチをオンに制御するのと同時に、前記不良の半導体装置に接続された前記第４スイッチをオンに制御すること
    を特徴とする請求項８に記載の半導体試験装置。
  10. 前記被試験物は、裏面側に前記高電圧端子としてのドレイン電極、表面側にゲート電極および前記低電圧端子としてのソース電極が形成された複数個のＭＯＳＦＥＴを有する半導体ウエハであり、
    前記高電圧配線に接続され、前記半導体ウエハの裏面側が接触するように載置されることで前記複数個のＭＯＳＦＥＴの前記ドレイン電極に電気的に接続されるウエハステージと、
    前記ウエハステージと対向して設けられ、前記半導体ウエハの表面側に接触することで前記複数個のＭＯＳＦＥＴの前記ソース電極の各々に対して独立して電気的に接続されるプローブと、
    前記低電圧配線に接続され、前記プローブを保持するプローブカードと、
    前記高電圧配線と前記低電圧配線が接続され、前記第１スイッチと前記第２スイッチと前記制御回路とを内部に有する制御部と、を備えること
    を特徴とする請求項１から９のいずれか１項に記載の半導体試験装置。
  11. 電源の高電圧側と複数個の半導体装置の各々に設けられた高電圧端子とを電気的に接続するステップと、
    前記電源の低電圧側と前記半導体装置の各々に設けられた低電圧端子とを電気的に接続するステップと、
    前記複数個の半導体装置の各々に対して、同時に電圧印加を開始して、漏れ電流を検出するステップと、
    基準値以上の漏れ電流が検出された半導体装置を不良の半導体装置と判定し、前記不良の半導体装置と前記電源の低電圧側とを電気的に切り離した後に、前記不良の半導体装置の前記低電圧端子の電位を前記高電圧端子と同電位まで上げるステップと、
    を含む半導体装置の試験方法。
  12. 基板の表面にドリフト層を形成する工程と、
    前記ドリフト層の上にウェル領域を選択的に形成する工程と、
    前記ウェル領域の表層部にソース領域を選択的に形成する工程と、
    前記ウェル領域および前記ソース領域を含む前記ドリフト層の表面側にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上にゲート電極を形成する工程と、
    前記ソース領域の上にソース電極を形成する工程と、
    前記基板の裏面にドレイン電極を形成する工程と、
    以上の工程を経て完成した複数個の半導体装置が形成された半導体ウエハを、前記半導体ウエハの裏面側が接触するようにウエハステージ上に載置し、前記電源の高電圧側と前記ドレイン電極とを電気的に接続する工程と、
    前記半導体ウエハの表面側にプローブを接触させ、前記電源の低電圧側と前記ソース電極とを電気的に接続する工程と、
    前記複数個の半導体装置の各々に対して、同時に電圧印加を開始して、漏れ電流を検出する工程と、
    基準値以上の漏れ電流が検出された半導体装置を不良の半導体装置と判定し、前記不良の半導体装置と前記電源の低圧側とを電気的に切り離した後に、前記不良の半導体装置の前記ソース電極の電位を前記ドレイン電極と同電位まで上げる工程と、
    試験により不良と判断された半導体装置に印をつける工程と、
    前記半導体ウエハに形成された前記半導体装置をダイシングする工程と、
    ダイシングされた前記半導体装置の良品と不良品とを選別する工程と、
    を含む半導体装置の製造方法。
  13. 前記半導体装置は、前記ソース電極として、メインソース電極と、前記メインソース電極よりも静電容量が小さいセンスソース電極と、を有するカレントセンス内蔵の半導体装置であり、
    前記ソース電極を形成する工程において、前記メインソース電極と前記センスソース電極とを形成し、
    電圧印加を開始する工程において、前記メインソース電極と前記センスソース電極との間に双方向ダイオードを接続しておくこと
    を特徴とする請求項１２に記載の半導体装置の製造方法。
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