CN112582290B - 半导体测试装置、半导体装置的测试方法及半导体装置的制造方法 - Google Patents

半导体测试装置、半导体装置的测试方法及半导体装置的制造方法 Download PDF

Info

Publication number
CN112582290B
CN112582290B CN202011022280.8A CN202011022280A CN112582290B CN 112582290 B CN112582290 B CN 112582290B CN 202011022280 A CN202011022280 A CN 202011022280A CN 112582290 B CN112582290 B CN 112582290B
Authority
CN
China
Prior art keywords
switch
semiconductor
semiconductor device
low voltage
test
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011022280.8A
Other languages
English (en)
Other versions
CN112582290A (zh
Inventor
海老池勇史
野口贵也
伊藤嘉教
生田美和
高山幸一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN112582290A publication Critical patent/CN112582290A/zh
Application granted granted Critical
Publication of CN112582290B publication Critical patent/CN112582290B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67271—Sorting devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67282—Marking devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Automation & Control Theory (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明的目的是提供半导体测试装置，其可同时测试多个半导体装置，即使一部分半导体装置发生问题，也能继续对其他元件特性良好的半导体装置进行测试。本发明所涉及的半导体测试装置将具有漏极电极(7a)(高电压端子)和源极电极(7c)(低电压端子)的半导体装置(7)作为被测试物，具有：电路切断开关(13)(第1开关)，其将电源(1)的低压侧与源极电极(7c)连接；以及漏极源极间开关(14)(第2开关)，其一端与漏极电极(7a)连接，另一端与源极电极(7c)连接。在针对某半导体装置(7)检测出大于或等于基准值的漏电流的情况下，在将与该半导体装置(7)连接的电路切断开关(13)控制为断开后，将漏极源极间开关(14)控制为接通。

Description

半导体测试装置、半导体装置的测试方法及半导体装置的制 造方法
技术领域
本发明涉及一种用于对半导体装置进行测试的半导体测试装置、使用了半导体测试装置的半导体装置的测试方法以及半导体装置的制造方法。
背景技术
在半导体装置的制造工序中，通过进行施加温度、电压负荷的老化测试，从而将内含大量晶体缺陷的寿命相对短的元件等分选为不合格品。由此，能够确保半导体装置的可靠性。特别是，就以碳化硅(SiC)为主材料的半导体装置而言，与以硅(Si)为主材料的半导体装置相比，晶体缺陷多，因此，通过老化测试进行的分选变得重要。
这种老化测试的课题是测试时间长，在现有技术中，公开了一种能够同时向在半导体晶片之上形成的多个半导体装置施加电压而进行老化测试的半导体测试装置(例如，参照专利文献1)。
专利文献1：日本特开2019-046907号公报
但是，就上述现有的半导体测试装置而言，存在以下课题，即，如果同时地施加电压的多个半导体装置中的一部分半导体装置发生了产生大于或等于基准值的漏电流等问题，则会通过在其后继续施加电压而导致测试电路因该半导体装置而短路，其他元件特性良好的半导体装置也无法继续测试。
发明内容
本发明就是为了解决上述课题而提出的，其目的在于得到一种半导体测试装置，该半导体测试装置能够同时测试多个半导体装置，即使一部分半导体装置发生问题，也能够继续对其他元件特性良好的半导体装置进行测试。
本发明所涉及的半导体测试装置具有：电源；高电压配线，其将在作为被测试物的多个半导体装置的每一者设置的高电压端子与电源的高电压侧连接；低电压配线，其将在各个半导体装置设置的低电压端子与电源的低电压侧连接；第1开关，其针对各个半导体装置，一端与电源的低电压侧、另一端与低电压端子经由低电压配线串联连接；第2开关，其针对各个半导体装置，一端与高电压端子连接，另一端与低电压端子连接；以及控制电路，其对第1开关以及第2开关进行控制。
本发明所涉及的半导体装置的测试方法包含以下步骤：将电源的高电压侧与在多个半导体装置的每一者设置的高电压端子电连接；将电源的低电压侧与在各个半导体装置设置的低电压端子电连接；对多个半导体装置的每一者同时开始施加电压，检测漏电流；以及将检测出大于或等于基准值的漏电流的半导体装置判定为不合格的半导体装置，在将不合格的半导体装置与电源的低电压侧电切离后，将不合格的半导体装置的低电压端子的电位升高至与高电压端子相同的电位。
本发明所涉及的半导体装置的制造方法包含以下工序：在基板的表面形成漂移层；在漂移层之上选择性地形成阱区域；在阱区域的表层部选择性地形成源极区域；在包含阱区域以及源极区域的漂移层的表面侧形成栅极绝缘膜；在栅极绝缘膜之上形成栅极电极；在源极区域之上形成源极电极；在基板的背面形成漏极电极；将经过以上工序而完成的形成有多个半导体装置的半导体晶片以半导体晶片的背面侧与晶片载置台接触的方式载置于晶片载置台之上，将电源的高电压侧与漏极电极电连接；使探针与半导体晶片的表面侧接触，将电源的低电压侧与源极电极电连接；对多个半导体装置的每一者同时开始施加电压，检测漏电流；将检测出大于或等于基准值的漏电流的半导体装置判定为不合格的半导体装置，在将不合格的半导体装置与电源的低压侧电切离后，将不合格的半导体装置的源极电极的电位升高至与漏极电极相同的电位；对通过测试而判断为不合格的半导体装置进行标记；对在半导体晶片形成的半导体装置进行切割；以及对切割后的半导体装置的合格品和不合格品进行分选。
发明的效果
本发明所涉及的半导体测试装置，针对作为被测试物的多个半导体装置的每一者设置一端与半导体测试装置的电源的低压侧串联连接、另一端与半导体装置的低电压端子串联连接的第1开关，并且针对各个半导体装置设置一端与半导体装置的高电压端子连接、另一端与低电压端子连接的第2开关，由此具有如下效果，即，在同时测试多个半导体装置时，即使产生一部分不合格的半导体装置，也能够继续测试而不影响其他半导体装置。
附图说明
图1是表示实施方式1的半导体测试装置的概略图。
图2是表示实施方式1的半导体测试装置的测试电路的电路图。
图3是表示使用了实施方式1的半导体测试装置的测试方法的流程图。
图4是表示实施方式1的半导体测试装置的测试开始时的测试电路的电路图。
图5是表示实施方式1的半导体测试装置的测试开始后的测试电路的一个例子的电路图。
图6是表示实施方式1的半导体测试装置的变形例的测试电路的电路图。
图7是表示实施方式2的半导体测试装置的测试电路的电路图。
图8是表示实施方式2的半导体测试装置的测试开始时的测试电路的电路图。
图9是表示实施方式2的半导体测试装置的测试开始后的测试电路的一个例子的电路图。
图10是表示实施方式2的半导体测试装置的变形例的测试电路的电路图。
图11是实施方式3的半导体测试装置的测试电路的电路图。
图12是表示实施方式3的半导体测试装置的应用例的测试电路的电路图。
图13是表示实施方式4的半导体装置的制造方法的流程图。
标号的说明
1、10 电源
2 晶片载置台
3 探针
4 探针卡
5 控制部
5a 控制电路
6 半导体晶片
7、71、8 半导体装置
7a、8a 漏极电极
7b、8b 栅极电极
7c 源极电极
8c 主源极电极
8d 感测源极电极
11 高电压配线
12 低电压配线
13 电路切断开关(第1开关)
14 漏极源极间开关(第2开关)
15 栅极源极间开关(第4开关)
16 源极间连接开关(第3开关)
17 开关连接配线
18 双向二极管
19 栅极源极间切断开关(第5开关)
100 半导体测试装置
110、120、210、220、310、320 测试电路
具体实施方式
下面，基于附图对实施方式进行说明。此外，在下面的附图中，对于相同或者相当的部分标注相同的标号，不重复其说明。
实施方式1.
使用图1至图5说明实施方式1的半导体测试装置。图1是表示本实施方式的半导体测试装置100的概略图，图2是表示其测试电路110的电路图。图3是表示使用了半导体测试装置100的测试方法的流程图。另外，图4是表示测试开始时的测试电路110的电路图，图5是表示测试开始后的测试电路110的一个例子的电路图。
首先，使用图1说明半导体测试装置100的结构。
半导体测试装置100具有：电源1；晶片载置台2，其与电源1的高电压侧连接；电气独立的多个探针3；探针卡4，其对探针3进行保持而与电源1的低电压侧连接；以及控制部5，其在内部具有开关以及控制电路5a。另外，探针3经由控制部5还与电源1的高电压侧电连接。此外，半导体晶片6以及在半导体晶片6形成的半导体装置7是被测试物，不包含于半导体测试装置100的结构。另外，在图1中省略了一部分结构，但半导体测试装置100构成为具有图2所示的测试电路110。关于图2在后面叙述。
下面，以半导体测试装置100的测试对象是纵型SiC-MOSFET(Metal OxideSemiconductor Field Effect Transistor/金属氧化物半导体场效应晶体管)的情况为一个例子进行详细说明。
作为被测试物的半导体装置7如图2中虚线的框内所示，是分别具有漏极电极7a(高电压端子)、栅极电极7b、源极电极7c(低电压端子)的纵型SiC-MOSFET。此外，在图1中，漏极电极7a、栅极电极7b、源极电极7c未图示，但半导体装置7的漏极电极7a在半导体晶片6的背面侧即晶片载置台2侧，分别形成于多个半导体装置7。另外，半导体装置7的栅极电极7b以及源极电极7c在半导体晶片6的表面侧即探针3侧，分别独立地形成于多个半导体装置7。
晶片载置台2是用于对半导体晶片6进行载置的导电性的载置台，使用高电压配线11，经由控制部5与电源1的高电压侧电连接。即，晶片载置台2通过以在半导体晶片6的下表面侧形成的漏极电极7a与晶片载置台2接触的方式对半导体晶片6进行载置，从而将半导体装置7的漏极电极7a与电源1的高电压侧电连接。此时，由于漏极电极7a分别形成于半导体晶片6的背面侧，因此多个半导体装置7的漏极电极7a经由晶片载置台2共通地与电源1的高电压侧电连接。
探针3被保持于探针卡4，是各自独立的多个端子。探针3分别独立地与在半导体晶片6的上表面侧形成的源极电极7c连接。另外，探针3经由探针卡4、控制部5，使用低电压配线12与电源1的低电压侧电连接。即，探针3通过与半导体装置7的源极电极7c接触，从而将半导体装置7的源极电极7c与电源1的低电压侧电连接。源极电极7c分别独立地形成于多个半导体装置7，各个源极电极7c经由多个探针3与电源1的低电压侧电连接。此外，在图1中，简化表示了从探针3经由探针卡4与控制部5连接的低电压配线12，但使用与多个端子连接的各自独立的多个配线。另外，探针3经由控制部5还与电源1的高电压侧电连接。
这样，使用晶片载置台2以及探针3，使在半导体晶片6的下表面侧形成的漏极电极7a以及在上表面侧形成的源极电极7c分别与电源1电连接，由此，半导体测试装置100能够同时向多个半导体装置7的漏极-源极间施加电压而进行老化测试。
如上所述，探针卡4对探针3进行保持，能够与探针3一起相对于半导体测试装置100进行装卸。由于探针卡4是可装卸的，所以能够与测试对象、目的相应地替换为各种不同的探针卡。另外，也可以根据需要在探针卡4的内部具有电源、开关等电路结构。
为了对半导体测试装置100的测试电路进行控制，控制部5以与连接于电源1的高电压侧的高电压配线11和连接于电源1的低电压侧的低电压配线12连接的方式设置。在控制部5中具有控制电路5a、图2的测试电路110所示的多个电路切断开关13(第1开关)以及多个漏极源极间开关14(第2开关)而作为其内部结构。此外，后面在测试电路110的说明中叙述电路切断开关13以及漏极源极间开关14的详情。另外，控制部5也可以还具有对分流电阻间的电压进行测定的电压检测电路(未图示)。
另外，半导体测试装置100还具有以对半导体装置7的问题、劣化进行检测为目的，用于对施加电压时的漏电流进行测定的漏电流检测电路(未图示)。
接下来，使用图2说明半导体测试装置100的测试电路110。
测试电路110具有与电源1的高电压侧连接的高电压配线11、与电源1的低电压侧连接的低电压配线12、与作为被测试物的半导体装置7的源极电极7c侧连接的电路切断开关13(第1开关)、以及连接在半导体装置7的漏极-源极间的漏极源极间开关14(第2开关)。此外，图2中虚线框内所示的都是作为被测试物的半导体装置7，半导体测试装置100的结构不包含半导体装置7。
如图2所示，在半导体测试装置100的测试电路110中，通过并联连接多个半导体装置7，从而能够同时向各个半导体装置7的漏极-源极间施加电压，同时进行多个测试。
高电压配线11将电源1的高电压侧与半导体装置7的漏极电极7a(高电压端子)电连接。另外，低电压配线12将电源1的低电压侧与半导体装置7的源极电极7c(低电压端子)电连接。这样，通过将半导体测试装置100与半导体装置7连接，从而能够向半导体装置7的漏极电极7a与源极电极7c之间施加电压。
电路切断开关13(第1开关)是针对各个半导体装置7，在源极电极7c与电源1的低电压侧之间连接多个的开关。通过使电路切断开关13断开，从而将与断开的电路切断开关13连接的半导体装置7从测试电路切离。电路切断开关13作为半导体测试装置100的结构而设置于图1的控制部5。
漏极源极间开关14(第2开关)是针对各个半导体装置7，一端与漏极电极7a连接、另一端与源极电极7c连接的开关。通过使漏极源极间开关14接通，从而低电压侧的源极电极7c的电位升高至高电压侧的漏极电极7a的电位。此外，漏极源极间开关14作为半导体测试装置100的结构而设置于图1的控制部5。
在老化测试中，在开始向半导体装置7的漏极电极7a与源极电极7c之间施加电压时，针对作为测量对象的所有半导体装置7，将电路切断开关13控制为接通，将漏极源极间开关14控制为断开。此外，如果此时有已经判别出问题的半导体装置，则针对该半导体装置，从开始施加电压时起将电路切断开关13控制为断开，将漏极源极间开关14控制为接通即可。
在这样控制而开始施加电压之后，控制电路5a如果在作为被测试物的多个半导体装置7的一部分中检测出大于或等于预先设定的基准值的漏电流，则将该半导体装置判定为不合格的半导体装置，仅针对与该不合格的半导体装置连接的电路切断开关13以及漏极源极间开关14，首先将电路切断开关13控制为断开，然后将漏极源极间开关14控制为接通。通过使电路切断开关13断开，从而能够将不合格的半导体装置从测试电路切离，然后通过使漏极源极间开关14接通，从而源极电极7c的电位升高至漏极电极7a的电位，因此，能够稳定地抑制向应该中断测试的这一部分不合格的半导体装置施加电压。由此，能够继续进行测试而不影响其他半导体装置。
接下来，使用图3说明使用了半导体测试装置100的测试方法。
首先，将半导体晶片6以下表面侧与晶片载置台2接触的方式载置于晶片载置台2之上(步骤S101)。根据需要调整半导体晶片6的位置，使在半导体晶片6的下表面侧形成的漏极电极7a与晶片载置台2接触。由此，电源1的高电压侧与半导体装置7的漏极电极7a(高电压端子)电连接。
然后，使探针3与在半导体晶片6的上表面侧形成的多个源极电极7c接触(步骤S102)。由此，电源1的低电压侧与半导体装置7的源极电极7c(低电压端子)电连接。此外，探针3可以与在半导体晶片6形成的多个半导体装置7中的一部分半导体装置7的源极电极7c连接，也可以与所有半导体装置7的源极电极7c连接。
这样，在漏极电极7a以及源极电极7c分别与电源1电连接之后，开始电压施加测试(步骤S103)。此时，从电源1经由与高电压配线11连接的晶片载置台2和与低电压配线12连接的探针3，向多个半导体装置7的漏极电极7a与源极电极7c之间施加电压。这里，如图4所示，在开始施加电压时，电路切断开关13(第1开关)被控制为接通，漏极源极间开关14(第2开关)被控制为断开。此外，电压施加测试可以在室温下进行，也可以在半导体测试装置100允许的范围内在高温下进行。
如果电压施加测试开始，则漏电流检测电路针对作为测试对象的多个半导体装置7，判断是否检测出大于或等于基准值的漏电流(步骤S104)，该基准值是针对多个半导体装置7的任意者预先设定的。
在针对某半导体装置检测出大于或等于基准值的漏电流的情况下(步骤S104：Yes)，控制电路5a将该半导体装置判定为不合格的半导体装置，首先将与不合格的半导体装置连接的电路切断开关13控制为断开，然后将与不合格的半导体装置连接的漏极源极间开关14控制为接通(步骤S105)。例如，在针对图4所示的测试开始时的测试电路110的右端的半导体装置7检测出大于或等于基准值的漏电流的情况下，如图5所示，该半导体装置71被判定为不合格的半导体装置71，针对与该不合格的半导体装置71连接的漏极源极间开关14以及电路切断开关13，首先将电路切断开关13控制为断开，然后将漏极源极间开关14控制为接通。这样，通过先使电路切断开关13断开，从而将不合格的半导体装置71从测试电路切离，然后通过使漏极源极间开关14接通，从而使源极电极7c的电位升高至漏极电极7a的电位，由此，能够使不合格的半导体装置71的电位稳定。此时，针对其他半导体装置7继续施加电压。
在针对所有的半导体装置7都没有检测出大于或等于基准值的漏电流的情况下(步骤S104：No)，或者在步骤S105中如上所述进行了开关控制之后，接下来，判定作为测试对象的所有半导体装置7是否都被判定为不合格的半导体装置，即判定是否对作为测试对象的所有半导体装置7都进行了步骤S105的开关的控制(步骤S106)。
在针对所有半导体装置7都进行了步骤S105的开关的控制，即电路切断开关13被控制为断开、漏极源极间开关14被控制为接通的情况下(步骤S106：Yes)，所有半导体装置7都被从测试电路切离，不存在正被施加电压的半导体装置7，因此进入步骤S108，中断电压的施加，结束测试。
另一方面，在尚未针对所有半导体装置7全部进行步骤S105的开关的控制，即存在正施加电压的半导体装置7的情况下(步骤S106：No)，半导体测试装置100判断是否经过了一定的测试时间(步骤S107)。此外，测试时间是预先确定下来的。
在判断为尚未经过测试时间的情况下(步骤S107：No)，返回至步骤S104而再次通过漏电流检测电路继续进行检测。
另一方面，在判断为已经经过了一定的测试时间的情况下(步骤S106：Yes)，结束电压施加测试(步骤S108)。
在电压施加测试结束之后，解除与源极电极7c接触的探针3的接触(步骤S109)。
最后，从装置取出在晶片载置台2之上载置的作为测定对象的半导体晶片6，测试结束(步骤S110)。
如上所述，通过使用半导体测试装置100进行老化测试，从而能够向多个半导体装置7的漏极-源极间施加正电压，将具有大量晶体缺陷的、元件寿命相对短的半导体装置分选为不合格品，能够确保半导体装置的可靠性。
此外，也可以在步骤S102与S103之间即电压施加测试开始前、以及步骤S107与S108之间即电压施加测试结束后，进行各半导体装置的特性检查。特别是，通过在电压施加测试开始前进行特性检查，从而能够针对确认出问题的半导体装置7，预先使电路切断开关13断开，使漏极源极间开关14接通，将该半导体装置从测试电路切离，以使其不被施加电压。
对以上述方式构成的半导体测试装置100的效果进行说明。
就以往的半导体测试装置而言，在同时对多个半导体装置施加电压而进行老化测试的情况下，在老化测试中测试时间有时也会很长，因此在一部分半导体装置发生问题而产生了漏电流的情况下，之后仍继续施加电压，由此测试电路短路而掉电，存在对其他元件特性良好的半导体装置也不能继续进行测试的课题。另一方面，本实施方式的半导体测试装置具有下述效果，即，在对大量半导体装置进行测试时，能够同时进行多个测试，并且即使其中的一部分发生问题，也能够继续进行测试直至最后。
即，本实施方式的半导体测试装置100在测试电路110中设置了电路切断开关13以及漏极源极间开关14作为其结构，由此，具有如下效果，即，在针对一部分半导体装置检测出大于或等于基准值的漏电流的情况下，能够将该半导体装置判定为不合格的半导体装置而从测试电路切离并且使其电位稳定，能够不影响剩余的元件特性良好的半导体装置而继续进行测试。
使用图6说明实施方式1的半导体测试装置的变形例。图6是表示将本实施方式的半导体测试装置100的测试电路110变形后的测试电路120的电路图。
首先，使用图6说明测试电路120。
测试电路120与实施方式1的测试电路110的不同点在于，具有除了漏极-源极间以外还用于向栅极-源极间施加电压的多个电源10，并且，在栅极电极7b与源极电极7c之间具有与电源10并联连接的栅极源极间开关15(第4开关)、以及与电源10串联连接的栅极源极间切断开关19(第5开关)。
在向半导体装置7的栅极-源极间也施加电压的情况下，使图1中说明的探针3也分别独立地与半导体装置7的栅极电极7b接触，并且将电源10分别连接于栅极电极7b与源极电极7c之间。如图6所示，作为测试电路120的结构，可以设为电源10的高电压侧与源极电极7c侧连接、低电压侧与栅极电极7b侧连接的结构。
栅极源极间开关15(第4开关)是与电源10并联地连接于各个半导体装置7的栅极电极7b和源极电极7c的开关。在老化测试中，在向栅极电极7b与源极电极7c之间也施加电压时，在开始施加电压时，使栅极源极间开关15断开。在测试开始后，如果针对作为测试对象的多个半导体装置7中的一部分检测出大于或等于基准值的漏电流，则控制电路5a将漏极源极间开关14控制为接通，与此同时，将栅极源极间开关15控制为接通。由此，能够将源极电极7c的电位升高至栅极电极7b的电位。
栅极源极切断开关19(第5开关)是与电源10串联地连接于各个半导体装置7的栅极电极7b和源极电极7c的开关。在老化测试中，在向栅极电极7b与源极电极7c之间也施加电压时，在开始施加电压时，使栅极源极间切断开关19接通。在测试开始后，如果针对作为测试对象的多个半导体装置7中的一部分检测出大于或等于基准值的漏电流，则控制电路5a将电路切断开关13控制为断开，同时将栅极源极间切断开关19控制为断开。由此，能够切断栅极-源极间的电压的施加，从测试电路切离。
这样，通过向半导体装置7的漏极-源极间施加正电压，向栅极-源极间施加负电压，从而即使对于阈值电压低的MOSFET也能够进行测试。
下面，以与具有测试电路110的半导体测试装置100的不同点为中心，说明使用了具有测试电路120的半导体测试装置的测试方法。
使用了具有测试电路120的半导体测试装置的测试方法与图3所说明的半导体测试装置100的测试方法相比，步骤S103以及步骤S105的工序有一部分不同，其他工序相同。
在步骤S103中，在开始施加电压时，除了将电路切断开关13控制为接通、将漏极源极间开关14控制为断开之外，还将栅极源极切断开关19控制为接通、将栅极源极间开关15控制为断开。
另外，在步骤S105中，控制电路5a首先将电路切断开关13控制为断开，但与此同时也将栅极源极间切断开关19控制为断开。然后，将漏极源极间开关14控制为接通，但与此同时也将栅极源极间开关15控制为接通。由此，能够在将不合格的半导体装置从测试电路切离的基础上，将漏极-源极间的电位以及栅极-源极间的电位彼此设为相同的电位，所以能够使从测试电路切离的不合格的半导体装置的电位稳定，不影响其它半导体装置地继续测试。
特别是在进行SiC-MOSFET的老化测试时，向漏极-源极间施加正电压，同时向栅极-源极间施加负电压的测试是有效的。因此，在这种情况下，具有如下的特有效果，即，通过设置电路切断开关13、漏极源极间开关14以及栅极源极间开关15，从而能够稳定地将检测出大于或等于基准值的漏电流的不合格的半导体装置从测试电路切离，能够继续进行剩余的元件特性良好的半导体装置的测试。
此外，在本实施方式中，作为被测试物的半导体装置7是以分别具有漏极电极7a、栅极电极7b、源极电极7c的端子的SiC-MOSFET为例示出的，但并不限于此，在对Si-MOSFET、IGBT(Insulated Gate Bipolar Transistor：绝缘栅电极型双极晶体管)等进行测试的情况下，也会通过将相当于电路切断开关13(第1开关)、漏极源极间开关14(第2开关)以及栅极源极间开关15(第4开关)的开关设置于该测试电路，从而得到同样的效果。
另外，在本实施方式中，说明了半导体测试装置100以半导体晶片6为测试对象的情况，但并不限于此，只要是具有图2的测试电路110或者图6的测试电路120的半导体测试装置，例如也可以使用鳄鱼夹配线(alligator wire)等作为晶片载置台2或者探针3的替代物。在该情况下，测试对象不限于半导体晶片，也可以将多个独立的半导体装置或者多个半导体模块等作为测试对象。这在其他实施方式中也是同样的。
实施方式2.
使用图7至图9说明实施方式2的半导体测试装置。图7是表示本实施方式的半导体测试装置的测试电路210的电路图。另外，图8是表示测试开始时的测试电路210的电路图，图9是表示测试开始后的测试电路210的一个例子的电路图。
首先，使用图7说明测试电路210。
如图7所示，本实施方式的半导体测试装置的测试电路210与实施方式1的半导体测试装置100的测试电路110的不同点在于，具有用于使多个半导体装置7的源极电极7c(低电压端子)间电接通或者电断开的源极间连接开关16(第3开关)。此外，本实施方式的半导体测试装置的其他结构与实施方式1的半导体测试装置100相同，因此省略半导体测试装置的概略图以及其说明。
如图7所示，源极间连接开关16(第3开关)设置为，半导体装置7的各个源极电极7c能够与其他的所有半导体装置7的源极电极7c独立地接通或者断开。
这里，图7示出了并联连接4个半导体装置7而进行测试的情况，源极间连接开关16以及其配线使用了6个。由此，所有的半导体装置7成为其各自与其他半导体装置7之间经由源极间连接开关16而连接的构造。同样地，在并联连接N个半导体装置7的情况下，通过设置(1+2+…+(N-1))个源极间连接开关16以及其配线，从而N个半导体装置7分别能够经由源极间连接开关16与其他的所有半导体装置7独立地连接。这样，通过以连接于各个半导体装置7之间的方式设置多个源极间连接开关16，从而无论哪个半导体装置7产生问题，都能够在依然将其他半导体装置7的源极电极7c间连接的状态下，仅将不合格的半导体装置从连接中切离。
在通过测试电路210进行的测试中，与实施方式1同样地，进行从电源1经由高电压配线11和低电压配线12向多个半导体装置7的漏极-源极间施加电压的测试。此时，通过使源极间连接开关16全部接通，从而在测试中能够使测试对象的源极电位相同，由此，能够使在测试中产生的噪声稳定。此外，源极间连接开关16的控制既可以由控制部5所具有的控制电路5a进行，也可以使用另外设置的控制用IC(未图示)。
下面，使用图8以及图9说明使用了本实施方式的半导体测试装置的测试方法。
使用了本实施方式的半导体测试装置的测试方法与在实施方式1中使用图3说明的半导体测试装置100的测试方法相比，步骤S103以及步骤S105的一部分不同。使用了本实施方式的半导体测试装置的测试方法的其他步骤与实施方式1的半导体测试装置100的测试方法相同，因此省略说明。
步骤S103是开始向半导体装置7的漏极-源极间施加电压的工序。在使用了本实施方式的半导体测试装置的测试中，在开始施加电压时，如图8所示，漏极源极间开关14被控制为断开，电路切断开关13被控制为接通，并且源极间连接开关16被控制为接通。这样，通过使源极间连接开关16接通，从而能够使各个半导体装置7的源极电极7c侧的电位相同，因此能够抑制微小的漏电流、噪声的影响。之后，进入步骤S104，与实施方式1同样地进行针对漏电流的检测。
步骤S105是在步骤S104中检测出大于或等于基准值的漏电流的情况下，对半导体测试装置的各开关进行控制的工序。控制电路5a在针对将检测出大于或等于基准值的漏电流的不合格的半导体装置与其他半导体装置之间连接的源极间连接开关16，将它们全部控制为断开之后，将与不合格的半导体装置连接的电路切断开关13控制为断开，之后将漏极源极间开关14控制为接通。
例如，当在图8所示的测试电路中针对右端的半导体装置7检测出大于或等于基准值的漏电流的情况下，如图9所示，首先将检测出大于或等于基准值的漏电流的半导体装置71判定为不合格的半导体装置71，将与不合格的半导体装置71连接的所有源极间连接开关16控制为断开，然后将电路切断开关13控制为断开，然后将漏极源极间开关14控制为接通。由此，能够在使检测出漏电流的不合格的半导体装置71与其他半导体装置7的源极电极7c之间电断开的基础上，将不合格的半导体装置71从测试电路切离，并且将源极电极7c的电位升高至漏极电极7a的电位。这样，针对检测出漏电流的不合格的半导体装置71，能够在切断源极电极7c侧的连接的基础上从测试电路切离，因此能够抑制对其他元件特性良好的半导体装置7造成因开关切换而引起的噪声的影响。此时，针对其他半导体装置7，继续施加电压。
此外，虽然这是本发明的说明中共通的事项，但示意性地示出了测试电路的附图。因此，例如在图9中，关于检测出大于或等于基准值的漏电流的半导体装置71，即使将源极间连接开关16控制为断开，也仍是通过低电压配线12将源极电极7c间连接的状态，但实际上与电源1连接的低电压配线12与源极间连接开关16相比被配置得远，配线长，因此即使通过低电压配线12进行连接，也几乎不会有与其它半导体装置7之间的噪声影响。即，就本实施方式的半导体测试装置而言，通过与半导体装置7的源极电极7c接近地设置源极间连接开关16，从而能够在与其他半导体装置7之间使因噪声等的影响而引起的电位变动稳定。
说明以上述方式构成的本实施方式的半导体测试装置的效果。
由于在老化测试的电压施加中施加高电压或者在高温下进行测试，因此即使作为测试对象的半导体装置没有达到被检测为存在问题的程度，也有可能产生漏电流、噪声。特别是在针对形成有多个半导体装置的半导体晶片进行测试的情况下，容易受到由接近的其他半导体装置引起的噪声等的影响。
另外，在老化测试中，在电压施加过程中一部分半导体装置产生了大于或等于基准值的漏电流的情况下，通过对电路切断开关13进行控制，从而能够将不合格的半导体装置71从测试电路切离，但在该开关的切换时等也产生噪声。由于该噪声传递至其他半导体装置，因此元件特性良好的半导体装置也有可能产生连锁性的损坏、故障。
因此，就本实施方式的半导体测试装置而言，在测试中使源极间连接开关16接通而将各个半导体装置7的源极电极7c间连接，由此，能够使电位相同，因此具有能够减少测试中的噪声影响的特有效果。
另外，在针对一部分半导体装置检测出大于或等于基准值的漏电流的情况下，首先将与不合格的半导体装置连接的所有源极间连接开关16控制为断开，然后对电路切断开关13以及漏极源极间开关14进行控制。由此，具有如下的特有效果，即，能够阻断由于电路切断开关13或者漏极源极间开关14等开关的切换而产生的噪声，并且即使一部分噪声传播开，也能够通过与其他半导体装置的连接而稳定化，能够抑制对元件特性良好的半导体装置的损坏。
使用图10说明实施方式2的半导体测试装置的变形例。图10是表示将本实施方式的半导体测试装置的测试电路210变形后的测试电路220的电路图。
测试电路220与实施方式2的测试电路210的不同点在于，具有与电源1的低电压侧连接的开关连接配线17(第3开关连接配线)，与各个半导体装置7的源极电极7c侧连接的源极间连接开关16共通地连接于开关连接配线17。
通常，为了使多个半导体装置7各自的源极电极7c经由源极间连接开关16电接通或者电断开，如上所述，在该半导体装置7的数量是N时，需要(1+2+…+(N-1))个源极间连接开关16。因此，通过设置开关连接配线17，从而将独立地与各个半导体装置7的源极电极7c连接的源极间连接开关16共通地连接于开关连接配线17，由此能够使各个源极电极7c独立地电接通或者电断开，具有能够将源极间连接开关16以及配线减少至N个的特有效果。
实施方式3.
使用图11说明实施方式3的半导体测试装置。图11是表示本实施方式的半导体测试装置的测试电路310的电路图。
首先，使用图11说明测试电路310。
如图11所示，本实施方式的半导体测试装置的测试电路310与实施方式1的半导体测试装置100的测试电路110的不同点在于，具有使多个半导体装置7的源极电极7c间电接通或者电断开的双向二极管18。此外，本实施方式的半导体测试装置的其他结构与实施方式1的半导体测试装置100相同，因此省略半导体测试装置的概略图以及其说明。
双向二极管18以与在实施方式2的测试电路210时说明的源极间连接开关16相同的数量以及位置设置。双向二极管18是将两个二极管反向并联连接而成的，以使得在双向二极管18的两端产生了大于或等于一定阈值的电位差的情况下，电流仅向某一方向流动。因此，经由双向二极管18将各个半导体装置7的源极电极7c侧连接，由此，在任意的半导体装置7的源极电极7c侧产生了噪声的情况下，电流向消除噪声影响的方向流动。在没有产生噪声、没有产生电位差的情况下，双向二极管18成为截止状态，所以在源极电极7c间不流过电流。
此外，关于使用了本实施方式的半导体测试装置的测试方法，由于与双向二极管18的控制无关，所以与在实施方式1中使用图3说明的测试方法相同，因此省略说明。
说明以上述方式构成的本实施方式的半导体测试装置的效果。
本实施方式的半导体测试装置通过设置将多个半导体装置7的源极电极7c间连接的双向二极管18，从而能够保持各个半导体装置7的源极电极7c间的电位相同，具有能够减轻测试中的噪声影响的效果。特别是具有如下的特有效果，即，在使用实施方式2中说明的源极间连接开关16的情况下，需要对源极间连接开关16进行控制，但在使用双向二极管18的情况下，不需要对开关的通断进行控制。
此外，在本实施方式的半导体测试装置的测试电路310中，与图10所示的实施方式2的测试电路220相同，也可以应用开关连接配线17(双向二极管连接配线)。在该情况下，与实施方式2同样地，能够减少双向二极管18以及配线的数量。
使用图12说明实施方式3的半导体测试装置的应用例。图12是表示测试电路320的电路图，该测试电路320应用了本实施方式的半导体测试装置的测试电路310。
如图12所示，测试电路320是用于将本实施方式的半导体测试装置应用于半导体装置8的应用例，该半导体装置8是在一个半导体装置内具有多个源极电极的内置电流感测的MOSFET。此外，半导体装置8在图12中示于虚线的框内，半导体装置8是被测试物，因此不包含于半导体测试装置的结构。
半导体装置8除了漏极电极8a、栅极电极8b之外，在一个半导体装置8还具有主源极电极8c和感测源极电极8d这两种源极电极，相对于各个半导体装置8而形成有主源极电极8c和感测源极电极8d。
就这样的半导体装置8而言，在同时对多个半导体装置8进行测试而产生了漏电流等问题的情况下，各个源极电极的电位受到噪声的影响。通常，由于感测源极电极8d的静电电容相对地小于主源极电极8c的静电电容，因此容易受到噪声的影响，担心由噪声引起的损坏。
因此，如图12所示，通过在主源极电极8c与感测源极电极8d之间连接双向二极管18，从而与在测试电路310时说明的情况相同，具有能够抑制噪声影响的特有效果。
此外，针对测试电路320说明了在同一半导体装置8的主源极电极8c与感测源极电极8d之间连接双向二极管18的情况，但也可以在其他半导体装置8彼此的源极电极间设置源极间连接开关16或者双向二极管18。
实施方式4.
实施方式4涉及使用了实施方式1至3中的任意者的半导体测试装置的半导体装置的制造方法。图13是表示本实施方式的半导体装置的制造方法的流程图。
首先，使用图13说明本实施方式的半导体装置的制造方法。
首先，准备n型SiC基板(步骤S201)。
接下来，在SiC基板的表面之上，通过外延生长形成n型的SiC漂移层(步骤S202)。
在形成的SiC漂移层，通过离子注入而选择性地形成p型的阱区域(步骤S203)，该p型的阱区域含有作为第1杂质的铝(Al)而作为p型杂质。
在形成的阱区域的表层部，通过离子注入而选择性地形成n型的源极区域(步骤S204)，该n型的源极区域含有作为第2杂质的氮(N)而作为n型杂质。
接下来，进行热处理，将杂质激活(步骤S205)。
在热处理后，在包含阱区域以及源极区域的SiC漂移层的表面侧，除了源极区域的表面侧的一部分，形成由二氧化硅(SiO2)构成的栅极绝缘膜(步骤S206)。
并且，在栅极绝缘膜之上形成具有导电性的多晶硅膜，通过对其进行图案化而形成栅极电极(步骤S207)。
接下来，在栅极电极之上形成层间绝缘层(步骤S208)。
然后，在源极区域之上形成与源极区域电连接的源极电极(步骤S209)。
接下来，在SiC基板的背面形成漏极电极(步骤S210)。
这样，形成有多个半导体装置的半导体晶片完成(步骤S211)。
接下来，将半导体晶片设置于实施方式1至3中的任意者的半导体测试装置，进行老化测试(步骤S212)。此外，关于该测试工序，与在实施方式1至3中使用图3说明的测试方法相同，省略详细的说明。
在测试结束后，对判断为不合格的半导体装置进行标记(步骤S213)。
接下来，将晶片外周的无效区域切断，对芯片进行切割(步骤S214)。
在半导体晶片被切割而完成了各个半导体装置之后，除去作为不合格品的半导体装置，对合格品/不合格品进行分选(步骤S215)。
这样，合格品的半导体装置完成(步骤S216)。
在如上所述对合格品的半导体装置进行制造的本实施方式的半导体装置的制造方法中，由于是能够将半导体晶片6的背面侧与电源1的高电压侧连接、将表面侧与电源1的低压侧连接而进行测试的结构，因此具有能够在半导体晶片6完成的时间点同时对多个纵型的MOSFET进行测定的效果。
并且，在本实施方式的半导体装置的测试方法中，由于使用实施方式1至3的半导体测试装置制造半导体装置，因此能够同时对多个半导体装置进行测试，而且能够防止因一部分半导体装置的问题而导致的测试中断。因此，缩短了测试时间，所以具有能够缩短半导体装置的整体制造时间的效果。
对实施方式4的半导体装置的制造方法的应用例进行说明。
在实施方式4的半导体装置的制造方法中，说明了制造平面型或者沟槽型的纵型SiC-MOSFET的情况，但也能够应用于对在实施方式3的应用例中说明的内置电流感测的MOSFET进行制造的制造方法。
在制造内置电流感测的MOSFET的情况下，上述图13的制造工序中的主要不同点在于步骤S210以及步骤S213。省略对其他制造工序的说明。
步骤S210是形成源极电极的工序。在内置电流感测的MOSFET的情况下，成为在一个半导体装置内具有主源极电极以及感测源极电极这两个电极的构造。因此，在形成源极电极的工序中，在源极区域的大部分区域设置主源极电极，在未设置主源极电极的一部分区域设置感测源极电极。此时，主源极电极与感测源极电极独立设置。
步骤S213是老化测试的工序。这里的老化测试如实施方式3的应用例所说明的那样，是在主源极电极与感测源极电极之间连接双向二极管而进行的。由此，能够防止受到主源极电极的影响而在感测源极电极产生问题或者发生损坏。
此外，适当地对各实施方式进行组合或者变形、省略也落入本发明的范围。

Claims (13)

1.一种半导体测试装置，其具有：
电源；
高电压配线，其将在作为被测试物的多个半导体装置的每一者设置的高电压端子与所述电源的高电压侧连接；
低电压配线，其将在各个所述半导体装置设置的低电压端子与所述电源的低电压侧连接；
第1开关，其与各个所述半导体装置串联连接，该第1开关的一端经由所述低电压配线与所述电源的低电压侧连接，另一端与所述低电压端子连接；
第2开关，其与各个所述半导体装置连接，该第2开关的一端与所述高电压端子连接，另一端与所述低电压端子连接；
多个第3开关，它们与各个所述半导体装置的所述低电压端子连接，用于使所述低电压端子间电接通或者电断开；以及
控制电路，其控制所述第1开关、所述第2开关以及所述第3开关。
2.根据权利要求1所述的半导体测试装置，其特征在于，
所述控制电路在测试开始时，将所述第1开关控制为接通，将所述第2开关控制为断开，
所述控制电路在测试开始后，将检测出大于或等于基准值的漏电流的半导体装置判定为不合格的半导体装置，在将与所述不合格的半导体装置连接的所述第1开关控制为断开之后，将与所述不合格的半导体装置连接的所述第2开关控制为接通。
3.根据权利要求2所述的半导体测试装置，其特征在于，
所述控制电路在测试开始时，将所述第3开关控制为接通，
所述控制电路在测试开始后，在将与所述不合格的半导体装置的所述低电压端子连接的所述第3开关控制为断开后，将与所述不合格的半导体装置连接的所述第1开关控制为断开。
4.根据权利要求2或3所述的半导体测试装置，其特征在于，
还具有第3开关连接配线，该第3开关连接配线用于将所述多个第3开关与所述电源的低电压侧连接，
所述第3开关的一端分别独立地与各个所述半导体装置的所述低电压端子连接，另一端共通地与所述第3开关连接配线连接。
5.一种半导体测试装置，其具有：
电源；
高电压配线，其将在作为被测试物的多个半导体装置的每一者设置的高电压端子与所述电源的高电压侧连接；
低电压配线，其将在各个所述半导体装置设置的低电压端子与所述电源的低电压侧连接；
第1开关，其与各个所述半导体装置串联连接，该第1开关的一端经由所述低电压配线与所述电源的低电压侧连接，另一端与所述低电压端子连接；
第2开关，其与各个所述半导体装置连接，该第2开关的一端与所述高电压端子连接，另一端与所述低电压端子连接；
多个双向二极管，它们与所述半导体装置各自的所述低电压端子连接，用于使所述低电压端子间电接通或者电断开；以及
控制电路，其控制所述第1开关以及所述第2开关。
6.根据权利要求5所述的半导体测试装置，其特征在于，
所述控制电路在测试开始时，将所述第1开关控制为接通，将所述第2开关控制为断开，
所述控制电路在测试开始后，将检测出大于或等于基准值的漏电流的半导体装置判定为不合格的半导体装置，在将与所述不合格的半导体装置连接的所述第1开关控制为断开之后，将与所述不合格的半导体装置连接的所述第2开关控制为接通。
7.根据权利要求6所述的半导体测试装置，其特征在于，
还具有双向二极管连接配线，该双向二极管连接配线用于将所述多个双向二极管与所述电源的低电压侧连接，
所述双向二极管的一端分别独立地与所述半导体装置各自的所述低电压端子连接，另一端共通地与所述双向二极管连接配线连接。
8.根据权利要求2、3、6以及7中任一项所述的半导体测试装置，其特征在于，
所述半导体装置是MOSFET，该MOSFET具有栅极电极、作为所述高电压端子的漏极电极以及作为所述低电压端子的源极电极，
针对各个所述半导体装置，还设置有一端与所述栅极电极连接、另一端与所述源极电极连接的第4开关。
9.根据权利要求8所述的半导体测试装置，其特征在于，
所述控制电路在测试开始时，将所述第4开关控制为断开，
所述控制电路在测试开始后，将与所述不合格的半导体装置连接的所述第2开关控制为接通，与此同时，将与所述不合格的半导体装置连接的所述第4开关控制为接通。
10.根据权利要求1至3、5至7中任一项所述的半导体测试装置，其特征在于，
所述被测试物是具有多个MOSFET的半导体晶片，该MOSFET在背面侧形成有作为所述高电压端子的漏极电极，在表面侧形成有栅极电极以及作为所述低电压端子的源极电极，
该半导体测试装置具有：
晶片载置台，其与所述高电压配线连接，通过以所述半导体晶片的背面侧与所述晶片载置台接触的方式载置所述半导体晶片，从而与所述多个MOSFET的所述漏极电极电连接；
探针，其与所述晶片载置台相对设置，通过与所述半导体晶片的表面侧接触而相对于所述多个MOSFET的所述源极电极分别独立地电连接；
探针卡，其与所述低电压配线连接，保持所述探针；以及
控制部，其与所述高电压配线、所述低电压配线连接，在该控制部的内部具有所述第1开关、所述第2开关和所述控制电路。
11.一种半导体装置的测试方法，其包含以下步骤：
将电源的高电压侧与在多个半导体装置的每一者设置的高电压端子电连接；
经由低电压配线将所述电源的低电压侧与在各个所述半导体装置设置的低电压端子电连接；
在将多个第3开关接通的状态下，对所述多个半导体装置的每一者同时开始施加电压，检测漏电流，其中，所述多个第3开关与各个所述半导体装置的所述低电压端子连接，用于使所述低电压端子间电接通或者电断开；以及
将检测出大于或等于基准值的漏电流的半导体装置判定为不合格的半导体装置，在将多个第3开关中的与所述不合格的半导体装置的所述低电压端子连接的所述第3开关断开后，通过将第1开关中的与所述不合格的半导体装置连接的第1开关断开而将所述不合格的半导体装置与所述电源的低电压侧电切离，然后，通过将第2开关中的与所述不合格的半导体装置连接的第2开关接通而将所述不合格的半导体装置的所述低电压端子的电位升高至与所述高电压端子相同的电位，其中，所述第1开关与各个所述半导体装置串联连接，该第1开关的一端经由所述低电压配线与所述电源的低电压侧连接，另一端与所述低电压端子连接，所述第2开关与各个所述半导体装置连接，该第2开关的一端与所述高电压端子连接，另一端与所述低电压端子连接。
12.一种半导体装置的制造方法，其包含以下工序：
在基板的表面形成漂移层；
在所述漂移层之上选择性地形成阱区域；
在所述阱区域的表层部选择性地形成源极区域；
在包含所述阱区域以及所述源极区域的所述漂移层的表面侧形成栅极绝缘膜；
在所述栅极绝缘膜之上形成栅极电极；
在所述源极区域之上形成源极电极；
在所述基板的背面形成漏极电极；
将经过以上工序而完成的形成有多个半导体装置的半导体晶片以所述半导体晶片的背面侧与晶片载置台接触的方式载置于所述晶片载置台之上，将电源的高电压侧与所述漏极电极电连接；
使探针与所述半导体晶片的表面侧接触，经由低电压配线将所述电源的低电压侧与作为低电压端子的所述源极电极电连接；
在将多个第3开关接通的状态下，对所述多个半导体装置的每一者同时开始施加电压，检测漏电流，其中，所述多个第3开关与各个所述半导体装置的所述低电压端子连接，用于使所述低电压端子间电接通或者电断开；
将检测出大于或等于基准值的漏电流的半导体装置判定为不合格的半导体装置，在将多个第3开关中的与所述不合格的半导体装置的所述低电压端子连接的所述第3开关断开后，通过将第1开关中的与所述不合格的半导体装置连接的第1开关断开而将所述不合格的半导体装置与所述电源的低压侧电切离，然后，通过将第2开关中的与所述不合格的半导体装置连接的第2开关接通而将所述不合格的半导体装置的所述源极电极的电位升高至与所述漏极电极相同的电位，其中，所述第1开关与各个所述半导体装置串联连接，该第1开关的一端经由所述低电压配线与所述电源的低电压侧连接，另一端与所述低电压端子连接，所述第2开关与各个所述半导体装置连接，该第2开关的一端与高电压端子连接，另一端与所述低电压端子连接；
对通过测试而判断为不合格的半导体装置进行标记；
对在所述半导体晶片形成的所述半导体装置进行切割；以及
对切割后的所述半导体装置的合格品和不合格品进行分选。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于，
所述半导体装置是内置电流感测的半导体装置，具有主源极电极和静电电容比所述主源极电极小的感测源极电极而作为所述源极电极，
在形成所述源极电极的工序中，形成所述主源极电极和所述感测源极电极，
在开始施加电压的工序中，在所述主源极电极与所述感测源极电极之间连接双向二极管。
CN202011022280.8A 2019-09-30 2020-09-25 半导体测试装置、半导体装置的测试方法及半导体装置的制造方法 Active CN112582290B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019179446A JP7294036B2 (ja) 2019-09-30 2019-09-30 半導体試験装置、半導体装置の試験方法および半導体装置の製造方法
JP2019-179446 2019-09-30

Publications (2)

Publication Number Publication Date
CN112582290A CN112582290A (zh) 2021-03-30
CN112582290B true CN112582290B (zh) 2024-03-08

Family

ID=74872957

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011022280.8A Active CN112582290B (zh) 2019-09-30 2020-09-25 半导体测试装置、半导体装置的测试方法及半导体装置的制造方法

Country Status (4)

Country Link
US (1) US11380596B2 (zh)
JP (1) JP7294036B2 (zh)
CN (1) CN112582290B (zh)
DE (1) DE102020124491A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT202000012556A1 (it) * 2020-05-27 2021-11-27 Crea Collaudi Elettr Automatizzati Srl Sistema di sicurezza per scheda sonda ad aghi per test ad alta tensione ed alta corrente su dispositivi a semiconduttore di potenza e relativa macchina di test.
KR102436931B1 (ko) * 2021-10-20 2022-08-25 한국전기연구원 반도체 소자 신뢰성 시험장치 및 그의 구동방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2318467A (en) * 1996-10-21 1998-04-22 Int Rectifier Corp Control of di/dt and dv/dt in a MOS-gated transistor by gate current adjustment
WO2001067119A1 (de) * 2000-03-06 2001-09-13 Infineon Technologies Ag Schaltungsanordnung und verfahren zum bewerten von kapazitäten in matrizen
CN1601748A (zh) * 2003-09-26 2005-03-30 松下电器产业株式会社 具有过热保护电路的半导体装置及使用该装置的电子电路
CN101809742A (zh) * 2007-09-07 2010-08-18 三垦电气株式会社 电气电路的开关装置
DE102011114366A1 (de) * 2010-09-27 2012-05-16 Sma Solar Technology Ag Überstromüberwachung für einen selbstleitenden Halbleiterschalter
JP2013257177A (ja) * 2012-06-11 2013-12-26 Sharp Corp 半導体試験装置
WO2014185192A1 (ja) * 2013-05-16 2014-11-20 住友電気工業株式会社 炭化珪素半導体装置および半導体モジュールの製造方法、ならびに炭化珪素半導体装置および半導体モジュール
EP3144687A1 (fr) * 2015-09-16 2017-03-22 Commissariat à l'énergie atomique et aux énergies alternatives Dispositif de caracterisation d'un commutateur de puissance
JP2019046907A (ja) * 2017-08-31 2019-03-22 富士電機株式会社 半導体試験装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3206727B2 (ja) * 1997-02-20 2001-09-10 富士電機株式会社 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法
JP5010842B2 (ja) 2006-03-22 2012-08-29 東京エレクトロン株式会社 試験対象物の保護回路、試験対象物の保護方法、試験装置、及び試験方法
JP5289110B2 (ja) 2009-03-09 2013-09-11 エスペック株式会社 半導体試験装置および測定装置
CN101706541B (zh) * 2009-12-04 2012-12-26 中国电力科学研究院 一种直流输电换流阀故障电流实验检测装置
JP7034041B2 (ja) 2018-09-19 2022-03-11 三菱電機株式会社 半導体装置の検査装置および半導体装置の検査方法
US11022654B1 (en) * 2020-03-12 2021-06-01 University Of Tennessee Research Foundation Universal driver systems and methods of operating the same
CN112526312A (zh) * 2020-12-18 2021-03-19 华北电力大学 一种igbt器件的多应力作用测试系统及方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2318467A (en) * 1996-10-21 1998-04-22 Int Rectifier Corp Control of di/dt and dv/dt in a MOS-gated transistor by gate current adjustment
WO2001067119A1 (de) * 2000-03-06 2001-09-13 Infineon Technologies Ag Schaltungsanordnung und verfahren zum bewerten von kapazitäten in matrizen
CN1601748A (zh) * 2003-09-26 2005-03-30 松下电器产业株式会社 具有过热保护电路的半导体装置及使用该装置的电子电路
CN101809742A (zh) * 2007-09-07 2010-08-18 三垦电气株式会社 电气电路的开关装置
DE102011114366A1 (de) * 2010-09-27 2012-05-16 Sma Solar Technology Ag Überstromüberwachung für einen selbstleitenden Halbleiterschalter
JP2013257177A (ja) * 2012-06-11 2013-12-26 Sharp Corp 半導体試験装置
WO2014185192A1 (ja) * 2013-05-16 2014-11-20 住友電気工業株式会社 炭化珪素半導体装置および半導体モジュールの製造方法、ならびに炭化珪素半導体装置および半導体モジュール
EP3144687A1 (fr) * 2015-09-16 2017-03-22 Commissariat à l'énergie atomique et aux énergies alternatives Dispositif de caracterisation d'un commutateur de puissance
JP2019046907A (ja) * 2017-08-31 2019-03-22 富士電機株式会社 半導体試験装置

Also Published As

Publication number Publication date
CN112582290A (zh) 2021-03-30
JP2021056100A (ja) 2021-04-08
DE102020124491A1 (de) 2021-04-01
JP7294036B2 (ja) 2023-06-20
US11380596B2 (en) 2022-07-05
US20210098314A1 (en) 2021-04-01

Similar Documents

Publication Publication Date Title
CN109073705B (zh) 半导体测试电路、半导体测试装置和半导体测试方法
US8779794B2 (en) Transistor power switch device and method of measuring its characteristics
US9455205B2 (en) Semiconductor devices and processing methods
CN112582290B (zh) 半导体测试装置、半导体装置的测试方法及半导体装置的制造方法
JP6135294B2 (ja) 半導体チップの試験装置および試験方法
KR20070057378A (ko) 프로브 센싱용 패드 및 이를 이용한 프로브 니들 접촉 위치검사 방법.
JP4867639B2 (ja) 半導体素子評価装置及び半導体素子評価方法
US20230071495A1 (en) Safety system for needle probe card for high-voltage and high-current test on power semiconductor devices, related test machine and corresponding testing method
US5828081A (en) Integrated semiconductor device
US7295021B2 (en) Process and circuit for protection of test contacts in high current measurement of semiconductor components
US7573687B2 (en) Power semiconductor device
US11879930B2 (en) Test circuit and testing method
JPH0864769A (ja) 集積回路
US11670388B2 (en) Trimming method
JPH09162255A (ja) 半導体素子の試験装置
KR20010029742A (ko) 반도체 웨이퍼용 특성 평가회로 및 그 평가방법
JP2014103228A (ja) 半導体装置の評価方法
US10319648B2 (en) Conditions for burn-in of high power semiconductors
US20240142510A1 (en) Testing apparatus and testing method
JP2022013347A (ja) 半導体チップの試験装置および試験方法
US7135868B1 (en) Method and apparatus for testing gate oxide with fuse
Kamsin et al. FA Best Approach on drain-to-source Recoverable Leakage
CN115312603A (zh) 半导体器件、半导体组件及其操作方法
CN117761401A (zh) 一种单颗晶圆的通态电阻测量装置及方法
JP2008112766A (ja) 半導体装置、半導体ウェハ、および半導体ウェハの検査方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant