JP2008112766A - 半導体装置、半導体ウェハ、および半導体ウェハの検査方法 - Google Patents

Abstract

【課題】半導体ウェハ状態での一括検査を実現するための半導体装置を提供する。
【解決手段】半導体集積回路１００に対して検査回路１１０を１つ設け、第１の検査回路用電源端子１１１と半導体集積回路１００の電源電極１０１との間に電流経路を形成する。検査回路１１０は、電源電極１０１に対して第１の検査回路用電源端子１１１が低電位になると、その電位差の増加に応じて増加する電流を前記電流経路に流し、そのときの電源電極１０１の電位を基に短絡故障の有無を判定して、その判定結果を短絡故障情報として記憶する。逆に高電位になると、短絡故障情報が短絡故障なしを示す場合、電源電極１０１が検査回路１１０の検査電源電圧端子１１５と同電位になるように前記電流経路を制御し、短絡故障情報が短絡故障ありを示す場合、前記電流経路が遮断されるように前記電流経路を制御する。
【選択図】図１

Description

本発明は、半導体ウェハ上の複数の半導体集積回路に対し、一括して検査を行うための回路構成およびその検査方法に関する。

従来、半導体集積回路の製造工程においては、まず半導体ウェハの状態において、プローブカードを用いた検査を１個または同時に数個程度の半導体集積回路に対して行い、良品のみを半導体ウェハから切り出してパッケージ組立工程に送る。次に、パッケージ状態となった半導体集積回路に対して出荷前の最終検査を行い、良品のみが市場に出荷される。

ところで近年、半導体製造プロセスの微細化により半導体集積回路１つ当たりの面積が低下するとともに、半導体ウェハの大口径化により１枚の半導体ウェハ上に形成される半導体集積回路の数量が格段に増加した。そのため、半導体ウェハ状態での検査に非常に長い時間を要することとなり、高価なテスタ装置およびウェハプローバ装置を長時間占有しなければならない状況に陥っている。半導体集積回路製品における検査コストは押し上げられ、顧客からの低価格化の要望に対して大きな問題となっている。

以上の問題を改善するための方法として、同時に測定する半導体集積回路の数を極限まで大きくする方法、すなわち、半導体ウェハ上に形成された半導体集積回路の全てを一括して検査する方法が提案されている。

この場合、各半導体集積回路に対して電源電圧および接地電圧を個別に供給しようとすると、テスタ装置において電源供給設備が大量に必要であり、かつ、プローブカードあるいは半導体ウェハ上に非常に多くの配線を引き回す必要があるため、現実的ではない。そこで、プローブカードあるいは半導体ウェハ上に電源共通配線および接地共通配線を設けて、そこから各半導体集積回路に電源電圧および接地電圧を供給するという方法が考えられている。

しかし、実際の半導体ウェハ上には、製造の過程において電源電極と接地電極の間に短絡、あるいは、非常に低い抵抗値を有する電流経路により過電流が流れる故障（以下、短絡故障と記す）を含む半導体集積回路が少なからず存在する。したがって、半導体ウェハにおいて、電源共通配線および接地共通配線と各半導体集積回路の電源電極および接地電極を何の配慮もなくそれぞれ接続して電源電圧および接地電圧をそれぞれ印加したとすると、電源共通配線と接地共通配線が短絡して所望の電位差は発生させられず、半導体ウェハ状態での検査が全くできなくなるという問題が発生する。同時に、過電流が流れるため、プローブカードやテスタ装置にも負担がかかり、最悪の場合は焼損に至る。

そこで、上記の問題を解決するための方法が幾つか提案されている。１つは、半導体ウェハ全体の検査に先立って、電源電極と接地電極の間に短絡故障を含む半導体集積回路を洗い出しておき、これらの電源電極等の上に絶縁体層を形成するというものである。絶縁体層により、電源電極と接地電極の間の短絡故障に電流が流れなくなるため、電源共通配線および接地共通配線により適切な電源電圧および接地電圧をそれぞれ印加することができ、半導体ウェハ状態での一括検査が可能となる（特許文献１参照。）。

もう１つは、電源共通配線等と各半導体集積回路の電源電極等の間に電気的分離手段を挿入するというものである。本方法では、初めに電気的分離手段を導通状態にしておき、半導体集積回路の電源電極と接地電極の間の短絡故障による過電流が流れたことを検出して、対応する電気的分離手段を非導通状態に変化させる。その結果、半導体ウェハ中に存在する電源電極と接地電極の間の短絡故障が電気的に除去され、電源共通配線および接地共通配線により適切な電源電圧および接地電圧をそれぞれ印加することができるので、半導体ウェハ状態での一括検査が可能となる（特許文献２および特許文献３参照。）。

ところが、上記の電源電極等に絶縁体層を形成する方法では、半導体ウェハ全体の一括検査に先立って個々の半導体集積回路が電源電極と接地電極の間に短絡故障を含むかどうかの検査を行う必要がある。したがって、短絡故障の有無の判定だけに検査項目を限定しても、テスタ装置およびウェハプローバ装置を使用して個々の半導体集積回路を順次検査する工程が依然として必要であり、改善の効果は小さい。

また、上記の電源共通配線等と各半導体集積回路の間に電気的分離手段を挿入し、過電流を検出して電気的分離手段を非導通状態に変化させる方法では、半導体ウェハ全体の一括検査を行う状態において各半導体集積回路の電源電極と接地電極の間に短絡故障を含むかどうかを検査でき、続いてその対策を実施できる点で、一定の改善の効果は認められる。

しかし、特許文献２においては、具体的な過電流の検出方法については示されておらず、電気的分離手段の制御のための配線が各半導体集積回路に対応して必要となるため、半導体ウェハ上に非常に多くの配線を引き回すことになってしまい、現実的ではない。

また、特許文献３においては、過電流の判定のための規格値は半導体製造プロセスによって大きく異なり、さらに、同じ半導体製造プロセスであっても半導体集積回路の回路規模や製造ロット間のバラツキによって大きく異なることから、過電流検出用の抵抗値の設定は非常に困難と思われる。

さらに、特許文献２および特許文献３をはじめとする方法に共通する問題として、半導体ウェハ上に過電流が流れる半導体集積回路が多数存在した場合に備えて、同時に過電流の検出を行う半導体集積回路の数は小さく抑えなければならない。そのため、電源電極と接地電極の間の短絡故障を含む半導体集積回路の検出において同時に測定可能な半導体集積回路の数が小さく抑えられることになり、改善の効果はやはり大きくない。
特開平７−１６９８０６号公報 特開平１０−１２５７４７号公報 特開２００６−５４４５０号公報

本発明は、上記問題点に鑑み、半導体ウェハ全体の一括検査を実現するにあたり、テスタ装置に特殊な機能を必要とせず、プローブカードおよび半導体ウェハ自身に大量の配線を引き回すことなく、簡単な操作で、短絡故障を含む半導体集積回路を検出して電気的に除去する半導体装置、半導体ウェハ、および半導体ウェハの検査方法を提供することを目的とする。

本発明の請求項１記載の半導体装置は、ｐ型半導体よりなる半導体基板上に形成された半導体集積回路および検査回路からなる半導体装置であって、
前記半導体集積回路は、電源電極と、接地電極と、基板端子が前記電源電極に接続されたＰチャネルＭＯＳトランジスタと、基板端子が前記接地電極に接続されたＮチャネルＭＯＳトランジスタと、を具備し、
前記検査回路は、
第１の検査回路用電源端子と、第２の検査回路用電源端子と、前記半導体集積回路の前記接地電極に接続された検査回路用接地端子と、短絡故障判定電圧端子と、検査電源電圧端子と、前記半導体集積回路の前記電源電極に接続された電源電極接続端子と、を具備するとともに、
前記第１の検査回路用電源端子と前記電源電極接続端子との間に電流経路を形成し、前記電源電極接続端子に対して前記第１の検査回路用電源端子が低電位になると、その電位差の増加に応じて増加する電流を前記電流経路に流し、前記電源電極接続端子に対して前記第１の検査回路用電源端子が高電位になると、電源電流制御信号により制御された電流を前記電流経路に流す電源電流制御手段と、
前記電源電極接続端子の電位を前記短絡故障判定電圧端子の電位と比較して、前記半導体集積回路の前記電源電極と前記接地電極との間が短絡故障しているか否かを判定し、その判定結果を示す短絡故障判定結果を生成する短絡故障判定手段と、
前記短絡故障判定結果を短絡故障情報として記憶する記憶手段と、
前記短絡故障情報が短絡故障なしを示す場合、前記検査電源電圧端子と前記電源電極接続端子との電位差が小さくなるように前記電流経路を制御する前記電源電流制御信号を生成し、前記短絡故障情報が短絡故障ありを示す場合、前記電流経路を遮断する前記電源電流制御信号を生成する制御信号生成手段と、を具備する
ことを特徴とする。

また、本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置であって、前記検査回路は、前記半導体集積回路内に含まれることを特徴とする。
また、本発明の請求項３記載の半導体装置は、請求項１もしくは２のいずれかに記載の半導体装置であって、前記電源電流制御手段は、第１と第２のＰチャネルＭＯＳトランジスタにより構成され、前記第１のＰチャネルＭＯＳトランジスタのソース端子は前記第１の検査回路用電源端子に、ドレイン端子は前記電源電極接続端子に、基板端子は前記第２の検査回路用電源端子に、ゲート端子はソース端子にそれぞれ接続され、前記第２のＰチャネルＭＯＳトランジスタのソース端子は前記第１の検査回路用電源端子に、ドレイン端子は前記電源電極接続端子に、基板端子は前記第２の検査回路用電源端子にそれぞれ接続され、ゲート端子は前記電源電流制御信号を入力とすることを特徴とする。

また、本発明の請求項４記載の半導体装置は、請求項１ないし３のいずれかに記載の半導体装置であって、前記記憶手段は、不揮発性記憶素子を含む記憶素子により構成されることを特徴とする。

また、本発明の請求項５記載の半導体装置は、ｎ型半導体よりなる半導体基板上に形成された半導体集積回路および検査回路からなる半導体装置であって、
前記半導体集積回路は、電源電極と、接地電極と、基板端子が前記電源電極に接続されたＰチャネルＭＯＳトランジスタと、基板端子が前記接地電極に接続されたＮチャネルＭＯＳトランジスタと、を具備し、
前記検査回路は、
前記半導体集積回路の前記電源電極に接続された検査回路用電源端子と、第１の検査回路用接地端子と、第２の検査回路用接地端子と、短絡故障判定電圧端子と、検査接地電圧端子と、前記半導体集積回路の前記接地電極に接続された接地電極接続端子と、を具備するとともに、
前記第１の検査回路用接地端子と前記接地電極接続端子との間に電流経路を形成し、前記接地電極接続端子に対して前記第１の検査回路用接地端子が高電位になると、その電位差の増加に応じて増加する電流を前記電流経路に流し、前記接地電極接続端子に対して前記第１の検査回路用接地端子が低電位になると、電源電流制御信号により制御された電流を前記電流経路に流す電源電流制御手段と、
前記接地電極接続端子の電位を前記短絡故障判定電圧端子の電位と比較して、前記半導体集積回路の前記電源電極と前記接地電極との間が短絡故障しているか否かを判定し、その判定結果を示す短絡故障判定結果を生成する短絡故障判定手段と、
前記短絡故障判定結果を短絡故障情報として記憶する記憶手段と、
前記短絡故障情報が短絡故障なしを示す場合、前記検査接地電圧端子と前記接地電極接続端子との電位差が小さくなるように前記電流経路を制御する前記電源電流制御信号を生成し、前記短絡故障情報が短絡故障ありを示す場合、前記電流経路を遮断する前記電源電流制御信号を生成する制御信号生成手段と、を具備する
ことを特徴とする。

また、本発明の請求項６記載の半導体装置は、請求項５記載の半導体装置であって、前記検査回路は、前記半導体集積回路内に含まれることを特徴とする。
また、本発明の請求項７記載の半導体装置は、請求項５もしくは６のいずれかに記載の半導体装置であって、前記電源電流制御手段は、第１と第２のＮチャネルＭＯＳトランジスタにより構成され、前記第１のＮチャネルＭＯＳトランジスタのソース端子は前記第１の検査回路用接地端子に、ドレイン端子は前記接地電極接続端子に、基板端子は前記第２の検査回路用接地端子に、ゲート端子はソース端子にそれぞれ接続され、前記第２のＮチャネルＭＯＳトランジスタのソース端子は前記第１の検査回路用接地端子に、ドレイン端子は前記接地電極接続端子に、基板端子は前記第２の検査回路用接地端子にそれぞれ接続され、ゲート端子は前記電源電流制御信号を入力とすることを特徴とする。

また、本発明の請求項８記載の半導体装置は、請求項５ないし７のいずれかに記載の半導体装置であって、前記記憶手段は、不揮発性記憶素子を含む記憶素子により構成されることを特徴とする。

また、本発明の請求項９記載の半導体ウェハは、請求項１ないし４のいずれかに記載の半導体装置がマトリクス状に配列された半導体ウェハであって、
第１の検査回路用電源電極と、第２の検査回路用電源電極と、検査回路用接地電極と、短絡故障判定電圧電極と、検査電源電圧電極とがそれぞれ１つ以上設けられ、
第１の検査回路用電源共通配線と、第２の検査回路用電源共通配線と、検査回路用接地共通配線と、短絡故障判定電圧共通配線と、検査電源電圧共通配線とが設けられ、
前記第１の検査回路用電源電極と前記各半導体装置の第１の検査回路用電源端子、前記第２の検査回路用電源電極と前記各半導体装置の第２の検査回路用電源端子、前記検査回路用接地電極と前記各半導体装置の検査回路用接地端子、前記短絡故障判定電圧電極と前記各半導体装置の短絡故障判定電圧端子、および前記検査電源電圧電極と前記各半導体装置の検査電源電圧端子が、それぞれ前記第１の検査回路用電源共通配線、前記第２の検査回路用電源共通配線、前記検査回路用接地共通配線、前記短絡故障判定電圧共通配線、および前記検査電源電圧共通配線により接続されている
ことを特徴とする。

また、本発明の請求項１０記載の半導体ウェハは、請求項９記載の半導体ウェハであって、前記短絡故障判定電圧電極と前記検査電源電圧電極、前記短絡故障判定電圧共通配線と前記検査電源電圧共通配線がそれぞれ共用されていることを特徴とする。

また、本発明の請求項１１記載の半導体ウェハは、請求項５ないし８のいずれかに記載の半導体装置がマトリクス状に配列された半導体ウェハであって、
第１の検査回路用接地電極と、第２の検査回路用接地電極と、検査回路用電源電極と、短絡故障判定電圧電極と、検査接地電圧電極とがそれぞれ１つ以上設けられ、
第１の検査回路用接地共通配線と、第２の検査回路用接地共通配線と、検査回路用電源共通配線と、短絡故障判定電圧共通配線と、検査接地電圧共通配線とが設けられ、
前記第１の検査回路用接地電極と前記各半導体装置の第１の検査回路用接地端子、前記第２の検査回路用接地電極と前記各半導体装置の第２の検査回路用接地端子、前記検査回路用電源電極と前記各半導体装置の検査回路用電源端子、前記短絡故障判定電圧電極と前記各半導体装置の短絡故障判定電圧端子、および前記検査接地電圧電極と前記各半導体装置の検査接地電圧端子が、それぞれ前記第１の検査回路用接地共通配線、前記第２の検査回路用接地共通配線、前記検査回路用電源共通配線、前記短絡故障判定電圧共通配線、および前記検査接地電圧共通配線により接続されている
ことを特徴とする。

また、本発明の請求項１２記載の半導体ウェハは、請求項１１記載の半導体ウェハであって、前記短絡故障判定電圧電極と前記検査接地電圧電極、前記短絡故障判定電圧共通配線と前記検査接地電圧共通配線がそれぞれ共用されていることを特徴とする。

また、本発明の請求項１３記載の半導体ウェハの検査方法は、請求項１ないし４のいずれかに記載の半導体装置をマトリクス状に配列した半導体ウェハ、あるいは請求項９もしくは１０のいずれかに記載の半導体ウェハを使用した半導体ウェハの検査方法であって、
前記検査回路用接地端子の電位を基準として、前記第１の検査回路用電源端子に負の電源電圧を、前記第２の検査回路用電源端子に正の電源電圧をそれぞれ印加し、前記短絡故障判定電圧端子に短絡故障判定電圧を印加して、前記短絡故障判定手段において前記半導体集積回路の前記電源電極の電位を前記短絡故障判定電圧端子の電位と比較して、前記半導体集積回路の短絡故障判定を行う短絡故障検出工程と、
前記短絡故障判定の結果を、前記記憶手段において短絡故障情報として記憶する短絡故障情報記憶工程と、
前記検査回路用接地端子の電位を基準として、前記第１の検査回路用電源端子に正の電源電圧を印加し、前記検査電源電圧端子に検査電源電圧を印加して、前記制御信号生成手段において、前記短絡故障情報が短絡故障なしを示す場合は、前記検査電源電圧端子と前記半導体集積回路の前記電源電極の電位差が小さくなるように前記電源電流制御手段の前記電流経路を制御する前記電源電流制御信号を生成し、前記短絡故障情報が短絡故障ありを示す場合は、前記電源電流制御手段の前記電流経路を遮断する前記電源電流制御信号を生成する短絡故障除去工程と、
を備えたことを特徴とする。

また、本発明の請求項１４記載の半導体ウェハの検査方法は、請求項１３記載の半導体ウェハの検査方法であって、前記短絡故障除去工程の後に、前記第１の検査回路用電源端子と前記検査回路用接地端子の電位差が、印加すべき電源電圧に達しないことを検出して、前記短絡故障検出工程、前記短絡故障情報記憶工程、および前記短絡故障除去工程を再実施することを特徴とする。

また、本発明の請求項１５記載の半導体ウェハの検査方法は、請求項５ないし８のいずれかに記載の半導体装置をマトリクス状に配列した半導体ウェハ、あるいは請求項１１もしくは１２のいずれかに記載の半導体ウェハを使用した半導体ウェハの検査方法であって、
前記検査回路用電源端子の電位を基準として、前記第１の検査回路用接地端子に正の電源電圧を、前記第２の検査回路用接地端子に負の電源電圧をそれぞれ印加し、前記短絡故障判定電圧端子に短絡故障判定電圧を印加して、前記短絡故障判定手段において前記半導体集積回路の前記接地電極の電位を前記短絡故障判定電圧端子の電位と比較して、前記半導体集積回路の短絡故障判定を行う短絡故障検出工程と、
前記短絡故障判定の結果を、前記記憶手段において短絡故障情報として記憶する短絡故障情報記憶工程と、
前記検査回路用電源端子の電位を基準として、前記第１の検査回路用接地端子に負の電源電圧を印加し、前記検査接地電圧端子に検査接地電圧を印加して、前記制御信号生成手段において、前記短絡故障情報が短絡故障なしを示す場合は、前記検査接地電圧端子と前記半導体集積回路の前記接地電極の電位差が小さくなるように前記電源電流制御手段の前記電流経路を制御する前記電源電流制御信号を生成し、前記短絡故障情報が短絡故障ありを示す場合は、前記電源電流制御手段の前記電流経路を遮断する前記電源電流制御信号を生成する短絡故障除去工程と、
を備えたことを特徴とする。

また、本発明の請求項１６記載の半導体ウェハの検査方法は、請求項１５記載の半導体ウェハの検査方法であって、前記短絡故障除去工程の後に、前記検査回路用電源端子と前記第１の検査回路用接地端子の電位差が、印加すべき電源電圧に達しないことを検出して、前記短絡故障検出工程、前記短絡故障情報記憶工程、および前記短絡故障除去工程を再実施することを特徴とする。

本発明によれば、半導体ウェハ全体の一括検査を実現するにあたり、テスタ装置に特殊な機能を必要とせず、プローブカードおよび半導体ウェハ自身に大量の配線を引き回すことなく、簡単な操作で、短絡故障を含む半導体集積回路を検出し、電気的に除去することができる。

すなわち、本発明によれば、半導体集積回路の短絡故障の有無を、接地電極に対して電源電極を低電位としたとき、あるいは電源電極に対して接地電極を高電位としたときに接地電極と電源電極の間に発生する電位差によって判定することができる。このとき、電源電流制御手段は抵抗負荷的に動作するので、半導体集積回路が短絡故障を含むかどうかにかかわらず半導体集積回路の短絡故障検出を実施できる。しかも、短絡故障を含む半導体集積回路に流れる電流値は、電源電流制御手段により制限されるため、短絡故障検出の同時実施の並列度も十分大きくすることができる。

さらに、短絡故障判定結果を短絡故障情報として記憶手段に記憶し、制御信号生成手段において短絡故障情報に基づき電源電流制御信号を生成して、電源電流制限手段を制御するので、短絡故障を含むかどうかによって半導体集積回路に検査電源電圧あるいは検査接地電圧を印加するかどうかが自動的に決定される。したがって、短絡故障を含む半導体集積回路を電気的に除去することが可能となり、半導体ウェハ状態での一括検査が可能となる。

以上の効果は、第１の検査回路用電源端子に印加する電源電圧を、検査回路用接地端子の電位に対して初めは負側にとり、次に正側にとることにより、あるいは、第１の検査回路用接地端子に印加する電源電圧を、検査回路用電源端子の電位に対して初めは正側にとり、次に負側にとることにより、自動的に得られるという点で非常に有用である。さらに、テスタ装置およびプローブカードに特殊な機能は必要なく、プローブカードおよび半導体ウェハ自身に大量の配線を引き回す必要もないので、検査コストの低減が期待でき、非常に有用である。

また、検査回路を半導体集積回路内部に含めることにより、個片の半導体装置に分離された状態での評価が可能となる。また、電源電流制御手段の具体的な回路構成として通常の半導体製造プロセスにおけるＰチャネルＭＯＳトランジスタあるいはＮチャネルＭＯＳトランジスタが使用できるため、本構成の導入が容易である。

さらに、短絡故障の有無の判定における電源電流量は第１のＰチャネルＭＯＳトランジスタあるいは第１のＮチャネルＭＯＳトランジスタのサイズにより、短絡故障を含む半導体集積回路を電気的に除去した後の検査における電源電流量は第２のＰチャネルＭＯＳトランジスタあるいは第２のＮチャネルＭＯＳトランジスタのサイズによりそれぞれ独立して設定できる。したがって、短絡故障の有無の判定においては電源電流量を必要最小限に抑え、かつ、短絡故障を含む半導体集積回路を電気的に除去した後の検査においては必要な電源電流量を確保することが容易に実現できるため、非常に有用である。

また、記憶手段として不揮発性記憶素子を含む記憶素子によるものを採用することにより、短絡故障の有無の判定と、短絡故障を含む半導体集積回路を除去した後の検査の間で、短絡故障情報を保持したまま、電源電圧の印加を行わない期間を設けることができる。したがって、その間に、半導体ウェハに対して別の処置を施すことが可能となり、検査工程を柔軟に構成することができるため、非常に有用である。

また、検査回路が有する各端子へ電源電圧等を供給するための各配線および各電極を各半導体装置間で共有化することで、半導体ウェハ状態での一括検査をより少ない電極数にて実施することができ、プローブカードの低コスト化、製作容易化ならびにプロービングの確実性向上につながるので、非常に有用である。

また、短絡故障判定電圧端子と検査電源電圧端子、あるい短絡故障判定電圧端子と検査接地電圧端子が同時に使用されないことに着目して、短絡故障判定電圧と検査電源電圧を供給するための配線および電極、あるいは短絡故障判定電圧と検査接地電圧を供給するための配線および電極を共用化することにより、さらに少ない電極数による半導体ウェハ状態での一括検査が可能となるため、非常に有用である。

また、短絡故障を含む半導体集積回路の検出からその除去までを第１の検査回路用電源端子に印加する電源電圧の切換え、あるいは第１の検査回路用接地端子に印加する電源電圧の切換えによって実現できる。これは非常に簡単な操作であり、非常に有用である。

また、一旦、短絡故障除去工程を実施した後に、第１の検査回路用電源端子と検査回路用接地端子の電位差、あるいは第１の検査回路用接地端子と検査回路用電源端子の電位差が、印加すべき電源電圧に達しないことを検出して、短絡故障検出工程、短絡故障情報記憶工程、および短絡故障除去工程を再実施することにより、新たに発生した短絡故障を含む半導体集積回路を追加で電気的に除去することができる。本操作は何度実施してもよく、短絡故障を含む半導体集積回路の発生の都度、対処することができる。したがって、半導体ウェハ状態での一括検査を続行するために非常に有用である。

（実施の形態１）
以下、本発明の実施の形態１について、図面を交えて説明する。
図１は本発明の実施の形態１における半導体装置の構成を示す図である。図１に示すように、当該半導体装置は、半導体集積回路１００と検査回路１１０からなる。

検査回路１１０は、半導体集積回路１００と共に半導体ウェハ上に形成され、半導体集積回路１００を半導体ウェハ状態で検査する際に用いられる。すなわち、検査回路１１０は、半導体集積回路１００の電源電極１０１と接地電極１０２との間が短絡故障しているか否かを判定して、その判定結果である短絡故障情報を記憶する。そして、検査回路１１０は、半導体集積回路１００の検査時に、半導体集積回路１００の電源電極１０１と接地電極１０２との間が短絡故障していない場合には、電源電極１０１に検査電源電圧を印加し、短絡故障している場合には、電源電極１０１への電流の流入あるいは電源電極１０１からの電流の流出を遮断して、半導体集積回路１００を電気的に除去する。

図２（ａ）に本発明の実施の形態１における半導体装置の断面図を示す。
図２（ａ）に示すように、半導体集積回路１００は、ｐ型半導体よりなる半導体基板上に電源電極１０１と、接地電極１０２と、基板端子が電源電極１０１に電気的に接続されたＰチャネルＭＯＳトランジスタと、基板端子が接地電極１０２に電気的に接続されたＮチャネルＭＯＳトランジスタとが形成された構成となっている。また、検査回路もこの半導体基板上に形成されている。図２（ａ）には、検査回路に含まれる第１のＰチャネルＭＯＳトランジスタ１２１を示している。

以下、検査回路１１０を詳細に説明する。
図１に示すように、検査回路１１０は、第１の検査回路用電源端子１１１、第２の検査回路用電源端子１１２、検査回路用接地端子１１３、短絡故障判定電圧端子１１４、検査電源電圧端子１１５、および電源電極接続端子１１６を有する。また、検査回路１１０は、電源電流制御手段１２０、短絡故障判定手段１３０、記憶手段１４０、および制御信号生成手段１５０を具備する。半導体集積回路１００と検査回路１１０は、電源電極１０１と電源電極接続端子１１６、接地電極１０２と検査回路用接地端子１１３がそれぞれ接続されている。

電源電流制御手段１２０は、制御信号生成手段１５０からの電源電流制御信号１５１を入力とし、第１の検査回路用電源端子１１１と電源電極接続端子１１６との間に電流経路を形成する。また電源電流制御手段１２０は、電源電極接続端子１１６に対して第１の検査回路用電源端子１１１が低電位になると、その電位差の増加に応じて増加する電流を電流経路に流す。一方、電源電極接続端子１１６に対して第１の検査回路用電源端子１１１が高電位になると、電源電流制御信号１５１により制御された電流を電流経路に流す。

具体的には、電源電流制御手段１２０は、第１のＰチャネルＭＯＳトランジスタ１２１と第２のＰチャネルＭＯＳトランジスタ１２２とからなり、第１の検査回路用電源端子１１１と電源電極接続端子１１６との間に、第１のＰチャネルＭＯＳトランジスタ１２１を介した第１の電流経路と、第２のＰチャネルＭＯＳトランジスタ１２２を介した第２の電流経路を形成する。

第１のＰチャネルＭＯＳトランジスタ１２１のソース端子は第１の検査回路用電源端子１１１に、ドレイン端子は電源電極接続端子１１６に、基板端子は第２の検査回路用電源端子１１２に、ゲート端子はソース端子にそれぞれ接続されている。一方、第２のＰチャネルＭＯＳトランジスタ１２２のソース端子は第１の検査回路用電源端子１１１に、ドレイン端子は電源電極接続端子１１６に、基板端子は第２の検査回路用電源端子１１２にそれぞれ接続されている。また第２のＰチャネルＭＯＳトランジスタ１２２のゲート端子は、制御信号生成手段１５０の出力端子に接続され、制御信号生成手段１５０からの電源電流制御信号１５１を入力とする。

したがって、検査回路用接地端子１１３の電位を基準電位として、第１の検査回路用電源端子１１１に負の電源電圧を印加して、電源電極接続端子１１６に対して第１の検査回路用電源端子１１１を低電位にした場合、第１のＰチャネルＭＯＳトランジスタ１２１のゲート電圧がドレイン電圧に対して閾値を越えて低くなると、第１のＰチャネルＭＯＳトランジスタ１２１はオン状態となり、電源電極接続端子１１６と第１の検査回路用電源端子１１１の電位差の増加に応じて増加する電流が第１のＰチャネルＭＯＳトランジスタ１２１（第１の電流経路）を介して流れる。なお、この場合、後述するように第２のＰチャネルＭＯＳトランジスタ１２２はオフ状態となる。

一方、検査回路用接地端子１１３の電位を基準電位として、第１の検査回路用電源端子１１１に正の電源電圧を印加して、電源電極接続端子１１６に対して第１の検査回路用電源端子１１１を高電位にした場合、後述するように第１のＰチャネルＭＯＳトランジスタ１２１はオフ状態となり、電源電流制御信号１５１により制御された電流が第２のＰチャネルＭＯＳトランジスタ１２２（第２の電流経路）を介して流れる。

このように、電源電流制御手段１２０の具体的な回路構成として通常の半導体製造プロセスにおけるＰチャネルＭＯＳトランジスタを使用することで、容易に電源電流制御手段１２０を実現できる。

短絡故障判定手段１３０は、電源電極接続端子１１６の電位を短絡故障判定電圧が印加される短絡故障判定電圧端子１１４の電位と比較して、電源電極１０１と接地電極１０２との間が短絡故障しているか否かを判定し、その判定結果を示す短絡故障判定結果を生成する。詳しくは、短絡故障判定結果１３１は、短絡故障判定電圧端子１１４に対して電源電極接続端子１１６が高電位である場合は短絡故障ありを示す電位となり、低電位である場合は短絡故障なしを示す電位となる。

記憶手段１４０は、第２の検査回路用電源端子１１２と検査回路用接地端子１１３の電位差により動作するＤフリップフロップであり、短絡故障判定手段１３０により生成された短絡故障判定結果１３１を短絡故障情報１４１として記憶する。記憶手段１４０に記憶された情報は、第２の検査回路用電源端子１１２と検査回路用接地端子１１３の間に有効な電位差が存在する限り保存される。

制御信号生成手段１５０は、第２の検査回路用電源端子１１２と検査回路用接地端子１１３の電位差により動作し、記憶手段１４０により記憶された短絡故障情報１４１が短絡故障なしを示す場合、検査電源電圧が印加される検査電源電圧端子１１５と電源電極接続端子１１６との電位差が小さくなるように電源電流制御手段１２０の電流経路を制御する電気的信号を生成して、電源電流制御信号１５１として出力する。一方、記憶手段１４０により記憶された短絡故障情報１４１が短絡故障ありを示す場合、電源電流制御手段１２０の電流経路を遮断する電気的信号を生成して、電源電流制御信号１５１として出力する。

次に、制御信号生成手段１５０と電源電流制御手段１２０の回路動作について説明する。初めに、検査回路用接地端子１１３の電位を基準電位として、第１の検査回路用電源端子１１１に正の電源電圧を、第２の検査回路用電源端子１１２に正の電源電圧をそれぞれ印加し、検査電源電圧端子１１５に検査電源電圧を印加して、検査回路用接地端子１１３に対して電源電極接続端子１１６を高電位にし、電源電極接続端子１１６に対して第１の検査回路用電源端子１１１を高電位にした場合の動作について説明する。

この場合、第１のＰチャネルＭＯＳトランジスタ１２１のゲート電圧はドレイン電圧よりも低くならないので、第１のＰチャネルＭＯＳトランジスタ１２１はオフ状態となり、電源電流制御手段１２０の特性は第２のＰチャネルＭＯＳトランジスタ１２２のみによって決まる。

制御信号生成手段１５０は、短絡故障情報１４１が短絡故障なしを示す場合、検査電源電圧端子１１５と電源電極接続端子１１６の電位差が小さくなるように第２のＰチャネルＭＯＳトランジスタ１２２のゲート電圧を制御する電源電流制御信号１５１を生成する。詳しくは、検査電源電圧端子１１５に対して電源電極接続端子１１６が低電位になった場合は、電源電流制御信号１５１の電位を下げて、第２のＰチャネルＭＯＳトランジスタ１２２のゲート・ソース端子間電圧を大きくしてドレイン電流を増大させ、電源電極接続端子１１６の電位を上昇させる。逆に、検査電源電圧端子１１５に対して電源電極接続端子１１６が高電位になった場合は、電源電流制御信号１５１の電位を上げて、第２のＰチャネルＭＯＳトランジスタ１２２のゲート・ソース端子間電圧を小さくしてドレイン電流を減少させ、電源電極接続端子１１６の電位を下降させる。

一方、短絡故障情報１４１が短絡故障ありを示す場合は、制御信号生成手段１５０は、第２のＰチャネルＭＯＳトランジスタ１２２がオフ状態になるように第２のＰチャネルＭＯＳトランジスタ１２２のゲート電圧を制御する電源電流制御信号１５１を生成する。すなわち、電源電流制御信号１５１の電位を第１の検査回路用電源端子１１１と同電位にする。

続いて、検査回路用接地端子１１３の電位を基準電位として、第１の検査回路用電源端子１１１に負の電源電圧を、第２の検査回路用電源端子１１２に正の電源電圧をそれぞれ印加して、検査回路用接地端子１１３に対して電源電極接続端子１１６を低電位にし、電源電極接続端子１１６に対して第１の検査回路用電源端子１１１を低電位にした場合の動作について説明する。

この場合、第２のＰチャネルＭＯＳトランジスタ１２２のゲート端子に印加される電源電流制御信号１５１の電圧レベルは、第２の検査回路用電源端子１１２の電位（基準電位に対して正の電圧）と検査回路用接地端子１１３の電位（基準電位）との間の電圧範囲にあり、第２のＰチャネルＭＯＳトランジスタ１２２のゲート電圧がドレイン電圧よりも低くならないので、第２のＰチャネルＭＯＳトランジスタ１２２はオフ状態となり、電源電流制御手段１２０の特性は第１のＰチャネルＭＯＳトランジスタ１２１のみによって決まる。

半導体集積回路１００においては、電源電極１０１と接地電極１０２の電位差が通常の使用時と逆になっているため、その内部のＰチャネルおよびＮチャネルＭＯＳトランジスタはＭＯＳトランジスタとして機能しておらず、図２（ａ）に示すように、ＮチャネルＭＯＳトランジスタのｐ型半導体による基板部分とＰチャネルＭＯＳトランジスタのｎ型半導体による基板部分とのＰＮ接合が、順方向バイアスされた状態になっている。したがって、半導体集積回路１００はダイオードとみなすことができ、図２（ｂ）に示す等価回路が得られる。

よって、半導体集積回路１００が短絡故障を含まない場合は、接地電極１０２と電源電極１０１の電位差は約０．６Ｖとなり、短絡故障を含む場合は、接地電極１０２と電源電極１０１の電位差は約０．６Ｖに比べて非常に小さい値となる。また、接地電極１０２と電源電極１０１の間が開放状態である場合は、接地電極１０２と電源電極１０１の電位差は約０．６Ｖに比べて非常に大きい値となる。したがって、短絡故障判定電圧端子１１４に設定する電位を適切に選択すれば、短絡故障判定手段１３０において半導体集積回路１００が短絡故障を含むかどうかの判定が実施可能となる。

第１のＰチャネルＭＯＳトランジスタ１２１は、第１の検査回路用電源端子１１１に対してドレイン端子が閾値電圧分を超えて高電位であればオン状態となり、抵抗負荷的に動作するので、検査回路用接地端子１１３と第１の検査回路用電源端子１１１の間に印加している電位差から、半導体集積回路１００の接地電極１０２と電源電極１０１の電位差を差し引いた分を第１のＰチャネルＭＯＳトランジスタ１２１が負担する。したがって、半導体集積回路１００が短絡故障を含むかどうかにかかわらず、半導体ウェハ全面に亘って、検査回路用接地端子１１３の電位（基準電位）に対して負の電源電圧を第１の検査回路用電圧端子１１１に印加することができ、半導体ウェハ状態で一括して短絡故障を含む半導体集積回路を検出することができる。

以上説明した回路構成により、複数の半導体集積回路１００を半導体ウェハ状態で同時検査することが可能となる。すなわち、本実施の形態１によれば、半導体集積回路の短絡故障の有無を、接地電極１０２に対して電源電極１０１を低電位としたときに接地電極１０２と電源電極１０１の間に発生する電位差によって判定することができる。このとき、電源電流制御手段１２０は抵抗負荷的に動作するので、半導体集積回路が短絡故障を含むかどうかにかかわらず半導体集積回路の短絡故障検出を実施できる。しかも、短絡故障を含む半導体集積回路に流れる電流値は、電源電流制御手段により制限されるため、短絡故障検出の同時実施の並列度も十分大きくすることができる。

さらに、短絡故障判定結果１３１を短絡故障情報１４１として記憶手段１４０に記憶し、制御信号生成手段１５０において短絡故障情報１４１に基づき電源電流制御信号１５１を生成して、電源電流制限手段１２０を制御するので、短絡故障を含むかどうかによって半導体集積回路に検査電源電圧を印加するかどうかが自動的に決定される。したがって、短絡故障を含む半導体集積回路を電気的に除去することが可能となり、半導体ウェハ状態での一括検査が可能となる。

また、短絡故障の有無の判定と半導体集積回路の検査は、第１の検査回路用電源端子１１１に印加する電源電圧を、検査回路用接地端子１１３の電位に対して初めは負側にとり、次に正側にとることにより自動的に実施される。したがって、テスタ装置およびプローブカードに特殊な機能は必要なく、プローブカードおよび半導体ウェハ自身に大量の配線を引き回す必要もない。

また、短絡故障の有無の判定における電源電流量は第１のＰチャネルＭＯＳトランジスタ１２１のサイズにより、短絡故障を含む半導体集積回路を電気的に除去した後の検査における電源電流量は第２のＰチャネルＭＯＳトランジスタ１２２のサイズによりそれぞれ独立して設定できる。したがって、短絡故障の有無の判定においては電源電流量を必要最小限に抑え、かつ、短絡故障を含む半導体集積回路を電気的に除去した後の検査においては必要な電源電流量を確保することが容易に実現できる。

なお、本実施の形態１では、記憶手段１４０をＤフリップフロップで構成したが、ＳＲＡＭもしくはＤＲＡＭを採用して構成しても、あるいは、不揮発性記憶素子を含む記憶素子を採用して構成しても同様の機能が得られる。記憶手段１４０として不揮発性記憶素子を含む記憶素子を採用することにより、短絡故障の有無の判定と、短絡故障を含む半導体集積回路を電気的に除去した後の検査の間で、短絡故障情報を保持したまま、電源電圧の印加を行わない期間を設けることができる。したがって、その間に、半導体ウェハに対して別の処置を施すことが可能となり、検査工程を柔軟に構成することができる。

また、図１において、検査回路１１０は半導体集積回路１００の外側に位置するように描かれているが、半導体集積回路１００の内部に含まれていてもよい。この場合、個片の半導体装置に分離された状態での検査の実施が可能となる。

続いて、本実施の形態１における半導体ウェハについて説明する。図３は本発明の実施の形態１における半導体ウェハの構成を説明するための図である。図３に示すように、半導体ウェハ２００上には、半導体集積回路１００と検査回路１１０からなる半導体装置がマトリクス状に配列されている。

さらに、半導体ウェハ２００上には、第１の検査回路用電源電極２１１、第２の検査回路用電源電極２１２、検査回路用接地電極２１３、短絡故障判定電圧電極２１４、および検査電源電圧電極２１５がそれぞれ１つ以上設けられている。また、半導体ウェハ２００上には、第１の検査回路用電源共通配線２２１、第２の検査回路用電源共通配線２２２、検査回路用接地共通配線２２３、短絡故障判定電圧共通配線２２４、および検査電源電圧共通配線２２５が引き回されている。

これら第１の検査回路用電源電極２１１、第２の検査回路用電源電極２１２、検査回路用接地電極２１３、短絡故障判定電圧電極２１４、および検査電源電圧電極２１５は、各検査回路１１０の第１の検査回路用電源端子１１１、第２の検査回路用電源端子１１２、検査回路用接地端子１１３、短絡故障判定電圧端子１１４、および検査電源電圧端子１１５とそれぞれ第１の検査回路用電源共通配線２２１、第２の検査回路用電源共通配線２２２、検査回路用接地共通配線２２３、短絡故障判定電圧共通配線２２４、および検査電源電圧共通配線２２５を介して接続されている。

このように、各機能ごとの電源電圧あるいは信号線を共通配線により集約することで、半導体ウェハ状態での一括検査をより少ない電極数で実施することができる。したがって、プローブカードの低コスト化、製作容易化、並びにプロービングの確実性を向上させることができる。

また、短絡故障判定電圧端子１１４と検査電源電圧端子１１５が同時に使用されないことに着目して、上記した短絡故障判定電圧電極２１４と検査電源電圧電極２１５、短絡故障判定電圧共通配線２２４と検査電源電圧共通配線２２５をそれぞれ共用する構成としてもよい。

すなわち、図４に示すように、兼用電圧電極２１６および兼用共通配線２２６を設け、各検査回路１１０の短絡故障判定電圧端子１１４および検査電源電圧端子１１５と兼用電圧電極２１６とを兼用共通配線２２６を介して接続してもよい。このように構成すれば、さらに少ない電極数で半導体ウェハ状態での一括検査を実施することができる。

続いて、本実施の形態１における半導体ウェハの検査方法について説明する。図５は、本発明の実施の形態１における半導体ウェハの検査方法の実施手順を示す図である。まず、短絡故障検出工程３０１において、検査回路用接地端子１１３の電位を基準電位として、第１の検査回路用電源端子１１１に負の電源電圧を、第２の検査回路用電源端子１１２に正の電源電圧をそれぞれ印加し、短絡故障判定電圧端子１１４に短絡故障判定電圧を印加して、短絡故障判定手段１３０において電源電極（電源電極接続端子１１６）１０１の電位を短絡故障判定電圧端子１１４の電位（短絡故障判定電圧）と比較して、半導体集積回路１００の短絡故障判定を行う。

このとき、上述したように、第２のＰチャネルＭＯＳトランジスタ１２２はオフ状態であり、第１のＰチャネルＭＯＳトランジスタ１２１は抵抗負荷的に動作するので、検査回路用接地端子１１３から半導体集積回路１００を通り、電源電極接続端子１１６を通って第１の検査回路用電源端子１１１に至る経路は、図２（ｂ）に示す等価回路で表される。したがって、上述したように短絡故障判定電圧端子１１４に適切な電位の短絡故障判定電圧を印加すれば、短絡故障判定手段１３０において短絡故障を含む半導体集積回路を検出することができる。

次に短絡故障情報記憶工程３０２において、記憶手段１４０に短絡故障判定結果１３１を取り込み、短絡故障情報１４１として記憶する。次に、短絡故障除去工程３０３において、第２の検査回路用電源端子１１２の電圧は保持したまま、第１の検査回路用電源端子１１１に印加する電圧を正側に切換える。すなわち、検査回路用接地端子１１３の電位を基準電位として、第１の検査回路用電源端子１１１に正の電源電圧を印加する。本実施の形態１では、第２の検査回路用電源端子１１２と同じ電位に切換える。また、検査電源電圧端子１１５に検査電源電圧を印加する。

このとき、上述したように、第１のＰチャネルＭＯＳトランジスタ１２１はオフ状態であり、電源電流制御信号１５１により制御される第２のＰチャネルＭＯＳトランジスタ１２２の動作により半導体集積回路１００に印加される電源電圧が決まる。すなわち、短絡故障情報１４１が短絡故障なしを示す場合は、第２のＰチャネルＭＯＳトランジスタ１２２は、検査電源電圧端子１１５と電源電極接続端子１１６の電位差が小さくなるように動作する。一方、短絡故障情報１４１が短絡故障ありを示す場合は、第２のＰチャネルＭＯＳトランジスタ１２２は、オフ状態となる。

以上のようにして、短絡故障を含むと判定された半導体集積回路は電気的に除去され、短絡故障を含まないと判定された半導体集積回路には所望の電源電圧が印加されて、以降の検査が行われる。以上説明した検査方法によれば、短絡故障を含む半導体集積回路の検出からその除去までを第１の検査回路用電源端子１１１に印加する電源電圧の切換えにより実現できる。このように、本実施の形態１によれば、短絡故障を含む半導体集積回路の検出からその除去までを非常に簡単な操作によって実現することができる。

なお、本実施の形態１においては、短絡故障情報記憶工程３０２から短絡故障除去工程３０３に移行する際、検査回路１１０への電源電圧の印加は継続して行っていた。しかし、記憶手段１４０を不揮発性記憶素子を用いて構成した場合、検査回路１１０への電源電圧の印加とは無関係に短絡故障情報１４１は保存されるため、上記２工程の間で検査回路１１０への電源電圧の印加を遮断することができる。よって、短絡故障情報記憶工程３０２と短絡故障除去工程３０３の間に、検査回路１１０に電源電圧の印加を行わない期間を設けてもよい。

また、短絡故障検出工程３０１、短絡故障情報記憶工程３０２、および短絡故障除去工程３０３は何度実施してもよく、実施の度に、短絡故障を含むと判定された半導体集積回路１００の情報が記憶手段１４０に追加して記憶される。あるいは上書きされる。

そこで、半導体集積回路１００で新たに短絡故障が発生して過電流が流れることになった場合は、ＬＳＩテスタの機能を用いて、第１の検査回路用電源端子１１１と検査回路用接地端子１１３の電位差を所望の値に維持できなくなることを検出し、短絡故障検出工程３０１、短絡故障情報記憶工程３０２、および短絡故障除去工程３０３を再度実施して、新たに短絡故障を含むに至った半導体集積回路１００を電気的に除去することにより、半導体ウェハ状態での一括検査を続行することが可能となる。

なお、外部から電圧を与えたり、デバイスが出力する電圧信号を測定したりする一般的なＬＳＩテスタは、電源供給部の機能として、短絡・低抵抗等により電源電圧を電源設定値で維持できなくなり、電源電圧がクランプ設定値を外れると電源印加を停止する機能を備える。そこで、このＬＳＩテスタの機能により、第１の検査回路用電源端子１１１と検査回路用接地端子１１３の電位差を所望の値に維持できなくなることを検出することができる。

このように、一旦、短絡故障除去工程を実施した後に、第１の検査回路用電源端子１１１と検査回路用接地端子１１３の電位差が、印加すべき電源電圧に達しないことを検出して、短絡故障検出工程３０１、短絡故障情報記憶工程３０２、および短絡故障除去工程３０３を再実施することで、新たに発生した短絡故障を含む半導体集積回路を追加で電気的に除去することができる。本操作は何度実施してもよく、短絡故障を含む半導体集積回路の発生の都度、対処することができる。

（実施の形態２）
以下、本発明の実施の形態２について、図面を交えて説明する。
図６は本発明の実施の形態２における半導体装置の構成を示す図である。図６に示すように、当該半導体装置は、半導体集積回路４００と検査回路４１０からなる。

検査回路４１０は、半導体集積回路４００と共に半導体ウェハ上に形成され、半導体集積回路４００を半導体ウェハ状態で検査する際に用いられる。すなわち、検査回路４１０は、半導体集積回路４００の電源電極４０１と接地電極４０２との間が短絡故障しているか否かを判定して、その判定結果である短絡故障情報を記憶する。そして、検査回路４１０は、半導体集積回路４００の検査時に、半導体集積回路４００の電源電極４０１と接地電極４０２との間が短絡故障していない場合には、接地電極４０２に検査接地電圧を印加し、短絡故障している場合には、接地電極４０２への電流の流入あるいは接地電極４０２からの電流の流出を遮断して、半導体集積回路４００を電気的に除去する。

図７（ａ）に本発明の実施の形態２における半導体装置の断面図を示す。
図７（ａ）に示すように、半導体集積回路４００は、ｎ型半導体よりなる半導体基板上に電源電極４０１と、接地電極４０２と、基板端子が電源電極４０１に電気的に接続されたＰチャネルＭＯＳトランジスタと、基板端子が接地電極４０２に電気的に接続されたＮチャネルＭＯＳトランジスタとが形成された構成となっている。また、検査回路もこの半導体基板上に形成されている。図７（ａ）には、検査回路に含まれる第１のＮチャネルＭＯＳトランジスタ４２１を示している。

以下、検査回路４１０を詳細に説明する。
図６に示すように、検査回路４１０は、第１の検査回路用接地端子４１１、第２の検査回路用接地端子４１２、検査回路用電源端子４１３、短絡故障判定電圧端子４１４、検査接地電圧端子４１５、および接地電極接続端子４１６を有する。また、検査回路４１０は、電源電流制御手段４２０、短絡故障判定手段４３０、記憶手段４４０、および制御信号生成手段４５０を具備する。半導体集積回路４００と検査回路４１０は、電源電極４０１と検査回路用電源端子４１３、接地電極４０２と接地電極接続端子４１６がそれぞれ接続されている。

電源電流制御手段４２０は、制御信号生成手段４５０からの電源電流制御信号４５１を入力とし、第１の検査回路用接地端子４１１と接地電極接続端子４１６との間に電流経路を形成する。また電源電流制御手段４２０は、接地電極接続端子４１６に対して第１の検査回路用接地端子４１１が高電位になると、その電位差の増加に応じて増加する電流を電流経路に流す。一方、接地電極接続端子４１６に対して第１の検査回路用接地端子４１１が低電位になると、電源電流制御信号４５１により制御された電流を電流経路に流す。

具体的には、電源電流制御手段４２０は、第１のＮチャネルＭＯＳトランジスタ４２１と第２のＮチャネルＭＯＳトランジスタ４２２とからなり、第１の検査回路用接地端子４１１と接地電極接続端子４１６との間に、第１のＮチャネルＭＯＳトランジスタ４２１を介した第１の電流経路と、第２のＮチャネルＭＯＳトランジスタ４２２を介した第２の電流経路を形成する。

第１のＮチャネルＭＯＳトランジスタ４２１のソース端子は第１の検査回路用接地端子４１１に、ドレイン端子は接地電極接続端子４１６に、基板端子は第２の検査回路用接地端子４１２に、ゲート端子はソース端子にそれぞれ接続されている。一方、第２のＮチャネルＭＯＳトランジスタ４２２のソース端子は第１の検査回路用接地端子４１１に、ドレイン端子は接地電極接続端子４１６に、基板端子は第２の検査回路用接地端子４１２にそれぞれ接続されている。また第２のＮチャネルＭＯＳトランジスタ４２２のゲート端子は、制御信号生成手段４５０の出力端子に接続され、制御信号生成手段４５０からの電源電流制御信号４５１を入力とする。

したがって、検査回路用電源端子４１３の電位を基準電位として、第１の検査回路用接地端子４１１に正の電源電圧を印加して、接地電極接続端子４１６に対して第１の検査回路用接地端子４１１を高電位にした場合、第１のＮチャネルＭＯＳトランジスタ４２１のゲート電圧がドレイン電圧に対して閾値を越えて高くなると、第１のＮチャネルＭＯＳトランジスタ４２１はオン状態となり、接地電極接続端子４１６と第１の検査回路用接地端子４１１の電位差の増加に応じて増加する電流が第１のＮチャネルＭＯＳトランジスタ４２１（第１の電流経路）を介して流れる。なお、この場合、後述するように第２のＮチャネルＭＯＳトランジスタ４２２はオフ状態となる。

一方、検査回路用電源端子４１３の電位を基準電位として、第１の検査回路用接地端子４１１に負の電源電圧を印加して、接地電極接続端子４１６に対して第１の検査回路用接地端子４１１を低電位にした場合、後述するように第１のＮチャネルＭＯＳトランジスタ４２１はオフ状態となり、電源電流制御信号４５１により制御された電流が第２のＮチャネルＭＯＳトランジスタ４２２（第２の電流経路）を介して流れる。

このように、電源電流制御手段４２０の具体的な回路構成として通常の半導体製造プロセスにおけるＮチャネルＭＯＳトランジスタを使用することで、容易に電源電流制御手段４２０を実現できる。

短絡故障判定手段４３０は、接地電極接続端子４１６の電位を短絡故障判定電圧が印加される短絡故障判定電圧端子４１４の電位と比較して、電源電極４０１と接地電極４０２との間が短絡故障しているか否かを判定し、その判定結果を示す短絡故障判定結果を生成する。詳しくは、短絡故障判定結果４３１は、短絡故障判定電圧端子４１４に対して接地電極接続端子４１６が低電位である場合は短絡故障ありを示す電位となり、高電位である場合は短絡故障なしを示す電位となる。

記憶手段４４０は、検査回路用電源端子４１３と第２の検査回路用接地端子４１２の電位差により動作するＤフリップフロップであり、短絡故障判定手段４３０により生成された短絡故障判定結果４３１を短絡故障情報４４１として記憶する。記憶手段４４０に記憶された情報は、検査回路用電源端子４１３と第２の検査回路用接地端子４１２との間に有効な電位差が存在する限り保存される。

制御信号生成手段４５０は、検査回路用電源端子４１３と第２の検査回路用接地端子４１２の電位差により動作し、記憶手段４４０により記憶された短絡故障情報４４１が短絡故障なしを示す場合、検査接地電圧が印加される検査接地電圧端子４１５と接地電極接続端子４１６との電位差が小さくなるように電源電流制御手段４２０の電流経路を制御する電気的信号を生成して、電源電流制御信号４５１として出力する。一方、記憶手段４４０により記憶された短絡故障情報４４１が短絡故障ありを示す場合、電源電流制御手段４２０の電流経路を遮断する電気的信号を生成して、電源電流制御信号４５１として出力する。

次に、制御信号生成手段４５０と電源電流制御手段４２０の回路動作について説明する。初めに、検査回路用電源端子４１３の電位を基準電位として、第１の検査回路用接地端子４１１に負の電源電圧を、第２の検査回路用接地端子４１２に負の電源電圧をそれぞれ印加し、検査接地電圧端子４１５に検査接地電圧を印加して、検査回路用電源端子４１３に対して接地電極接続端子４１６を低電位にし、接地電極接続端子４１６に対して第１の検査回路用接地端子４１１を低電位にした場合の動作について説明する。

この場合、第１のＮチャネルＭＯＳトランジスタ４２１のゲート電圧はドレイン電圧よりも高くならないので、第１のＮチャネルＭＯＳトランジスタ４２１はオフ状態となり、電源電流制御手段４２０の特性は第２のＮチャネルＭＯＳトランジスタ４２２のみによって決まる。

制御信号生成手段４５０は、短絡故障情報４４１が短絡故障なしを示す場合、検査接地電圧端子４１５と接地電極接続端子４１６の電位差が小さくなるように第２のＮチャネルＭＯＳトランジスタ４２２のゲート電圧を制御する電源電流制御信号４５１を生成する。詳しくは、検査接地電圧端子４１５に対して接地電極接続端子４１６が高電位になった場合は、電源電流制御信号４５１の電位を上げて、第２のＮチャネルＭＯＳトランジスタ４２２のゲート・ソース端子間電圧を大きくしてドレイン電流を増大させ、接地電極接続端子４１６の電位を下降させる。逆に、検査接地電圧端子４１５に対して接地電極接続端子４１６が低電位になった場合は、電源電流制御信号４５１の電位を下げて、第２のＮチャネルＭＯＳトランジスタ４２２のゲート・ソース端子間電圧を小さくしてドレイン電流を減少させ、接地電極接続端子４１６の電位を上昇させる。

一方、短絡故障情報４４１が短絡故障ありを示す場合は、制御信号生成手段４５０は、第２のＮチャネルＭＯＳトランジスタ４２２がオフ状態になるように第２のＮチャネルＭＯＳトランジスタ４２２のゲート電圧を制御する電源電流制御信号４５１を生成する。すなわち、電源電流制御信号４５１の電位を第１の検査回路用接地端子４１１と同電位にする。

続いて、検査回路用電源端子４１３の電位を基準電位として、第１の検査回路用接地端子４１１に正の電源電圧を、第２の検査回路用接地端子４１２に負の電源電圧をそれぞれ印加して、検査回路用電源端子４１３に対して接地電極接続端子４１６を高電位にし、接地電極接続端子４１６に対して第１の検査回路用接地端子４１１を高電位にした場合の動作について説明する。

この場合、第２のＮチャネルＭＯＳトランジスタ４２２のゲート端子に印加される電源電流制御信号４５１の電圧レベルは、検査回路用電源端子４１３の電位（基準電位）と第２の検査回路用接地端子４１２の電位（基準電位に対して負の電圧）との間の電圧範囲にあり、第２のＮチャネルＭＯＳトランジスタ４２２のゲート電圧がドレイン電圧よりも高くならないので、第２のＮチャネルＭＯＳトランジスタ４２２はオフ状態となり、電源電流制御手段４２０の特性は第１のＮチャネルＭＯＳトランジスタ４２１のみによって決まる。

半導体集積回路４００においては、電源電極４０１と接地電極４０２の電位差が通常の使用時と逆になっているため、その内部のＰチャネルおよびＮチャネルＭＯＳトランジスタはＭＯＳトランジスタとして機能しておらず、図７（ａ）に示すように、ＮチャネルＭＯＳトランジスタのｐ型半導体による基板部分とＰチャネルＭＯＳトランジスタのｎ型半導体による基板部分とのＰＮ接合が、順方向バイアスされた状態になっている。したがって、半導体集積回路４００はダイオードとみなすことができ、図７（ｂ）に示す等価回路が得られる。

よって、半導体集積回路４００が短絡故障を含まない場合は、接地電極４０２と電源電極４０１の電位差は約０．６Ｖとなり、短絡故障を含む場合は、接地電極４０２と電源電極４０１の電位差は約０．６Ｖに比べて非常に小さい値となる。また、接地電極４０２と電源電極４０１の間が開放状態である場合は、接地電極４０２と電源電極４０１の電位差は約０．６Ｖに比べて非常に大きい値となる。したがって、短絡故障判定電圧端子４１４に設定する電位を適切に選択すれば、短絡故障判定手段４３０において半導体集積回路４００が短絡故障を含むかどうかの判定が実施可能となる。

第１のＮチャネルＭＯＳトランジスタ４２１は、第１の検査回路用接地端子４１１に対してドレイン端子が閾値電圧分を超えて低電位であればオン状態となり、抵抗負荷的に動作するので、検査回路用電源端子４１３と第１の検査回路用接地端子４１１の間に印加している電位差から、半導体集積回路４００の接地電極４０２と電源電極４０１の電位差を差し引いた分を第１のＮチャネルＭＯＳトランジスタ４２１が負担する。したがって、半導体集積回路４００が短絡故障を含むかどうかにかかわらず、半導体ウェハ全面に亘って、検査回路用電源端子４１３の電位（基準電位）に対して正の電源電圧を第１の検査回路用接地端子４１１に印加することができ、半導体ウェハ状態で一括して短絡故障を含む半導体集積回路を検出することができる。

以上説明した回路構成により、複数の半導体集積回路４００を半導体ウェハ状態で同時検査することが可能となる。すなわち、本実施の形態２によれば、半導体集積回路の短絡故障の有無を、電源電極４０１に対して接地電極４０２を高電位としたときに接地電極４０２と電源電極４０１の間に発生する電位差によって判定することができる。このとき、電源電流制御手段４２０は抵抗負荷的に動作するので、半導体集積回路が短絡故障を含むかどうかにかかわらず半導体集積回路の短絡故障検出を実施できる。しかも、短絡故障を含む半導体集積回路に流れる電流値は、電源電流制御手段により制限されるため、短絡故障検出の同時実施の並列度も十分大きくすることができる。

さらに、短絡故障判定結果４３１を短絡故障情報４４１として記憶手段４４０に記憶し、制御信号生成手段４５０において短絡故障情報４４１に基づき電源電流制御信号４５１を生成して、電源電流制限手段４２０を制御するので、短絡故障を含むかどうかによって半導体集積回路に検査接地電圧を印加するかどうかが自動的に決定される。したがって、短絡故障を含む半導体集積回路を電気的に除去することが可能となり、半導体ウェハ状態での一括検査が可能となる。

また、短絡故障の有無の判定と半導体集積回路の検査は、第１の検査回路用接地端子４１１に印加する電源電圧を、検査回路用電源端子４１３の電位に対して初めは正側にとり、次に負側にとることにより自動的に実施される。したがって、テスタ装置およびプローブカードに特殊な機能は必要なく、プローブカードおよび半導体ウェハ自身に大量の配線を引き回す必要もない。

また、短絡故障の有無の判定における電源電流量は第１のＮチャネルＭＯＳトランジスタ４２１のサイズにより、短絡故障を含む半導体集積回路を電気的に除去した後の検査における電源電流量は第２のＮチャネルＭＯＳトランジスタ４２２のサイズによりそれぞれ独立して設定できる。したがって、短絡故障の有無の判定においては電源電流量を必要最小限に抑え、かつ、短絡故障を含む半導体集積回路を電気的に除去した後の検査においては必要な電源電流量を確保することが容易に実現できる。

なお、本実施の形態２では、記憶手段４４０をＤフリップフロップで構成したが、ＳＲＡＭもしくはＤＲＡＭを採用して構成しても、あるいは、不揮発性記憶素子を含む記憶素子を採用して構成しても同様の機能が得られる。記憶手段４４０として不揮発性記憶素子を含む記憶素子を採用することにより、短絡故障の有無の判定と、短絡故障を含む半導体集積回路を電気的に除去した後の検査の間で、短絡故障情報を保持したまま、電源電圧の印加を行わない期間を設けることができる。したがって、その間に、半導体ウェハに対して別の処置を施すことが可能となり、検査工程を柔軟に構成することができる。

また、図６において、検査回路４１０は半導体集積回路４００の外側に位置するように描かれているが、半導体集積回路４００の内部に含まれていてもよい。この場合、個片の半導体装置に分離された状態での検査の実施が可能となる。

続いて、本実施の形態２における半導体ウェハについて説明する。図８は本発明の実施の形態２における半導体ウェハの構成を説明するための図である。図８に示すように、半導体ウェハ５００上には、半導体集積回路４００と検査回路４１０からなる半導体装置がマトリクス状に配列されている。

さらに、半導体ウェハ５００上には、第１の検査回路用接地電極５１１、第２の検査回路用接地電極５１２、検査回路用電源電極５１３、短絡故障判定電圧電極５１４、および検査接地電圧電極５１５がそれぞれ１つ以上設けられている。また、半導体ウェハ５００上には、第１の検査回路用接地共通配線５２１、第２の検査回路用接地共通配線５２２、検査回路用電源共通配線５２３、短絡故障判定電圧共通配線５２４、および検査接地電圧共通配線５２５が引き回されている。

これら第１の検査回路用接地電極５１１、第２の検査回路用接地電極５１２、検査回路用電源電極５１３、短絡故障判定電圧電極５１４、および検査接地電圧電極５１５は、各検査回路４１０の第１の検査回路用接地端子４１１、第２の検査回路用接地端子４１２、検査回路用電源端子４１３、短絡故障判定電圧端子４１４、および検査接地電圧端子４１５とそれぞれ第１の検査回路用接地共通配線５２１、第２の検査回路用接地共通配線５２２、検査回路用電源共通配線５２３、短絡故障判定電圧共通配線５２４、および検査接地電圧共通配線５２５を介して接続されている。

このように、各機能ごとの電源電圧あるいは信号線を共通配線により集約することで、半導体ウェハ状態での一括検査をより少ない電極数で実施することができる。したがって、プローブカードの低コスト化、製作容易化、並びにプロービングの確実性を向上させることができる。

また、短絡故障判定電圧端子４１４と検査接地電圧端子４１５が同時に使用されないことに着目して、上記した短絡故障判定電圧電極５１４と検査接地電圧電極５１５、短絡故障判定電圧共通配線５２４と検査接地電圧共通配線５２５をそれぞれ共用する構成としてもよい。

すなわち、図９に示すように、兼用電圧電極５１６および兼用共通配線５２６を設け、各検査回路４１０の短絡故障判定電圧端子４１４および検査接地電圧端子４１５と兼用電圧電極５１６とを兼用共通配線５２６を介して接続してもよい。このように構成すれば、さらに少ない電極数で半導体ウェハ状態での一括検査を実施することができる。

続いて、本実施の形態２における半導体ウェハの検査方法について説明する。図１０は、本発明の実施の形態２における半導体ウェハの検査方法の実施手順を示す図である。まず、短絡故障検出工程６０１において、検査回路用電源端子４１３の電位を基準電位として、第１の検査回路用接地端子４１１に正の電源電圧を、第２の検査回路用接地端子４１２に負の電源電圧をそれぞれ印加し、短絡故障判定電圧端子４１４に短絡故障判定電圧を印加して、短絡故障判定手段４３０において接地電極（接地電極接続端子４１６）４０２の電位を短絡故障判定電圧端子４１４の電位（短絡故障判定電圧）と比較して、半導体集積回路４００の短絡故障判定を行う。

このとき、上述したように、第２のＮチャネルＭＯＳトランジスタ４２２はオフ状態であり、第１のＮチャネルＭＯＳトランジスタ４２１は抵抗負荷的に動作するので、検査回路用電源端子４１３から半導体集積回路４００を通り、接地電極接続端子４１６を通って第１の検査回路用接地端子４１１に至る経路は、図７（ｂ）に示す等価回路で表される。したがって、上述したように短絡故障判定電圧端子４１４に適切な電位の短絡故障判定電圧を印加すれば、短絡故障判定手段４３０において短絡故障を含む半導体集積回路を検出することができる。

次に短絡故障情報記憶工程６０２において、記憶手段４４０に短絡故障判定結果４３１を取り込み、短絡故障情報４４１として記憶する。次に、短絡故障除去工程６０３において、第２の検査回路用接地端子４１２の電圧は保持したまま、第１の検査回路用接地端子４１１に印加する電圧を負側に切換える。すなわち、検査回路用電源端子４１３の電位を基準電位として、第１の検査回路用接地端子４１１に負の電源電圧を印加する。本実施の形態２では、第２の検査回路用接地端子４１２と同じ電位に切換える。また、検査接地電圧端子４１５に検査接地電圧を印加する。

このとき、上述したように、第１のＮチャネルＭＯＳトランジスタ４２１はオフ状態であり、電源電流制御信号４５１により制御される第２のＮチャネルＭＯＳトランジスタ４２２の動作により半導体集積回路４００に印加される電源電圧（接地電圧）が決まる。すなわち、短絡故障情報４４１が短絡故障なしを示す場合は、第２のＮチャネルＭＯＳトランジスタ４２２は、検査接地電圧端子４１５と接地電極接続端子４１６の電位差が小さくなるように動作する。一方、短絡故障情報４４１が短絡故障ありを示す場合は、第２のＮチャネルＭＯＳトランジスタ４２２は、オフ状態となる。

以上のようにして、短絡故障を含むと判定された半導体集積回路は電気的に除去され、短絡故障を含まないと判定された半導体集積回路には所望の電源電圧（接地電圧）が印加されて、以降の検査が行われる。以上説明した検査方法によれば、短絡故障を含む半導体集積回路の検出からその除去までを第１の検査回路用接地端子４１１に印加する電源電圧の切換えにより実現できる。このように、本実施の形態２によれば、短絡故障を含む半導体集積回路の検出からその除去までを非常に簡単な操作によって実現することができる。

なお、本実施の形態２においては、短絡故障情報記憶工程６０２から短絡故障除去工程６０３に移行する際、検査回路４１０への電源電圧の印加は継続して行っていた。しかし、記憶手段４４０を不揮発性記憶素子を用いて構成した場合、検査回路４１０への電源電圧の印加とは無関係に短絡故障情報４４１は保存されるため、上記２工程の間で検査回路４１０への電源電圧の印加を遮断することができる。よって、短絡故障情報記憶工程６０２と短絡故障除去工程６０３の間に、検査回路４１０に電源電圧の印加を行わない期間を設けてもよい。

また、短絡故障検出工程６０１、短絡故障情報記憶工程６０２、および短絡故障除去工程６０３は何度実施してもよく、実施の度に、短絡故障を含むと判定された半導体集積回路４００の情報が記憶手段４４０に追加して記憶される。あるいは上書きされる。

そこで、半導体集積回路４００で新たに短絡故障が発生して過電流が流れることになった場合は、ＬＳＩテスタの機能を用いて、検査回路用電源端子４１３と第１の検査回路用接地端子４１１との電位差を所望の値に維持できなくなることを検出し、短絡故障検出工程６０１、短絡故障情報記憶工程６０２、および短絡故障除去工程６０３を再度実施して、新たに短絡故障を含むに至った半導体集積回路４００を電気的に除去することにより、半導体ウェハ状態での一括検査を続行することが可能となる。

このように、一旦、短絡故障除去工程を実施した後に、検査回路用電源端子４１３と第１の検査回路用接地端子４１１の電位差が、印加すべき電源電圧に達しないことを検出して、短絡故障検出工程６０１、短絡故障情報記憶工程６０２、および短絡故障除去工程６０３を再実施することで、新たに発生した短絡故障を含む半導体集積回路を追加で電気的に除去することができる。本操作は何度実施してもよく、短絡故障を含む半導体集積回路の発生の都度、対処することができる。

本発明にかかる半導体装置、半導体ウェハ、および半導体ウェハの検査方法は、テスタ装置およびプローブカードに特殊な機能を必要とせず、かつ、プローブカードおよび半導体ウェハ自身に大量の配線を引き回す必要もなく、短絡故障を含む半導体集積回路を検出して電気的に除去できるので、半導体ウェハ状態での一括検査を実現し、検査コストの低下を図ることができ、半導体ウェハの検査に非常に有用である。

本発明の実施の形態１における半導体装置の構成を示す図 （ａ）本発明の実施の形態１における半導体装置の断面図、（ｂ）本発明の実施の形態１における半導体装置の一部を等価回路で表した図 本発明の実施の形態１における半導体ウェハの構成の概略を示す図 本発明の実施の形態１における半導体ウェハの他の構成の概略を示す図 本発明の実施の形態１における半導体ウェハの検査方法の実施手順を示す図 本発明の実施の形態２における半導体装置の構成を示す図 （ａ）本発明の実施の形態２における半導体装置の断面図、（ｂ）本発明の実施の形態２における半導体装置の一部を等価回路で表した図 本発明の実施の形態２における半導体ウェハの構成の概略を示す図 本発明の実施の形態２における半導体ウェハの他の構成の概略を示す図 本発明の実施の形態２における半導体ウェハの検査方法の実施手順を示す図

符号の説明

１００、４００ 半導体集積回路
１０１、４０１ 電源電極
１０２、４０２ 接地電極
１１０、４１０ 検査回路
１１１ 第１の検査回路用電源端子
１１２ 第２の検査回路用電源端子
１１３ 検査回路用接地端子
１１４、４１４ 短絡故障判定電圧端子
１１５ 検査電源電圧端子
１１６ 電源電極接続端子
１２０、４２０ 電源電流制御手段
１２１、１２２ ＰチャネルＭＯＳトランジスタ
１３０、４３０ 短絡故障判定手段
１３１、４３１ 短絡故障判定結果
１４０、４４０ 記憶手段
１４１、４４１ 短絡故障情報
１５０、４５０ 制御信号生成手段
１５１、４５１ 電源電流制御信号
２００、５００ 半導体ウェハ
２１１ 第１の検査回路用電源電極
２１２ 第２の検査回路用電源電極
２１３ 検査回路用接地電極
２１４、５１４ 短絡故障判定電圧電極
２１５ 検査電源電圧電極
２１６、５１６ 兼用電圧電極
２２１ 第１の検査回路用電源共通配線
２２２ 第２の検査回路用電源共通配線
２２３ 検査回路用接地共通配線
２２４、５２４ 短絡故障判定電圧共通配線
２２５ 検査電源電圧共通配線
２２６、５２６ 兼用共通配線
４１１ 第１の検査回路用接地端子
４１２ 第２の検査回路用接地端子
４１３ 検査回路用電源端子
４１５ 検査接地電圧端子
４１６ 接地電極接続端子
４２１、４２２ ＮチャネルＭＯＳトランジスタ
５１１ 第１の検査回路用接地電極
５１２ 第２の検査回路用接地電極
５１３ 検査回路用電源電極
５１５ 検査接地電圧電極
５２１ 第１の検査回路用接地共通配線
５２２ 第２の検査回路用接地共通配線
５２３ 検査回路用電源共通配線
５２５ 検査接地電圧共通配線

Claims (16)

1. ｐ型半導体よりなる半導体基板上に形成された半導体集積回路および検査回路からなる半導体装置であって、
   前記半導体集積回路は、電源電極と、接地電極と、基板端子が前記電源電極に接続されたＰチャネルＭＯＳトランジスタと、基板端子が前記接地電極に接続されたＮチャネルＭＯＳトランジスタと、を具備し、
   前記検査回路は、
   第１の検査回路用電源端子と、第２の検査回路用電源端子と、前記半導体集積回路の前記接地電極に接続された検査回路用接地端子と、短絡故障判定電圧端子と、検査電源電圧端子と、前記半導体集積回路の前記電源電極に接続された電源電極接続端子と、を具備するとともに、
   前記第１の検査回路用電源端子と前記電源電極接続端子との間に電流経路を形成し、前記電源電極接続端子に対して前記第１の検査回路用電源端子が低電位になると、その電位差の増加に応じて増加する電流を前記電流経路に流し、前記電源電極接続端子に対して前記第１の検査回路用電源端子が高電位になると、電源電流制御信号により制御された電流を前記電流経路に流す電源電流制御手段と、
   前記電源電極接続端子の電位を前記短絡故障判定電圧端子の電位と比較して、前記半導体集積回路の前記電源電極と前記接地電極との間が短絡故障しているか否かを判定し、その判定結果を示す短絡故障判定結果を生成する短絡故障判定手段と、
   前記短絡故障判定結果を短絡故障情報として記憶する記憶手段と、
   前記短絡故障情報が短絡故障なしを示す場合、前記検査電源電圧端子と前記電源電極接続端子との電位差が小さくなるように前記電流経路を制御する前記電源電流制御信号を生成し、前記短絡故障情報が短絡故障ありを示す場合、前記電流経路を遮断する前記電源電流制御信号を生成する制御信号生成手段と、を具備する
   ことを特徴とする半導体装置。
2. 前記検査回路は、前記半導体集積回路内に含まれることを特徴とする請求項１記載の半導体装置。
3. 前記電源電流制御手段は、第１と第２のＰチャネルＭＯＳトランジスタにより構成され、
   前記第１のＰチャネルＭＯＳトランジスタのソース端子は前記第１の検査回路用電源端子に、ドレイン端子は前記電源電極接続端子に、基板端子は前記第２の検査回路用電源端子に、ゲート端子はソース端子にそれぞれ接続され、
   前記第２のＰチャネルＭＯＳトランジスタのソース端子は前記第１の検査回路用電源端子に、ドレイン端子は前記電源電極接続端子に、基板端子は前記第２の検査回路用電源端子にそれぞれ接続され、ゲート端子は前記電源電流制御信号を入力とする
   ことを特徴とする請求項１もしくは２のいずれかに記載の半導体装置。
4. 前記記憶手段は、不揮発性記憶素子を含む記憶素子により構成されることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
5. ｎ型半導体よりなる半導体基板上に形成された半導体集積回路および検査回路からなる半導体装置であって、
   前記半導体集積回路は、電源電極と、接地電極と、基板端子が前記電源電極に接続されたＰチャネルＭＯＳトランジスタと、基板端子が前記接地電極に接続されたＮチャネルＭＯＳトランジスタと、を具備し、
   前記検査回路は、
   前記半導体集積回路の前記電源電極に接続された検査回路用電源端子と、第１の検査回路用接地端子と、第２の検査回路用接地端子と、短絡故障判定電圧端子と、検査接地電圧端子と、前記半導体集積回路の前記接地電極に接続された接地電極接続端子と、を具備するとともに、
   前記第１の検査回路用接地端子と前記接地電極接続端子との間に電流経路を形成し、前記接地電極接続端子に対して前記第１の検査回路用接地端子が高電位になると、その電位差の増加に応じて増加する電流を前記電流経路に流し、前記接地電極接続端子に対して前記第１の検査回路用接地端子が低電位になると、電源電流制御信号により制御された電流を前記電流経路に流す電源電流制御手段と、
   前記接地電極接続端子の電位を前記短絡故障判定電圧端子の電位と比較して、前記半導体集積回路の前記電源電極と前記接地電極との間が短絡故障しているか否かを判定し、その判定結果を示す短絡故障判定結果を生成する短絡故障判定手段と、
   前記短絡故障判定結果を短絡故障情報として記憶する記憶手段と、
   前記短絡故障情報が短絡故障なしを示す場合、前記検査接地電圧端子と前記接地電極接続端子との電位差が小さくなるように前記電流経路を制御する前記電源電流制御信号を生成し、前記短絡故障情報が短絡故障ありを示す場合、前記電流経路を遮断する前記電源電流制御信号を生成する制御信号生成手段と、を具備する
   ことを特徴とする半導体装置。
6. 前記検査回路は、前記半導体集積回路内に含まれることを特徴とする請求項５記載の半導体装置。
7. 前記電源電流制御手段は、第１と第２のＮチャネルＭＯＳトランジスタにより構成され、
   前記第１のＮチャネルＭＯＳトランジスタのソース端子は前記第１の検査回路用接地端子に、ドレイン端子は前記接地電極接続端子に、基板端子は前記第２の検査回路用接地端子に、ゲート端子はソース端子にそれぞれ接続され、
   前記第２のＮチャネルＭＯＳトランジスタのソース端子は前記第１の検査回路用接地端子に、ドレイン端子は前記接地電極接続端子に、基板端子は前記第２の検査回路用接地端子にそれぞれ接続され、ゲート端子は前記電源電流制御信号を入力とする
   ことを特徴とする請求項５もしくは６のいずれかに記載の半導体装置。
8. 前記記憶手段は、不揮発性記憶素子を含む記憶素子により構成されることを特徴とする請求項５ないし７のいずれかに記載の半導体装置。
9. 請求項１ないし４のいずれかに記載の半導体装置がマトリクス状に配列された半導体ウェハであって、
   第１の検査回路用電源電極と、第２の検査回路用電源電極と、検査回路用接地電極と、短絡故障判定電圧電極と、検査電源電圧電極とがそれぞれ１つ以上設けられ、
   第１の検査回路用電源共通配線と、第２の検査回路用電源共通配線と、検査回路用接地共通配線と、短絡故障判定電圧共通配線と、検査電源電圧共通配線とが設けられ、
   前記第１の検査回路用電源電極と前記各半導体装置の第１の検査回路用電源端子、前記第２の検査回路用電源電極と前記各半導体装置の第２の検査回路用電源端子、前記検査回路用接地電極と前記各半導体装置の検査回路用接地端子、前記短絡故障判定電圧電極と前記各半導体装置の短絡故障判定電圧端子、および前記検査電源電圧電極と前記各半導体装置の検査電源電圧端子が、それぞれ前記第１の検査回路用電源共通配線、前記第２の検査回路用電源共通配線、前記検査回路用接地共通配線、前記短絡故障判定電圧共通配線、および前記検査電源電圧共通配線により接続されている
   ことを特徴とする半導体ウェハ。
10. 前記短絡故障判定電圧電極と前記検査電源電圧電極、前記短絡故障判定電圧共通配線と前記検査電源電圧共通配線がそれぞれ共用されていることを特徴とする請求項９記載の半導体ウェハ。
11. 請求項５ないし８のいずれかに記載の半導体装置がマトリクス状に配列された半導体ウェハであって、
    第１の検査回路用接地電極と、第２の検査回路用接地電極と、検査回路用電源電極と、短絡故障判定電圧電極と、検査接地電圧電極とがそれぞれ１つ以上設けられ、
    第１の検査回路用接地共通配線と、第２の検査回路用接地共通配線と、検査回路用電源共通配線と、短絡故障判定電圧共通配線と、検査接地電圧共通配線とが設けられ、
    前記第１の検査回路用接地電極と前記各半導体装置の第１の検査回路用接地端子、前記第２の検査回路用接地電極と前記各半導体装置の第２の検査回路用接地端子、前記検査回路用電源電極と前記各半導体装置の検査回路用電源端子、前記短絡故障判定電圧電極と前記各半導体装置の短絡故障判定電圧端子、および前記検査接地電圧電極と前記各半導体装置の検査接地電圧端子が、それぞれ前記第１の検査回路用接地共通配線、前記第２の検査回路用接地共通配線、前記検査回路用電源共通配線、前記短絡故障判定電圧共通配線、および前記検査接地電圧共通配線により接続されている
    ことを特徴とする半導体ウェハ。
12. 前記短絡故障判定電圧電極と前記検査接地電圧電極、前記短絡故障判定電圧共通配線と前記検査接地電圧共通配線がそれぞれ共用されていることを特徴とする請求項１１記載の半導体ウェハ。
13. 請求項１ないし４のいずれかに記載の半導体装置をマトリクス状に配列した半導体ウェハ、あるいは請求項９もしくは１０のいずれかに記載の半導体ウェハを使用した半導体ウェハの検査方法であって、
    前記検査回路用接地端子の電位を基準として、前記第１の検査回路用電源端子に負の電源電圧を、前記第２の検査回路用電源端子に正の電源電圧をそれぞれ印加し、前記短絡故障判定電圧端子に短絡故障判定電圧を印加して、前記短絡故障判定手段において前記半導体集積回路の前記電源電極の電位を前記短絡故障判定電圧端子の電位と比較して、前記半導体集積回路の短絡故障判定を行う短絡故障検出工程と、
    前記短絡故障判定の結果を、前記記憶手段において短絡故障情報として記憶する短絡故障情報記憶工程と、
    前記検査回路用接地端子の電位を基準として、前記第１の検査回路用電源端子に正の電源電圧を印加し、前記検査電源電圧端子に検査電源電圧を印加して、前記制御信号生成手段において、前記短絡故障情報が短絡故障なしを示す場合は、前記検査電源電圧端子と前記半導体集積回路の前記電源電極の電位差が小さくなるように前記電源電流制御手段の前記電流経路を制御する前記電源電流制御信号を生成し、前記短絡故障情報が短絡故障ありを示す場合は、前記電源電流制御手段の前記電流経路を遮断する前記電源電流制御信号を生成する短絡故障除去工程と、
    を備えたことを特徴とする半導体ウェハの検査方法。
14. 前記短絡故障除去工程の後に、前記第１の検査回路用電源端子と前記検査回路用接地端子の電位差が、印加すべき電源電圧に達しないことを検出して、前記短絡故障検出工程、前記短絡故障情報記憶工程、および前記短絡故障除去工程を再実施することを特徴とする請求項１３記載の半導体ウェハの検査方法。
15. 請求項５ないし８のいずれかに記載の半導体装置をマトリクス状に配列した半導体ウェハ、あるいは請求項１１もしくは１２のいずれかに記載の半導体ウェハを使用した半導体ウェハの検査方法であって、
    前記検査回路用電源端子の電位を基準として、前記第１の検査回路用接地端子に正の電源電圧を、前記第２の検査回路用接地端子に負の電源電圧をそれぞれ印加し、前記短絡故障判定電圧端子に短絡故障判定電圧を印加して、前記短絡故障判定手段において前記半導体集積回路の前記接地電極の電位を前記短絡故障判定電圧端子の電位と比較して、前記半導体集積回路の短絡故障判定を行う短絡故障検出工程と、
    前記短絡故障判定の結果を、前記記憶手段において短絡故障情報として記憶する短絡故障情報記憶工程と、
    前記検査回路用電源端子の電位を基準として、前記第１の検査回路用接地端子に負の電源電圧を印加し、前記検査接地電圧端子に検査接地電圧を印加して、前記制御信号生成手段において、前記短絡故障情報が短絡故障なしを示す場合は、前記検査接地電圧端子と前記半導体集積回路の前記接地電極の電位差が小さくなるように前記電源電流制御手段の前記電流経路を制御する前記電源電流制御信号を生成し、前記短絡故障情報が短絡故障ありを示す場合は、前記電源電流制御手段の前記電流経路を遮断する前記電源電流制御信号を生成する短絡故障除去工程と、
    を備えたことを特徴とする半導体ウェハの検査方法。
16. 前記短絡故障除去工程の後に、前記検査回路用電源端子と前記第１の検査回路用接地端子の電位差が、印加すべき電源電圧に達しないことを検出して、前記短絡故障検出工程、前記短絡故障情報記憶工程、および前記短絡故障除去工程を再実施することを特徴とする請求項１５記載の半導体ウェハの検査方法。

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