JP2008198707A - 半導体集積回路 - Google Patents

Abstract

【課題】半導体集積回路の不良検出検査の効率化と、検査所要時間の短縮、および検査器材の損傷抑制による検査コストの削減を実現する。
【解決手段】半導体チップ１上に配置され、外部からチップ端子３，４を通じて供給されるロジック電源またはメモリ電源、グランドなど２種類の電源を、チップ内部に配置された半導体回路２に供給するためのロジック電源配線６またはメモリ電源配線、グランド配線７などの配線上にスイッチ素子８，９を配置し、外部からの制御信号、または内部で生成した制御信号により、スイッチ素子８，９の接続を制御する。これにより、不良チップに対して検査時にスイッチ素子を切断して貫通電流が発生するのを防止し、良品チップと不良チップとを同時に検査することが可能となり、半導体集積回路への物理被膜を不要とするとともに半導体集積回路の検査時間の短縮を実現できる。
【選択図】図１

Description

本発明は、ウェハレベルでのバーンイン検証を適用する半導体集積回路に関し、半導体集積回路の不良検出検査の効率化と、検査所要時間の短縮、および検査器材の損傷抑制による検査コストの削減を実現する回路技術に関する。

図５は、従来の半導体集積回路の例として、半導体集積回路内に配置された半導体回路、信号端子、ロジック電源端子またはメモリ電源端子などの電源端子、グランド端子を有する半導体チップの構成を示す図である。ここでは、ロジック電源とグランドを半導体チップに供給する場合を例として説明する。

図５において、従来の半導体集積回路は、半導体チップ１０１上に半導体回路１０２、ロジック電源端子１０３、グランド端子１０４、信号端子１０５、電源配線１０６、グランド配線１０７から構成されている。

半導体回路１０２の動作に必要とされるロジック電源電位はロジック電源端子１０３を介して外部から供給され、ロジック電源配線１０６を通じて半導体回路１０２へと供給され、同様にグランド電位は、グランド端子１０４を介して外部から供給され、グランド配線１０７を通じて半導体回路１０２へと供給される。

以下、従来の半導体集積回路を、図５を参照して説明する。

従来の半導体集積回路は、半導体チップ１０１外部からのロジック電源電位、グランド電位を、ロジック電源端子１０３、ロジック電源配線１０６、グランド端子１０４、グランド配線１０７を通じて半導体回路１０１に供給している。

この半導体チップ１０１を、ウェハレベルでのバーンイン検査や不良チップを検出する検査、例としては電源電流検査などを実施する際には、検査時間を短縮するために、複数チップの半導体チップ１０１を同時に検査することが望ましい。同一ウェハ上の複数の半導体チップ１０１の同時検査を実施する方法としては、チップ全体で一度に検査を実施する場合や、ウェハ内の半導体チップ１０１をある一定チップ数ごとに分割して検査を実施することが一般的である。この場合、複数の半導体チップ１０１に接続する端子は全て同一の配置がとられている。
特開２００６−２８８４４０号公報（特願２００５−１０９２３８）

しかしながら、上記従来の半導体集積回路では、ウェハ内のいずれかのチップが、何らかの要因によりロジック電源―グランド間などの異なる２種類の電源間にて貫通電流が発生してしまう構成となっていた場合、つまり不良チップとなってしまっていた場合には、チップ内においてロジック電源―グランド間に定常的な電流が発生してしまい、テスターとしての電流能力が不良チップに対する電流に割かれることになり、結果として正常チップに対する電流印加能力が不足し、正常な検査を実施することが困難になる場合があった。
この場合、ウェハレベルでの検査時には、テスター側は前述のようにあらかじめ端子の位置が決まっているため、前述のような定常電流が発生する不良チップに対しても良品チップと同様に端子を接続せざるを得なかった。

このため、従来は不良チップに定常電流が流れてしまい、正常な検査の実施が困難な状態になってしまうことを避けるために、ウェハレベルにて不良チップのロジック電源端子、またはグランド端子に対して絶縁膜を物理的に被膜を施し、テスターの端子と半導体チップ１０１の間を絶縁し、定常電流が発生するのを抑制していた。

しかし、ウェハレベルでの検査工程のうち、プローブカードを用いた検査などは、プローブ端子が前述の不良チップでの物理被膜を施した端子に接触すると、プローブカード端子に損傷が発生してしまうため、前述のような複数の半導体チップ１０１のうちの不良チップに端子を接続することが出来ないことから、同時検査ではなく単独チップごとに不良チップを除いた良品チップに対しての検査を実施せざるを得なかった。

これにより、複数のチップを同時に検査することが出来ないため、検査工程に要する検査時間の短縮が困難であり、結果として検査コスト、半導体チップ１０１製作コストの上昇に繋がっていた。

したがって、本発明の目的は、上記従来の半導体集積回路における課題を解決するものであり、ウェハレベルでの半導体集積回路において、良品チップと、複数電源間で貫通電流が発生するような不良チップとが混在していた場合、複数のチップを同時に検査することが出来ず、検査時間を短縮することが困難であったことに鑑み、半導体集積回路の不良検出検査の効率化と、検査所要時間の短縮、および検査器材の損傷抑制による検査コストの削減を実現することができる半導体集積回路を提供することである。

上記課題を解決するために、本発明の請求項１記載の半導体集積回路は、半導体チップ上に、第１の電源が供給される第１の電源端子と、第１の電源の電位と異なる第２の電源が供給される第２の電源端子と、第１の電源と第２の電源の供給を受けて動作する半導体回路と、第１の電源端子と半導体回路とを接続する第１の電源配線とを配置した半導体集積回路であって、第１の電源配線上に配置され、第１の電源配線の接続を制御することが可能な第１のスイッチ素子と、第１のスイッチ素子による接続を制御する第１の外部制御信号を外部から供給する第１の外部信号入力端子とを備えたものである。

請求項２記載の半導体集積回路は、請求項１記載の半導体集積回路において、第２の電源端子と半導体回路とを接続する第２の電源配線と、第２の電源配線上に配置され、第２の電源配線の接続を制御することが可能な第２のスイッチ素子と、第２のスイッチ素子による接続を制御する第２の外部制御信号を外部から供給する第２の外部信号入力端子とを備えたものである。

請求項３記載の半導体集積回路は、請求項２記載の半導体集積回路において、第１および第２の電源の電位と異なる電位を持つ一つ以上の第３の電源が供給される第３の電源端子群と、第３の電源端子群と半導体回路とを接続する第３の電源配線群と、第３の電源配線群上に配置され、第３の電源配線群の接続を制御することが可能な第３のスイッチ素子群と、第３のスイッチ素子群による接続を制御する第３の外部制御信号群を外部から供給する第３の外部信号入力端子群とを備えたものである。

請求項４記載の半導体集積回路は、半導体チップ上に、第１の電源が供給される第１の電源端子と、第１の電源の電位と異なる第２の電源が供給される第２の電源端子と、第１の電源と第２の電源の供給を受けて動作する半導体回路と、第１の電源端子と半導体回路とを接続する第１の電源配線とを配置した半導体集積回路であって、第１の電源配線上に配置され、第１の電源配線の接続を制御することが可能な第１のスイッチ素子と、第１のスイッチ素子による接続を制御する第１の内部制御信号を半導体チップ内部で生成するために、第１の外部制御信号を外部から供給する第１の外部信号入力端子とを備えたものである。

請求項５記載の半導体集積回路は、請求項４記載の半導体集積回路において、第２の電源端子と半導体回路とを接続する第２の電源配線と、第２の電源配線上に配置され、第２の電源配線の接続を制御することが可能な第２のスイッチ素子と、第２のスイッチ素子による接続を制御する第２の内部制御信号を半導体チップ内部で生成するために、第２の外部制御信号を外部から供給する第２の外部信号入力端子とを備えたものである。

請求項６記載の半導体集積回路は、請求項５記載の半導体集積回路において、第１および第２の電源の電位と異なる電位を持つ１つ以上の第３の電源が供給される第３の電源端子群と、第３の電源配線群の接続を制御することが可能な第３のスイッチ素子群と、第３のスイッチ素子群による接続を制御する第３の内部制御信号群を半導体チップ内部で生成するために、第３の外部制御信号群を外部から供給する第３の外部信号入力端子群とを備えたものである。

請求項７記載の半導体集積回路は、請求項１，２，３，４，５または６記載の半導体集積回路において、第１および第２のスイッチ素子、および第３のスイッチ素子群は、トランジスタで形成されている。

請求項８記載の半導体集積回路は、請求項１，２，３，４，５または６記載の半導体集積回路において、第１および第２のスイッチ素子、および第３のスイッチ素子群は、電気ヒューズで形成されている。

請求項９記載の半導体集積回路は、請求項２記載の半導体集積回路において、第１および第２の外部制御信号は、同一の信号である。

請求項１０記載の半導体集積回路は、請求項３記載の半導体集積回路において、第１および第２の外部制御信号、および第３の外部制御信号群は、同一の信号である。

請求項１１記載の半導体集積回路は、請求項４記載の半導体集積回路において、第１の内部制御信号は、半導体回路で生成する。

請求項１２記載の半導体集積回路は、請求項５記載の半導体集積回路において、第１および第２の内部制御信号は、半導体回路で生成する。

請求項１３記載の半導体集積回路は、請求項６記載の半導体集積回路において、第１および第２の内部制御信号、および第３の内部制御信号群は、半導体回路で生成する。

請求項１４記載の半導体集積回路は、請求項１２記載の半導体集積回路において、第１および第２の内部制御信号は、同一の信号である。

請求項１５記載の半導体集積回路は、請求項１３記載の半導体集積回路において、第１および第２の内部制御信号、および第３の内部制御信号群は、同一の信号である。

請求項１６記載の半導体集積回路は、半導体チップ上に、第１の電源が供給される第１の電源端子と、第１の電源の電位と異なる第２の電源が供給される第２の電源端子と、第１の電源と第２の電源の供給を受けて動作する半導体回路と、第１の電源端子と半導体回路とを接続する第１の電源配線とを配置した半導体集積回路であって、第１の電源配線上に配置され、第１の電源配線の接続を制御することが可能な第１のレーザーヒューズを備えたものである。

請求項１７記載の半導体集積回路は、請求項１６記載の半導体集積回路において、第２の電源端子と半導体回路とを接続する第２の電源配線と、第２の電源配線上に配置され、第２の電源配線上に配置され、第２の電源配線の接続を制御することが可能な第２のレーザーヒューズとを備えたものである。

請求項１８記載の半導体集積回路は、請求項１６記載の半導体集積回路において、第１および第２の電源の電位と異なる電位を持つ一つ以上の第３の電源が供給される第３の電源端子群と、第３の電源端子群と半導体回路とを接続する第３の電源配線群と、第３の電源配線群の接続を制御することが可能な第３のレーザーヒューズ群とを備えたものである。

本発明の請求項１記載の半導体集積回路によれば、半導体チップ上に配置したロジック電源配線またはメモリ電源配線、またはグランド配線等の第１の電源配線上に第１のスイッチ素子を配置し、外部から入力する第１の外部制御信号により第１のスイッチ素子の接続を切り替えることにより、第１の電源を半導体チップ内部の半導体回路から切り離すことが可能となる。このため、テスター端子の位置を変更できない場合に、第１の電源端子にテスター端子を接続した場合でも半導体チップ内部で各電源は分離されているため貫通電流が流れることがなくなり、検査時に不要な電流が流れることを未然に防止できるとともに、ウェハレベルでの検査を複数の半導体チップに対して同時に実施することが可能となり、検査時間の短縮を実現できる。

また、本発明において、請求項２記載の半導体集積回路によれば、半導体チップ上に配置したロジック電源配線またはメモリ電源配線、およびグランド配線等の第１および第２の電源配線上にそれぞれ第１および第２のスイッチ素子を配置し、外部から入力する第２の外部制御信号により第２のスイッチ素子の接続を切り替えることにより、第１の電源および第２の電源を半導体チップ内部の半導体回路から切り離すことが可能となる。このため、テスター端子の位置を変更できない場合に、第１および第２の電源端子にテスター端子を接続した場合でも半導体チップ内部で各電源は分離されているため貫通電流が流れることがなくなる。

また、本発明において、請求項３記載の半導体集積回路によれば、半導体チップ上に配置したロジック電源配線、メモリ電源配線、およびグランド配線などの３種類以上の電源配線上にそれぞれスイッチ素子を配置することで、外部から入力する第３の外部制御信号により第３のスイッチ素子群の接続を切り替えることにより、３種類以上の電源の供給を必要とする半導体チップにおいても、第１の電源、第２の電源および第３の電源を半導体チップ内部の半導体回路から切り離すことが可能となる。このため、テスター端子の位置を変更できない場合に、第１および第２の電源端子および第３の電源端子群にテスター端子を接続した場合でも半導体チップ内部で各電源は分離されているため貫通電流が流れることがなくなる。

本発明の請求項４記載の半導体集積回路によれば、ロジック電源配線またはメモリ電源配線、またはグランド配線等の第１の電源配線に第１のスイッチ素子を接続する場合に、第１のスイッチ素子の接続の制御を、半導体チップ内部で生成した第１の内部制御信号で制御することにより、第１のスイッチ素子の接続を半導体チップ内部で制御することが可能となる。このため、検査時の制御を簡易化することが可能となる。

また、本発明において、請求項５記載の半導体集積回路によれば、ロジック電源配線またはメモリ電源配線、グランド配線等の第１および第２の電源配線の双方に第１および第２のスイッチ素子を接続する場合に、第２のスイッチ素子の接続の制御を、半導体チップ内部で生成した第２の内部制御信号で制御することにより、第２のスイッチ素子の接続を半導体チップ内部で制御することが可能となる。このため、検査時の制御を簡易化することが可能となる。

また、本発明において、請求項６記載の半導体集積回路によれば、ロジック電源配線、メモリ電源配線およびグランド配線等の各電源配線にスイッチ素子を接続する場合に、第３のスイッチ素子群の接続の制御を、半導体チップ内部で生成した第３の内部制御信号群で制御することにより、第３のスイッチ素子群の接続を半導体チップ内部で制御することが可能となる。このため、検査時の制御を簡易化することが可能となる。

また、本発明において、請求項７記載の半導体集積回路によれば、各電源配線に接続する第１および第２のスイッチ素子、および第３のスイッチ素子群をトランジスタで形成することにより、該当スイッチ素子上層を自由に配線することが可能となるため、例えば電源配線を上層配線層にて配置することが可能となり、スイッチ素子の配置制約なくチップ設計が可能となり、半導体チップ面積の削減や各電源の電圧降下を抑制することなどが可能となる。

また、本発明において、請求項８記載の半導体集積回路によれば、各電源配線に接続する第１および第２のスイッチ素子、および第３のスイッチ素子群を電気ヒューズで形成することにより、各スイッチ素子をトランジスタで形成する場合と同様に、該当スイッチ素子上層を自由に配線することが可能となるため、例えば電源配線を上層配線層にて配置することが可能となり、スイッチ素子の配置制約なくチップ設計が可能となり、半導体チップ面積の削減や各電源の電圧降下を抑制することなどが可能となる。

また、本発明において、請求項９記載の半導体集積回路によれば、各電源配線に接続するスイッチ素子を制御する第１および第2の外部制御信号に同一の信号を用いることにより、本来２種類の信号端子や信号配線が必要であるところを１種類の信号端子と信号配線だけで回路を構成することが可能となり、半導体チップ面積の削減が可能となる。

また、本発明において、請求項１０記載の半導体集積回路によれば、各電源配線に接続するスイッチ素子を制御する３種類以上の第１および第２の外部制御信号、および第３の外部制御信号群に同一の信号を用いることにより、本来３種類以上の信号端子や信号配線が必要であるところを、１種類の信号端子と信号配線だけで回路を構成することが可能となり、半導体チップ面積の削減が可能となる。

また、本発明において、請求項１１記載の半導体集積回路によれば、電源配線に接続するスイッチ素子の接続の制御を、半導体チップ内部に配置された半導体回路内で生成した第１の内部制御信号で制御することにより、スイッチ素子の接続を半導体チップ内部で制御することが可能となり、検査時の制御を簡易化することが可能となるとともに、半導体チップ内に既に配置されている半導体回路内でスイッチ制御信号を生成することにより、半導体チップ内に追加の素子を配置する必要がなくなり、半導体チップ面積の削減を実現することが可能となる。

また、本発明において、請求項１２記載の半導体集積回路によれば、各電源配線に接続する２種類のスイッチ素子の接続の制御を、半導体チップ内部に配置された半導体回路内で生成した第１および第２の内部制御信号で制御することにより、スイッチ素子の接続を半導体チップ内部で制御することが可能となり、検査時の制御を簡易化することが可能となるとともに、半導体チップ内に既に配置されている半導体回路内でスイッチ制御信号を生成することにより、半導体チップ内に追加の素子を配置する必要がなくなり、半導体チップ面積の削減を実現することが可能となる。

また、本発明において、請求項１３記載の半導体集積回路によれば、各電源配線に接続する３種以上のスイッチ素子の接続の制御を、半導体チップ内部に配置された半導体回路内で生成した第１および第２の内部制御信号、および第３の内部制御信号群で制御することにより、スイッチ素子の接続を半導体チップ内部で制御することが可能となり、検査時の制御を簡易化することが可能となるとともに、半導体チップ内に既に配置されている半導体回路内でスイッチ制御信号を生成することにより、半導体チップ内に追加の素子を配置する必要がなくなり、半導体チップ面積の削減を実現することが可能となる。

また、本発明において、請求項１４記載の半導体集積回路によれば、各電源配線に接続するスイッチ素子を制御する第１および第2の内部制御信号に同一の信号を用いることにより、本来２種類の信号端子や信号配線が必要であるところを１種類の信号端子と信号配線だけで回路を構成することが可能となり、半導体チップ面積の削減が可能となる。

また、本発明において、請求項１５記載の半導体集積回路によれば、各電源配線に接続するスイッチ素子を制御する３種類以上の第１および第２の内部制御信号、および第３の内部制御信号群に同一の信号を用いることにより、本来３種類以上の信号端子や信号配線が必要であるところを、１種類の信号端子と信号配線だけで回路を構成することが可能となり、半導体チップ面積の削減が可能となる。

本発明の請求項１６記載の半導体集積回路によれば、半導体チップ上に配置したロジック電源配線またはメモリ電源配線、またはグランド配線等の第１の電源配線上に第１のレーザーヒューズを配置し、外部からヒューズ切断用のレーザーを印加して接続を切断することにより、第１の電源を半導体チップ内部の半導体回路から切り離すことが可能となる。このため、テスター端子の位置を変更できない場合に、第１の電源端子にテスター端子を接続した場合でも半導体チップ内部で各電源は分離されているため貫通電流が流れることがなくなり、検査時に不要な電流が流れることを未然に防止できるとともに、ウェハレベルでの検査を複数の半導体チップに対して同時に実施することが可能となり、検査時間の短縮を実現できる。また、上記接続制御にレーザーヒューズを用いることにより、半導体チップに外部から制御信号を印加するための信号端子を配置する必要が無く、半導体チップの面積削減を実現できる。

また、本発明において、請求項１７記載の半導体集積回路によれば、半導体チップ上に配置したロジック電源配線またはメモリ電源配線、およびグランド配線等の第１および第２の電源配線上にそれぞれ第１および第２のレーザーヒューズを配置し、外部からヒューズ切断用のレーザーを印加して接続を切断することにより、第１の電源および第２の電源のそれぞれを半導体チップ内部の半導体回路から切り離すことが可能となる。このため、テスター端子の位置を変更できない場合に、第１および第２の電源端子にテスター端子を接続した場合でも半導体チップ内部で各電源は分離されているため、貫通電流が流れることがなくなる。

また、本発明において、請求項１８記載の半導体集積回路によれば、半導体チップ上に配置したロジック電源配線、メモリ電源配線、およびグランド配線などの３種類以上の電源配線上にそれぞれレーザーヒューズを配置することで、外部からヒューズ切断用のレーザーを印加して接続を切断することにより、第１の電源、第２の電源および第３の電源のそれぞれを半導体チップ内部の半導体回路から切り離すことが可能となる。このため、テスター端子の位置を変更できない場合に、第１および第２の電源端子および第３の電源端子群にテスター端子を接続した場合でも半導体チップ内部で各電源は分離されているため貫通電流が流れることがなくなる。

以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実施形態）
本発明の第１の実施の形態の半導体集積回路について図１を参照しながら説明する。

図１は、本発明の第１の実施の形態の半導体集積回路の構成図を示している。

１は半導体チップ、２は半導体回路、３はロジック電源端子、４はグランド端子、５は信号端子、６はロジック電源配線、７はグランド配線、８はロジック電源スイッチ素子、９はグランドスイッチ素子、１０はロジック電源スイッチ制御端子、１１はグランドスイッチ制御端子である。

図１に示すように、半導体チップ１上に、第１の電源（ロジック電源）が供給される第１の電源端子（ロジック電源端子）３と、第１の電源の電位と異なる第２の電源（グランド）が供給される第２の電源端子（グランド端子）４と、第１の電源と第２の電源の供給を受けて動作する半導体回路２と、第１の電源端子３と半導体回路２とを接続する第１の電源配線（ロジック電源配線）６と、第２の電源端子４と半導体回路２とを接続する第２の電源配線（グランド配線）７とを配置している。

また、第１の電源配線６上に配置され、第１の電源配線６の接続を制御することが可能な第１のスイッチ素子（ロジック電源スイッチ素子）８と、第１のスイッチ素子８による接続を制御する第１の外部制御信号を外部から供給する第１の外部信号入力端子（ロジック電源スイッチ制御端子）１０とを備えている。

この場合、半導体回路２は、半導体チップ１上の任意の箇所に配置され、ロジック電源電位を半導体チップ１外部からロジック電源端子３、ロジック電源配線６、ロジック電源スイッチ素子８を介して供給を受ける。また、同様にグランド電位を、半導体チップ１外部からグランド端子４、グランド配線７、グランドスイッチ素子９を介して供給を受ける。

ロジック電源スイッチ素子８は、外部から半導体チップ１にロジック電源スイッチ制御端子１０を介して入力されるロジック電源スイッチ制御信号によりロジック電源端子３と半導体回路２を接続、または分離することが可能であり、同様にグランドスイッチ素子９は、外部から半導体チップ１にグランドスイッチ制御端子１１を介して入力されるグランドスイッチ制御信号によりグランド端子４と半導体回路２を接続、または分離することが可能である。

以上のような構成によれば、ウェハレベルにて多数配置されている半導体チップ１の中で、ロジック電源端子３とグランド端子４との間で貫通電流が発生してしまう、つまり不良チップとなってしまうチップが存在した場合でも、定常電流が発生するのを防止するために、ロジック電源端子３やグランド端子４に物理的な被膜を施して検査装置との物理的な接続を切断する必要はなく、外部から入力した制御信号により半導体チップ１内部にてロジック電源端子３とグランド端子４との接続を分離することが可能となる。これにより、不良チップでも半導体チップ１内の各端子に物理被膜が施されることがなく、ウェハレベルでの検査において不良チップに検査装置のプローブ端子を接続した場合でも、プローブ端子に損傷を与える可能性が無くなるため、従来このプローブ端子の損傷を回避するために不良チップ以外の良品チップを対象として単独チップごとに実施していた検査工程においても、不良チップも含めた状態で複数チップの同時検査を実施することが可能となる。これにより、ウェハレベルでの検査時間を大幅に短縮でき、またチップ端子に物理被膜を施す工程を省略できることから、検査コストを大幅に削減することが可能となり、半導体集積回路の製作コストの削減を実現することが可能となる。

また、本実施形態において、ロジック電源スイッチ素子８、グランドスイッチ素子９をトランジスタ素子で形成することにより、半導体チップ１上の半導体回路２などの他の回路部と同様の構成でスイッチを形成することが可能であるため、ロジック電源スイッチ素子８、グランドスイッチ素子９の半導体チップ１内での配置自由度が向上でき、チップ面積縮小を実現することが可能となる。

また、本実施形態において、ロジック電源スイッチ素子８、グランドスイッチ素子９を電気ヒューズで形成することにより、トランジスタ素子で形成するのと同様の効果を得ることが可能となる。

また、本実施形態において、ロジック電源スイッチ素子８とグランドスイッチ素子９の接続を制御するロジック電源スイッチ制御信号とグランドスイッチ制御信号を同一の制御信号で構成することにより、ロジック電源とグランドとの接続を分離するという効果とともに、半導体チップ１上の信号端子５の総数、および半導体チップ１内に配置する信号配線領域を削減することが可能となり、チップ占有領域、信号配線占有領域の削減からチップ面積の削減を実現することが可能となる。

また、本実施形態においては、ロジック電源側とグランド側の双方の配線上にスイッチ素子を配置した例を挙げたが、これに限定するものではなく、どちらか一方にスイッチ素子を配置した場合でも、ロジック電源とグランドとの接続は分離することが可能であるため、ロジック電源側とグランド側双方にスイッチ素子を配置した場合と同様の効果を得ることが可能となる。
（第２の実施形態）
本発明の第２の実施の形態の半導体集積回路について図２を参照しながら説明する。

図２は、本発明の第２の実施の形態の半導体集積回路の構成図を示している。

１２は半導体チップ、１３は半導体回路、１４はロジック電源端子、１５はグランド端子、１６は信号端子、１７はロジック電源配線、１８はグランド配線、１９はロジック電源スイッチ素子、２０はグランドスイッチ素子、２１はロジック電源スイッチ制御端子、２２はグランドスイッチ制御端子、２３はメモリ電源端子、２４はメモリ電源配線、２５はメモリ電源スイッチ素子、２６はメモリ電源スイッチ制御端子である。

図２に示すように、半導体チップ１２上に、第１の電源（ロジック電源）が供給される第１の電源端子（ロジック電源端子）１４と、第１の電源の電位と異なる第２の電源（グランド）が供給される第２の電源端子（グランド端子）１５と、第１の電源と第２の電源の供給を受けて動作する半導体回路１３と、第１の電源端子１４と半導体回路１３とを接続する第１の電源配線（ロジック電源配線）１４と、第２の電源端子１５と半導体回路１３とを接続する第２の電源配線（グランド配線）１８と、第１および第２の電源の電位と異なる電位を持つ一つ以上の第３の電源が供給される第３の電源端子群（メモリ電源端子）２３と、第３の電源端子群２３と半導体回路１３とを接続する第３の電源配線群（メモリ電源配線）２４とを配置している。

また、第３の電源配線群２４上に配置され、第３の電源配線群２４の接続を制御することが可能な第３のスイッチ素子群（メモリ電源スイッチ素子）２５と、第３のスイッチ素子群２５による接続を制御する第３の外部制御信号群を外部から供給する第３の外部信号入力端子群（メモリ電源スイッチ制御端子）２６とを備えている。

この場合、半導体回路１３は、半導体チップ１２上の任意の箇所に配置され、ロジック電源電位を半導体チップ１２外部からロジック電源端子１４、ロジック電源配線１７、ロジック電源スイッチ素子１９を介して供給を受ける。また同様に、グランド電位を、半導体チップ１２外部からグランド端子１５、グランド配線１８、グランドスイッチ素子２０を介して供給を受ける。また同様に、メモリ電源電位を半導体チップ１２外部からメモリ電源端子２３、メモリ電源配線２４、メモリ電源スイッチ素子２５を介して供給を受ける。

ロジック電源スイッチ素子１９は、外部から半導体チップ１２にロジック電源スイッチ制御端子２１を介して入力されるロジック電源スイッチ制御信号によりロジック電源端子１４と半導体回路１３を接続、または分離することが可能であり、同様にグランドスイッチ素子２０は、外部から半導体チップ１２にグランドスイッチ制御端子２２を介して入力されるグランドスイッチ制御信号によりグランド端子１５と半導体回路１３を接続、または分離することが可能であり、同様にメモリ電源スイッチ素子２５は、外部から半導体チップ１２にメモリ電源スイッチ制御端子２６を介して入力されるメモリ電源スイッチ制御信号によりメモリ電源端子２３と半導体回路１３を接続、または分離することが可能である。

以上のような構成によれば、ウェハレベルにて多数配置されている半導体チップ１２の中で、ロジック電源端子１４とグランド端子１５、およびメモリ電源端子２３とグランド端子１５との間で貫通電流が発生してしまう、つまり不良チップとなってしまうチップが存在した場合でも、定常電流が発生するのを防止するために、ロジック電源端子１４やグランド端子１５、メモリ電源端子２３に物理的な被膜を施して検査装置との物理的な接続を切断する必要はなく、外部から入力した制御信号により半導体チップ１２内部にてロジック電源端子１４とグランド端子１５、およびメモリ電源端子２３とグランド端子１５との接続を分離することが可能となる。これにより、不良チップでも半導体チップ１２内の各端子に物理被膜が施す必要がなく、ウェハレベルでの検査において不良チップに検査装置のプローブ端子を接続した場合でも、プローブ端子に損傷を与える可能性が無くなるため、従来このプローブ端子の損傷を回避するために不良チップ以外の良品チップを対象として単独チップごとに実施していた検査工程においても、不良チップも含めた状態で複数チップの同時検査を実施することが可能となる。これにより、ウェハレベルでの検査時間を大幅に短縮でき、またチップ端子に物理被膜を施す工程を省略できることから、検査コストを大幅に削減することが可能となり、半導体集積回路の製作コストの削減を実現することが可能となる。

これにより、半導体チップ１２内に外部からロジック電源とメモリ電源、グランドなどの３種類以上の電源が供給されている場合でも、各電源と半導体回路１３との間に配置したスイッチ素子で接続を制御することにより、貫通電流の遮断が可能となる。

また、本実施形態において、ロジック電源スイッチ素子１９、グランドスイッチ素子２０、メモリ電源スイッチ素子２５をトランジスタ素子で形成することにより、半導体チップ１２上の半導体回路１３などの他の回路部と同様の構成でスイッチを形成することが可能であるため、ロジック電源スイッチ素子１９、グランドスイッチ素子２０、メモリ電源スイッチ素子２５の半導体チップ１２内での配置自由度が向上でき、チップ面積縮小を実現することが可能となる。

また、本実施形態において、ロジック電源スイッチ素子１９、グランドスイッチ素子２０、メモリ電源スイッチ素子２５を電気ヒューズで形成することにより、トランジスタ素子で形成するのと同様の効果を得ることが可能となる。

また、本実施形態において、ロジック電源スイッチ素子１９とグランドスイッチ素子２０、メモリ電源スイッチ素子２５の接続を制御するロジック電源スイッチ制御信号とグランドスイッチ制御信号、メモリ電源スイッチ制御信号を同一の制御信号で構成することにより、ロジック電源とグランドおよびメモリ電源とグランド電源との接続を分離するという効果とともに、半導体チップ１２上の信号端子１６の総数、および半導体チップ１２内に配置する信号配線領域を削減することが可能となり、半導体チップ２７上での回路占有領域、信号配線占有領域の削減からチップ面積の削減を実現することが可能となる。

また、本実施形態においては、ロジック電源側とグランド側およびメモリ電源側とグランド側のそれぞれ双方の配線上にスイッチ素子を配置した例を挙げたが、これに限定するものではなく、どちらか一方にスイッチ素子を配置した場合でも、ロジック電源とグランド、およびメモリ電源とグランドとの接続は分離することが可能であるため、双方にスイッチ素子を配置した場合と同様の効果を得ることが可能となる。

また、本実施形態においては、半導体チップ１２に供給する電源をロジック電源、メモリ電源、グランドの３種類の電源を供給する例を挙げたが、これに限定するものではなく、これに加えて複数種類の電源が供給される場合、あるいは電源使用用途が異なる電源を供給した場合でも同様の効果を得ることが出来る。
（第３の実施形態）
本発明の第３の実施の形態の半導体集積回路について図３を参照しながら説明する。

図３は、本発明の第３の実施の形態の半導体集積回路の構成図を示している。

２７は半導体チップ、２８は半導体回路、２９はロジック電源端子、３０はグランド端子、３１は信号端子、３２はロジック電源配線、３３はグランド配線、３４はロジック電源スイッチ素子、３５はグランドスイッチ素子、３６はスイッチ制御端子である。

図３に示すように、半導体チップ２７上に、第１の電源が供給される第１の電源端子（ロジック電源端子）２９と、第１の電源の電位と異なる第２の電源が供給される第２の電源端子（グランド端子）３０と、第１の電源と第２の電源の供給を受けて動作する半導体回路２８と、第１の電源端子２９と半導体回路２８とを接続する第１の電源配線（ロジック電源配線）３２と、第２の電源端子３０と半導体回路２８とを接続する第２の電源配線（グランド配線）３３とを配置している。

また、第１の電源配線３２上に配置され、第１の電源配線３２の接続を制御することが可能な第１のスイッチ素子（ロジック電源スイッチ素子）３４と、第１のスイッチ素子３４による接続を制御する第１の内部制御信号を半導体チップ２７内部で生成するために、第１の外部制御信号を外部から供給する第１の外部信号入力端子（スイッチ制御端子）３６とを備えている。

この場合、半導体回路２８は、半導体チップ２７上の任意の箇所に配置され、ロジック電源電位を半導体チップ２７外部からロジック電源端子２９、ロジック電源配線３２、ロジック電源スイッチ素子３４を介して供給を受ける。また同様に、グランド電位を、半導体チップ２７外部からグランド端子３０、グランド配線３３、グランドスイッチ素子３５を介して供給を受ける。

ロジック電源スイッチ素子３４は、外部から半導体チップ２７内に配置された半導体回路２８に、スイッチ制御端子３６を介して入力されるスイッチ制御信号を用いて半導体回路２８内部で生成されるロジック電源スイッチ制御信号によりロジック電源端子２９と半導体回路２８を接続、または分離することが可能であり、同様にグランドスイッチ素子３５は、外部から半導体チップ２７内に配置された半導体回路２８に、スイッチ制御端子３６を介して入力されるスイッチ制御信号を用いて半導体回路２８内部で生成されるグランドスイッチ制御信号によりグランド端子３０と半導体回路２８を接続、または分離することが可能である。

以上のような構成によれば、ウェハレベルにて多数配置されている半導体チップ２７の中で、ロジック電源端子２９とグランド端子３０との間で貫通電流が発生してしまう、つまり不良チップとなってしまうチップが存在した場合でも、定常電流が発生するのを防止するために、ロジック電源端子２９やグランド端子３０に物理的な被膜を施して検査装置との物理的な接続を切断する必要はなく、外部から入力した制御信号により半導体チップ２７に配置された半導体回路２８内部でロジック電源スイッチ素子３４、グランドスイッチ素子３５を制御するロジック電源スイッチ制御信号およびグランドスイッチ制御信号により、ロジック電源端子２９とグランド端子３０との接続を分離することが可能となる。

これにより、不良チップでも半導体チップ２７内の各端子に物理被膜が施す必要がなく、ウェハレベルでの検査において不良チップに検査装置のプローブ端子を接続した場合でも、プローブ端子に損傷を与える可能性が無くなるため、従来このプローブ端子の損傷を回避するために不良チップ以外の良品チップを対象として単独チップごとに実施していた検査工程においても、不良チップも含めた状態で複数チップの同時検査を実施することが可能となる。これにより、ウェハレベルでの検査時間を大幅に短縮でき、またチップ端子に物理被膜を施す工程を省略できることから、検査コストを大幅に削減することが可能となり、半導体集積回路の製作コストの削減を実現することが可能となる。

また、本実施形態において、半導体チップ２７内に外部からロジック電源とグランドの２種類の電源が供給されている例を挙げたが、これに限定するものではない。

すなわち、第１および第２の電源（例えばロジック電源およびグランド）の電位と異なる電位を持つ１つ以上の第３の電源（例えばメモリ電源）が供給される第３の電源端子群と、第３の電源配線群の接続を制御することが可能な第３のスイッチ素子群と、第３のスイッチ素子群による接続を制御する第３の内部制御信号群を半導体チップ内部で生成するために、第３の外部制御信号群を外部から供給する第３の外部信号入力端子群とを備えていてもよい。

このように、ロジック電源とメモリ電源、グランドなど、３種類以上の電源が供給されている場合でも、各電源端子と半導体回路２８との間にスイッチ素子を配置し、半導体回路２８内部で各スイッチの接続を制御する制御信号を生成することにより、各電源端子間での貫通電流の遮断が可能となる。

また、本実施形態において、ロジック電源スイッチ素子３４、グランドスイッチ素子３５をトランジスタ素子で形成することにより、半導体チップ２７上の半導体回路２８などの他の回路部と同様の構成でスイッチを形成することが可能であるため、ロジック電源スイッチ素子３４、グランドスイッチ素子３５の半導体チップ２７内での配置自由度が向上でき、チップ面積縮小を実現することが可能となる。

また、本実施形態において、ロジック電源スイッチ素子３４、グランドスイッチ素子３５を電気ヒューズで形成することにより、トランジスタ素子で形成するのと同様の効果を得ることが可能となる。

また、本実施形態において、ロジック電源スイッチ素子３４とグランドスイッチ素子３５の接続を制御するロジック電源スイッチ制御信号とグランドスイッチ制御信号を同一の制御信号で構成することにより、ロジック電源とグランドとの接続を分離するという効果とともに、半導体チップ２７上の信号端子３１の総数、および半導体チップ２７内に配置する信号配線領域を削減することが可能となり、半導体チップ２７上での回路占有領域、信号配線占有領域の削減からチップ面積の削減を実現することが可能となる。

また、本実施形態においては、ロジック電源側とグランド側のそれぞれ双方の配線上にスイッチ素子を配置した例を挙げたが、これに限定するものではなく、どちらか一方にスイッチ素子を配置した場合でも、ロジック電源とグランドとの接続は分離することが可能であるため、双方にスイッチ素子を配置した場合と同様の効果を得ることが可能となる。

また、本実施形態においては、半導体チップ２７に供給する電源をロジック電源、グランドの２種類の電源を供給する例を挙げたが、これに限定するものではなく、メモリ電源やアナログ回路用電源を半導体チップ２７に供給する場合でも同様の効果を得ることが可能となる。

また、本実施形態においては、半導体チップ２７に供給する電源をロジック電源、グランドの２種類の電源を供給する例を挙げたが、これに限定するものではなく、これに加えてメモリ電源やアナログ回路用電源などの複数種類の電源が供給される場合、あるいは電源使用用途が異なる電源を供給した場合でも同様の効果を得ることが出来る。
（第４の実施形態）
本発明の第４の実施の形態の半導体集積回路について図４を参照しながら説明する。

図４は、本発明の第４の実施の形態の半導体集積回路の構成図を示している。

３７は半導体チップ、３８は半導体回路、３９はロジック電源端子、４０はグランド端子、４１は信号端子、４２はロジック電源配線、４３はグランド配線、４４はロジック電源レーザーヒューズ、４５はグランドレーザーヒューズである。

図４に示すように、半導体チップ３７上に、第１の電源が供給される第１の電源端子（ロジック電源端子）３９と、第１の電源の電位と異なる第２の電源が供給される第２の電源端子（グランド端子）４０と、第１の電源と第２の電源の供給を受けて動作する半導体回路３８と、第１の電源端子３９と半導体回路３８とを接続する第１の電源配線（ロジック電源配線）４２と、第２の電源端子４０と半導体回路３８とを接続する第２の電源配線（グランド配線）４３とを配置している。また、第１の電源配線４２上に配置され、第１の電源配線４２の接続を制御することが可能な第１のレーザーヒューズ（ロジック電源レーザーヒューズ）４４を備えている。

この場合、半導体回路３８は、半導体チップ３７上の任意の箇所に配置され、ロジック電源電位を半導体チップ３７外部からロジック電源端子３９、ロジック電源配線４２、ロジック電源レーザーヒューズ４４を介して供給を受ける。また同様に、グランド電位を、半導体チップ３７外部からグランド端子４０、グランド配線４３、グランドレーザーヒューズ４５を介して供給を受ける。

ロジック電源レーザーヒューズ４４は、外部から印加されるヒューズ切断用レーザーによりロジック電源端子３９と半導体回路３８を接続、または分離することが可能であり、同様にグランドレーザーヒューズ４５は、外部から印加されるヒューズ切断用レーザーによりグランド端子４０と半導体回路３８を接続、または分離することが可能である。

以上のような構成によれば、ウェハレベルにて多数配置されている半導体チップ３７の中で、ロジック電源端子３９とグランド端子４０との間で貫通電流が発生してしまう、つまり不良チップとなってしまうチップが存在した場合でも、定常電流が発生するのを防止するために、ロジック電源端子３９やグランド端子４０に物理的な被膜を施して検査装置との物理的な接続を切断する必要はなく、外部からヒューズ切断用レーザーを印加してロジック電源レーザーヒューズ４４やグランドレーザーヒューズ４５を切断することにより、ロジック電源端子３９と半導体回路３８、およびグランド端子４０と半導体回路３８の間の接続を分離することが可能となる。また、ロジック電源端子３９と半導体回路３８、およびグランド端子４０と半導体回路３８との間の接続制御にレーザーヒューズを用いることにより、接続を制御するための外部制御信号の入力端子の配置が不要となり、半導体チップ３７上の信号端子４１の配置自由度が向上できるとともに半導体チップ３７のチップ面積削減を実現することが可能となる。

これにより、不良チップでも半導体チップ３７内の各端子に物理被膜が施す必要がなく、ウェハレベルでの検査において不良チップに検査装置のプローブ端子を接続した場合でも、プローブ端子に損傷を与える可能性が無くなるため、従来このプローブ端子の損傷を回避するために不良チップ以外の良品チップを対象として単独チップごとに実施していた検査工程においても、不良チップも含めた状態で複数チップの同時検査を実施することが可能となる。これにより、ウェハレベルでの検査時間を大幅に短縮でき、またチップ端子に物理被膜を施す工程を省略できることから、検査コストを大幅に削減することが可能となり、半導体集積回路の製作コストの削減を実現することが可能となる。

また、本実施形態において、半導体チップ３７内に外部からロジック電源とグランドの２種類の電源が供給されている例を挙げたが、これに限定するものではない。

すなわち、第１および第２の電源（例えばロジック電源およびグランド）の電位と異なる電位を持つ一つ以上の第３の電源（例えばメモリ電源）が供給される第３の電源端子群と、第３の電源端子群と半導体回路とを接続する第３の電源配線群と、第３の電源配線群の接続を制御することが可能な第３のレーザーヒューズ群とを備えていてもよい。

このように、ロジック電源とメモリ電源、グランドなど、３種類以上の電源が供給されている場合でも、各電源端子と半導体回路３８との間にレーザーヒューズを配置し、各々のレーザーヒューズを外部からレーザーを印加してレーザーヒューズを切断することにより、各電源端子間での貫通電流の遮断が可能となる。

また、本実施形態においては、ロジック電源側とグランド側のそれぞれ双方の配線上にレーザーヒューズを配置した例を挙げたが、これに限定するものではなく、どちらか一方にレーザーヒューズを配置した場合でも、ロジック電源とグランドとの接続は分離することが可能であるため、双方にレーザーヒューズを配置した場合と同様の効果を得ることが可能となる。

また、本実施形態においては、半導体チップ３７に供給する電源をロジック電源、グランドの２種類の電源を供給する例を挙げたが、これに限定するものではなく、メモリ電源やアナログ回路用電源を半導体チップ３７に供給する場合でも同様の効果を得ることが可能となる。

また、本実施形態においては、半導体チップ３７に供給する電源をロジック電源、グランドの２種類の電源を供給する例を挙げたが、これに限定するものではなく、これに加えてメモリ電源やアナログ回路用電源などの複数種類の電源が供給される場合、あるいは電源使用用途が異なる電源を供給した場合でも同様の効果を得ることが出来る。

本発明に係る半導体集積回路は、ウェハレベルでの半導体チップの検査に要する工程の削減と、複数個の半導体チップの同時検査を実施することによる検査時間の短縮を実現することが可能であり、合わせて半導体チップ全体のチップ面積削減にも有用である。

本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図。 本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図。 本発明の第３の実施形態に係る半導体集積回路の構成を示すブロック図。 本発明の第４の実施形態に係る案胴体集積回路の構成を示すブロック図。 従来の半導体集積回路の構成を示すブロック図。

符号の説明

１ 半導体チップ
２ 半導体回路
３ ロジック電源端子
４ グランド端子
５ 信号端子
６ ロジック電源配線
７ グランド配線
８ ロジック電源スイッチ素子
９ グランドスイッチ素子
１０ ロジック電源スイッチ制御端子
１１ グランドスイッチ制御端子
１２ 半導体チップ
１３ 半導体回路
１４ ロジック電源端子
１５ グランド端子
１６ 信号端子
１７ ロジック電源配線
１８ グランド配線
１９ ロジック電源スイッチ素子
２０ グランドスイッチ素子
２１ ロジック電源スイッチ制御端子
２２ グランドスイッチ制御端子
２３ メモリ電源端子
２４ メモリ電源配線
２５ メモリ電源スイッチ素子
２６ メモリ電源スイッチ制御端子
２７ 半導体チップ
２８ 半導体回路
２９ ロジック電源端子
３０ グランド端子
３１ 信号端子
３２ ロジック電源配線
３３ グランド配線
３４ ロジック電源スイッチ素子
３５ グランドスイッチ素子
３６ スイッチ制御端子
３７ 半導体チップ
３８ 半導体回路
３９ ロジック電源端子
４０ グランド端子
４１ 信号端子
４２ ロジック電源配線
４３ グランド配線
４４ ロジック電源レーザーヒューズ
４５ グランドレーザーヒューズ

Claims (18)

1. 半導体チップ上に、第１の電源が供給される第１の電源端子と、前記第１の電源の電位と異なる第２の電源が供給される第２の電源端子と、前記第１の電源と前記第２の電源の供給を受けて動作する半導体回路と、前記第１の電源端子と前記半導体回路とを接続する第１の電源配線とを配置した半導体集積回路であって、前記第１の電源配線上に配置され、前記第１の電源配線の接続を制御することが可能な第１のスイッチ素子と、前記第１のスイッチ素子による接続を制御する第１の外部制御信号を外部から供給する第１の外部信号入力端子とを備えた半導体集積回路。
2. 前記第２の電源端子と前記半導体回路とを接続する第２の電源配線と、前記第２の電源配線上に配置され、前記第２の電源配線の接続を制御することが可能な第２のスイッチ素子と、前記第２のスイッチ素子による接続を制御する第２の外部制御信号を外部から供給する第２の外部信号入力端子とを備えた請求項１記載の半導体集積回路。
3. 前記第１および第２の電源の電位と異なる電位を持つ一つ以上の第３の電源が供給される第３の電源端子群と、前記第３の電源端子群と前記半導体回路とを接続する第３の電源配線群と、前記第３の電源配線群上に配置され、前記第３の電源配線群の接続を制御することが可能な第３のスイッチ素子群と、前記第３のスイッチ素子群による接続を制御する第３の外部制御信号群を外部から供給する第３の外部信号入力端子群とを備えた請求項２記載の半導体集積回路。
4. 半導体チップ上に、第１の電源が供給される第１の電源端子と、前記第１の電源の電位と異なる第２の電源が供給される第２の電源端子と、前記第１の電源と前記第２の電源の供給を受けて動作する半導体回路と、前記第１の電源端子と前記半導体回路とを接続する第１の電源配線とを配置した半導体集積回路であって、前記第１の電源配線上に配置され、前記第１の電源配線の接続を制御することが可能な第１のスイッチ素子と、前記第１のスイッチ素子による接続を制御する第１の内部制御信号を前記半導体チップ内部で生成するために、第１の外部制御信号を外部から供給する第１の外部信号入力端子とを備えた半導体集積回路。
5. 前記第２の電源端子と前記半導体回路とを接続する第２の電源配線と、前記第２の電源配線上に配置され、前記第２の電源配線の接続を制御することが可能な第２のスイッチ素子と、前記第２のスイッチ素子による接続を制御する第２の内部制御信号を前記半導体チップ内部で生成するために、第２の外部制御信号を外部から供給する第２の外部信号入力端子とを備えた請求項４記載の半導体集積回路。
6. 前記第１および第２の電源の電位と異なる電位を持つ１つ以上の第３の電源が供給される第３の電源端子群と、前記第３の電源配線群の接続を制御することが可能な第３のスイッチ素子群と、前記第３のスイッチ素子群による接続を制御する第３の内部制御信号群を前記半導体チップ内部で生成するために、第３の外部制御信号群を外部から供給する第３の外部信号入力端子群とを備えた請求項５記載の半導体集積回路。
7. 前記第１および第２のスイッチ素子、および第３のスイッチ素子群は、トランジスタで形成されている請求項１，２，３，４，５または６記載の半導体集積回路。
8. 前記第１および第２のスイッチ素子、および第３のスイッチ素子群は、電気ヒューズで形成されている請求項１，２，３，４，５または６記載の半導体集積回路。
9. 前記第１および第２の外部制御信号は、同一の信号である請求項２記載の半導体集積回路。
10. 前記第１および第２の外部制御信号、および前記第３の外部制御信号群は、同一の信号である請求項３記載の半導体集積回路。
11. 前記第１の内部制御信号は、前記半導体回路で生成する請求項４記載の半導体集積回路。
12. 前記第１および第２の内部制御信号は、前記半導体回路で生成する請求項５記載の半導体集積回路。
13. 前記第１および第２の内部制御信号、および前記第３の内部制御信号群は、前記半導体回路で生成する請求項６記載の半導体集積回路。
14. 前記第１および第２の内部制御信号は、同一の信号である請求項１２記載の半導体集積回路。
15. 前記第１および第２の内部制御信号、および前記第３の内部制御信号群は、同一の信号である請求項１３記載の半導体集積回路。
16. 半導体チップ上に、第１の電源が供給される第１の電源端子と、前記第１の電源の電位と異なる第２の電源が供給される第２の電源端子と、前記第１の電源と前記第２の電源の供給を受けて動作する半導体回路と、前記第１の電源端子と前記半導体回路とを接続する第１の電源配線とを配置した半導体集積回路であって、前記第１の電源配線上に配置され、前記第１の電源配線の接続を制御することが可能な第１のレーザーヒューズを備えた半導体集積回路。
17. 前記第２の電源端子と前記半導体回路とを接続する第２の電源配線と、前記第２の電源配線上に配置され、前記第２の電源配線上に配置され、前記第２の電源配線の接続を制御することが可能な第２のレーザーヒューズとを備えた請求項１６記載の半導体集積回路。
18. 前記第１および第２の電源の電位と異なる電位を持つ一つ以上の第３の電源が供給される第３の電源端子群と、前記第３の電源端子群と前記半導体回路とを接続する第３の電源配線群と、前記第３の電源配線群の接続を制御することが可能な第３のレーザーヒューズ群とを備えた請求項１７記載の半導体集積回路。

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