JP2007315888A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2007315888A JP2007315888A JP2006145094A JP2006145094A JP2007315888A JP 2007315888 A JP2007315888 A JP 2007315888A JP 2006145094 A JP2006145094 A JP 2006145094A JP 2006145094 A JP2006145094 A JP 2006145094A JP 2007315888 A JP2007315888 A JP 2007315888A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- bonding pads
- integrated circuit
- during
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 161
- 239000000523 sample Substances 0.000 claims abstract description 116
- 238000009966 trimming Methods 0.000 claims description 15
- 230000002950 deficient Effects 0.000 description 7
- 230000002452 interceptive effect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 210000000746 body region Anatomy 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3004—Current or voltage test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
- G01R31/318511—Wafer Test
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
【課題】製品時では、ノイズを低減することができ、且つ、プローブテスト時では、プローブ針の使用を削減すること。
【解決手段】複数の電源ノード３−１〜３−（ｎ＋１）は、内部回路２に接続され、同一の電源電圧Ｖが印加される。複数のボンディングパッド４−１〜４−（ｎ＋１）は、それぞれ複数の電源ノード３−１〜３−（ｎ＋１）に接続されている。スイッチ部５（ヒューズ１０−１〜１０−ｎ）は、プローブテスト時に複数の電源ノード３−１〜３−（ｎ＋１）の各々を接続し、製品時に複数の電源ノード３−１〜３−（ｎ＋１）の各々を分離する。プローブ４０は、プローブテスト時に複数のボンディングパッド４−１〜４−（ｎ＋１）のうちの１つに電源電圧Ｖを供給する。外部電源４２は、製品時に複数のボンディングパッド４−１〜４−（ｎ＋１）の各々に電源電圧Ｖを供給する。
【選択図】図３
【解決手段】複数の電源ノード３−１〜３−（ｎ＋１）は、内部回路２に接続され、同一の電源電圧Ｖが印加される。複数のボンディングパッド４−１〜４−（ｎ＋１）は、それぞれ複数の電源ノード３−１〜３−（ｎ＋１）に接続されている。スイッチ部５（ヒューズ１０−１〜１０−ｎ）は、プローブテスト時に複数の電源ノード３−１〜３−（ｎ＋１）の各々を接続し、製品時に複数の電源ノード３−１〜３−（ｎ＋１）の各々を分離する。プローブ４０は、プローブテスト時に複数のボンディングパッド４−１〜４−（ｎ＋１）のうちの１つに電源電圧Ｖを供給する。外部電源４２は、製品時に複数のボンディングパッド４−１〜４−（ｎ＋１）の各々に電源電圧Ｖを供給する。
【選択図】図３
Description
本発明は、電源電圧が供給される半導体集積回路に関する。
半導体ウェハーには、半導体チップである複数の半導体集積回路が行列上に形成される。複数の半導体集積回路の各々には、目的とする機能を実現する内部回路と、その内部回路に接続される電極パッドとが形成されている。例えば、半導体集積回路が生産された後、その内部回路に対して電気的特性試験が行なわれる。電気的特性試験により良品判定された場合、半導体ウェハーから半導体集積回路を切り出すダイシングが行われ、製品化される。
電気的特性試験は、プローブテストを含んでいる。プローブテストでは、半導体集積回路の電極パッドにプローブカード（プローブ）のプローブ針を設けて、測定器（テスター、ストレージオシロスコープ）により測定する。
図１は、半導体集積回路１０１が適用される半導体システム１３０（プローブテスト時）の構成を示している。この半導体システム１３０は、半導体集積回路１０１と、プローブとを具備している。半導体集積回路１０１は、上記の内部回路である内部回路１０２と、複数の電源ノード１０３−１〜１０３−３と、複数のボンディングパッド１０４−１〜１０４−３とを具備している。
複数の電源ノード１０３−１〜１０３−３は、内部回路１０２に接続されている。この複数の電源ノード１０３−１〜１０３−３は、製品化された時（製品時）に半導体集積回路１０１の高速動作により発生するノイズが互いに干渉しあうのを低減するために、１つの電源ノードが分離されたものである。したがって、複数の電源ノード１０３−１〜１０３−３には、同一の電源電圧Ｖが印加される。
複数のボンディングパッド１０４−１〜１０４−３は、それぞれ複数の電源ノード１０３−１〜１０３−３に接続されている。プローブテスト時には、複数のボンディングパッド１０４−１〜１０４−３にそれぞれプローブのプローブ針１３１−１〜１３１−３が設けられる。そのプローブは、それぞれプローブ針１３１−１〜１３１−３を介して複数のボンディングパッド１０４−１〜１０４−３に電源電圧Ｖを供給する。
複数の電源ノード１０３−１〜１０３−３は、内部回路１０２に接続されている。この複数の電源ノード１０３−１〜１０３−３は、製品化された時（製品時）に半導体集積回路１０１の高速動作により発生するノイズが互いに干渉しあうのを低減するために、１つの電源ノードが分離されたものである。したがって、複数の電源ノード１０３−１〜１０３−３には、同一の電源電圧Ｖが印加される。
複数のボンディングパッド１０４−１〜１０４−３は、それぞれ複数の電源ノード１０３−１〜１０３−３に接続されている。プローブテスト時には、複数のボンディングパッド１０４−１〜１０４−３にそれぞれプローブのプローブ針１３１−１〜１３１−３が設けられる。そのプローブは、それぞれプローブ針１３１−１〜１３１−３を介して複数のボンディングパッド１０４−１〜１０４−３に電源電圧Ｖを供給する。
この電気的特性試験により、半導体集積回路１０１が良品であるか否かの判定が行なわれる。その結果、良品である場合、半導体ウェハーから半導体集積回路１０１を切り出すダイシングが行われ、製品化される。
図２は、半導体集積回路１０１が適用される半導体システム１４０（製品時）の構成を示している。この半導体システム１４０は、上記の半導体集積回路１０１と、複数のボンディングワイヤ１４１−１〜１４１−３と、外部電源１４２とを具備している。
製品時には、複数のボンディングワイヤ１４１−１〜１４１−３は、それぞれ複数のボンディングパッド１０４−１〜１０４−３に接続される。複数のボンディングワイヤ１４１−１〜１４１−３には、外部電源１４２が接続される。外部電源１４２は、それぞれ複数のボンディングワイヤ１４１−１〜１４１−３を介して複数のボンディングパッド１０４−１〜１０４−３に電源電圧Ｖを供給する。
製品時には、複数のボンディングワイヤ１４１−１〜１４１−３は、それぞれ複数のボンディングパッド１０４−１〜１０４−３に接続される。複数のボンディングワイヤ１４１−１〜１４１−３には、外部電源１４２が接続される。外部電源１４２は、それぞれ複数のボンディングワイヤ１４１−１〜１４１−３を介して複数のボンディングパッド１０４−１〜１０４−３に電源電圧Ｖを供給する。
上述のように、複数の電源ノード１０３−１〜１０３−３は、製品時に半導体集積回路１０１の高速動作により発生するノイズが互いに干渉しあうのを低減するために、１つの電源ノードが分離されたものである。しかしながら、プローブテスト時では、それぞれ複数のボンディングパッド１０４−１〜１０４−３にプローブ針１３１−１〜１３１−３を接触させるにも関わらず、全く同一の電源電圧Ｖを供給して、電気的特性試験を行わなければならない。半導体集積回路１０１に搭載されるボンディングパッドが増加することは、それに接触されるプローブ針も比例して増加する。このため、電気的特性試験により一度に測定できるプローブ針の数にも限界がある。また、プローブ針は高価なものであるため、使用されるプローブ針が増加することにより、電気的特性試験にかかる費用が増大する。このように、製品時では、ノイズを低減し、且つ、プローブテスト時では、プローブ針の使用を削減することが望まれる。
上記に関連する技術を紹介する。
特開２００２−２４５７９６号公報（特許文献１）には半導体装置が記載されている。半導体装置は、テストモードと通常モードとを有している。前記半導体装置は、内部回路と、前記テストモードにおいて、前記内部回路の機能確認を行なうために前記内部回路に制御信号を出力するテスト回路と、外部から前記内部回路に第１の電源電流を供給する第１の電源線と、前記テストモードで活性状態とされ、前記テスト回路に第２の電源電流を供給し、前記通常モードでは非活性状態とされる第２の電源線とを備えている。これにより、内テスト時にのみ使用するテスト回路の消費電流に影響されずにメモリの消費電流を正確に測定することが可能である。
特開２０００−１１４３２４号公報（特許文献２）にはプローブカードが記載されている。プローブカードは、第１の方向に沿って互いに隣接する第１及び第２のパッドを有するチップに作り込まれた半導体装置を検査する際に使用される。前記プローブカードは、前記第１のパッドに針当てされる第１のプローブ針を有する第１の外郭層と、前記第１の外郭層の上方に配置され、前記第２のパッドに針当てされる第２のプローブ針を有する第２の外郭層とを備え、前記第１及び第２の外郭層は、前記第１の方向に沿って相対的に可動であることを特徴としている。これにより、パッドの配置パターンやチップサイズが変更された場合でも検査可能である。
特開２００２−１１１００７号公報（特許文献３）には半導体集積回路が記載されている。半導体集積回路は、第１の電位を供給する第１の電源線と、前記第１の電位よりも低い第２の電位を供給する第２の電源線と、前記第１および第２の電源線に電気的に接続される定電圧発生回路と、前記定電圧発生回路によって発生される、前記第１の電位を基準とした定電圧を供給するための第３の電源線と、前記第１および第３の電源線に電気的に接続される動作回路と、を含んでいる。前記定電圧発生回路を構成するトランジスタの少なくとも一部は、ボディ領域とソース領域とが電気的に接続された部分空乏型のＳＯＩ構造の第１の電界効果トランジスタから構成され、前記動作回路を構成するトランジスタの少なくとも一部は、ボディ領域が電気的にフローティング状態である部分空乏型のＳＯＩ構造の第２の電界効果トランジスタから構成され、前記第１および第２の電界効果トランジスタの閾値は、同等であることを特徴としている。これにより、ＳＯＩ構造のデバイスの特徴に応じて適用することにより、超低消費電力動作が可能である。
特開平１１−７４３５７号公報（特許文献４）には集積回路が記載されている。集積回路は、複数個の端子を有している。前記集積回路は、これら各端子の内の特定の端子またはすべての端子が選択回路を含む切替回路を介して前記集積回路内の電源線および内部回路に接続されており、前記各端子の各々を信号端子または電源端子に切り替えるようにしたことを特徴としている。これにより、特定の端子またはすべての端子を電源端子または信号端子にその用途を変更して使用することができる。
本発明の課題は、製品時では、ノイズを低減することができ、且つ、プローブテスト時では、プローブ針の使用を削減することができる半導体集積回路を提供することにある。
以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の半導体集積回路（１）は、内部回路（２）と、複数の電源ノード（３−１〜３−（ｎ＋１））と、複数のボンディングパッド（４−１〜４−（ｎ＋１））と、スイッチ部（５）とを備えている。
前記複数の電源ノード（３−１〜３−（ｎ＋１））は、前記内部回路（２）に接続され、同一の電源電圧（Ｖ）が印加される。
前記複数のボンディングパッド（４−１〜４−（ｎ＋１））は、それぞれ前記複数の電源ノード（３−１〜３−（ｎ＋１））に接続されている。
前記スイッチ部（５）は、プローブテスト時に前記複数の電源ノード（３−１〜３−（ｎ＋１））の各々を接続し、製品時に前記複数の電源ノード（３−１〜３−（ｎ＋１））の各々を分離する。
そこで、プローブ（４０）は、前記プローブテスト時に前記複数のボンディングパッド（４−１〜４−（ｎ＋１））のうちの１つのボンディングパッドに前記電源電圧（Ｖ）を供給する。
外部電源（４２）は、前記製品時に前記複数のボンディングパッド（４−１〜４−（ｎ＋１））の各々にボンディングワイヤ（４１−１〜４１−（ｎ＋１））を介して前記電源電圧（Ｖ）を供給する。
前記複数の電源ノード（３−１〜３−（ｎ＋１））は、前記内部回路（２）に接続され、同一の電源電圧（Ｖ）が印加される。
前記複数のボンディングパッド（４−１〜４−（ｎ＋１））は、それぞれ前記複数の電源ノード（３−１〜３−（ｎ＋１））に接続されている。
前記スイッチ部（５）は、プローブテスト時に前記複数の電源ノード（３−１〜３−（ｎ＋１））の各々を接続し、製品時に前記複数の電源ノード（３−１〜３−（ｎ＋１））の各々を分離する。
そこで、プローブ（４０）は、前記プローブテスト時に前記複数のボンディングパッド（４−１〜４−（ｎ＋１））のうちの１つのボンディングパッドに前記電源電圧（Ｖ）を供給する。
外部電源（４２）は、前記製品時に前記複数のボンディングパッド（４−１〜４−（ｎ＋１））の各々にボンディングワイヤ（４１−１〜４１−（ｎ＋１））を介して前記電源電圧（Ｖ）を供給する。
本発明の半導体集積回路（１）において、前記スイッチ部（５）は、ｎ個（ｎは１以上の整数）のスイッチ（１０−１〜１０−ｎ）（２０−１〜２０−ｎ）を備えている。
前記複数のボンディングパッド（４−１〜４−（ｎ＋１））である（ｎ＋１）個のボンディングパッドは、前記複数の電源ノード（３−１〜３−（ｎ＋１））である（ｎ＋１）個の電源ノードのそれぞれに接続されている。
第ｊスイッチ（ｊは、１≦ｊ≦ｎを満たす整数）（１０−ｊ）（２０−ｊ）は、前記プローブテスト時に第ｊ電源ノード（３−ｊ）と第（ｊ＋１）電源ノード（３−（ｊ＋１））とを接続し、前記製品時に前記第ｊ電源ノード（３−ｊ）と前記第（ｊ＋１）電源ノード（３−（ｊ＋１））とを分離する。
前記プローブ（４０）は、前記プローブテスト時に前記（ｎ＋１）個のボンディングパッド（４−１〜４−（ｎ＋１））のうちの１つのボンディングパッドに前記電源電圧（Ｖ）を供給する。
前記外部電源（４２）は、前記製品時に前記（ｎ＋１）個のボンディングパッド（４−１〜４−（ｎ＋１））の各々に前記ボンディングワイヤ（４１−１〜４１−（ｎ＋１））を介して前記電源電圧（Ｖ）を供給する。
前記複数のボンディングパッド（４−１〜４−（ｎ＋１））である（ｎ＋１）個のボンディングパッドは、前記複数の電源ノード（３−１〜３−（ｎ＋１））である（ｎ＋１）個の電源ノードのそれぞれに接続されている。
第ｊスイッチ（ｊは、１≦ｊ≦ｎを満たす整数）（１０−ｊ）（２０−ｊ）は、前記プローブテスト時に第ｊ電源ノード（３−ｊ）と第（ｊ＋１）電源ノード（３−（ｊ＋１））とを接続し、前記製品時に前記第ｊ電源ノード（３−ｊ）と前記第（ｊ＋１）電源ノード（３−（ｊ＋１））とを分離する。
前記プローブ（４０）は、前記プローブテスト時に前記（ｎ＋１）個のボンディングパッド（４−１〜４−（ｎ＋１））のうちの１つのボンディングパッドに前記電源電圧（Ｖ）を供給する。
前記外部電源（４２）は、前記製品時に前記（ｎ＋１）個のボンディングパッド（４−１〜４−（ｎ＋１））の各々に前記ボンディングワイヤ（４１−１〜４１−（ｎ＋１））を介して前記電源電圧（Ｖ）を供給する。
本発明の半導体集積回路（１）において、前記スイッチ部（５）は、ｎ個（ｎは１以上の整数）のスイッチ（１０−１〜１０−ｎ）（２０−１〜２０−ｎ）を備えている。
前記複数のボンディングパッド（４−１〜４−（ｎ＋１））である（ｎ＋１）個のボンディングパッドは、前記複数の電源ノード（３−１〜３−（ｎ＋１））である（ｎ＋１）個の電源ノードのそれぞれに接続されている。
第ｊスイッチ（ｊは、１≦ｊ≦ｎを満たす整数）（１０−ｊ）（２０−ｊ）は、前記プローブテスト時に第１電源ノード（３−１）と第（ｊ＋１）電源ノード（３−（ｊ＋１））とを接続し、前記製品時に前記第１電源ノード（３−１）と前記第（ｊ＋１）電源ノード（３−（ｊ＋１））とを分離する。
前記プローブ（４０）は、前記プローブテスト時に前記（ｎ＋１）個のボンディングパッド（４−１〜４−（ｎ＋１））のうちの第１ボンディングパッド（４−１）に前記電源電圧（Ｖ）を供給する。
前記外部電源（４２）は、前記製品時に前記（ｎ＋１）個のボンディングパッド（４−１〜４−（ｎ＋１））の各々に前記ボンディングワイヤ（４１−１〜４１−（ｎ＋１））を介して前記電源電圧（Ｖ）を供給する。
前記複数のボンディングパッド（４−１〜４−（ｎ＋１））である（ｎ＋１）個のボンディングパッドは、前記複数の電源ノード（３−１〜３−（ｎ＋１））である（ｎ＋１）個の電源ノードのそれぞれに接続されている。
第ｊスイッチ（ｊは、１≦ｊ≦ｎを満たす整数）（１０−ｊ）（２０−ｊ）は、前記プローブテスト時に第１電源ノード（３−１）と第（ｊ＋１）電源ノード（３−（ｊ＋１））とを接続し、前記製品時に前記第１電源ノード（３−１）と前記第（ｊ＋１）電源ノード（３−（ｊ＋１））とを分離する。
前記プローブ（４０）は、前記プローブテスト時に前記（ｎ＋１）個のボンディングパッド（４−１〜４−（ｎ＋１））のうちの第１ボンディングパッド（４−１）に前記電源電圧（Ｖ）を供給する。
前記外部電源（４２）は、前記製品時に前記（ｎ＋１）個のボンディングパッド（４−１〜４−（ｎ＋１））の各々に前記ボンディングワイヤ（４１−１〜４１−（ｎ＋１））を介して前記電源電圧（Ｖ）を供給する。
本発明の半導体集積回路（１）において、前記ｎ個のスイッチ（１０−１〜１０−ｎ）の各々は、ヒューズである。
前記ヒューズ（１０−１〜１０−ｎ）は、前記製品時に切断される。
前記ヒューズ（１０−１〜１０−ｎ）は、前記製品時に切断される。
本発明の半導体集積回路（１）において、前記ヒューズ（１０−１〜１０−ｎ）は、レーザートリミングヒューズであり、前記製品時にレーザートリミングにより切断される。
本発明の半導体集積回路（１）において、前記ｎ個のスイッチ（２０−１〜２０−ｎ）の各々は、トランジスタである。
前記トランジスタ（２０−１〜２０−ｎ）は、制御信号（ＧＮＤ、Ｖ’）に応じて、前記プローブテスト時にオンし、前記製品時にオフする。
前記トランジスタ（２０−１〜２０−ｎ）は、制御信号（ＧＮＤ、Ｖ’）に応じて、前記プローブテスト時にオンし、前記製品時にオフする。
本発明の半導体集積回路（１）は、更に、前記トランジスタ（２０−１〜２０−ｎ）のゲートに接続された制御用ノード（２１）を備えている。
前記外部電源（４２）は、インアクティブ電源部（ＧＮＤ）と、アクティブ電源部（４２−１）と、電源供給部（４２−２）とを備えている。
前記インアクティブ電源部（ＧＮＤ）は、前記プローブテスト時に前記トランジスタ（２０−１〜２０−ｎ）をオンするための第１制御信号を前記制御信号として前記制御用ノード（２１）に供給する。
前記アクティブ電源部（４２−１）は、前記製品時に前記トランジスタ（２０−１〜２０−ｎ）をオフするための第２制御信号（Ｖ’）を前記制御信号として前記制御用ノード（２１）に供給する。
前記電源供給部（４２−２）は、前記製品時に前記（ｎ＋１）個のボンディングパッド（４−１〜４−（ｎ＋１））の各々に前記ボンディングワイヤ（４１−１〜４１−（ｎ＋１））を介して前記電源電圧（Ｖ）を供給する。
前記外部電源（４２）は、インアクティブ電源部（ＧＮＤ）と、アクティブ電源部（４２−１）と、電源供給部（４２−２）とを備えている。
前記インアクティブ電源部（ＧＮＤ）は、前記プローブテスト時に前記トランジスタ（２０−１〜２０−ｎ）をオンするための第１制御信号を前記制御信号として前記制御用ノード（２１）に供給する。
前記アクティブ電源部（４２−１）は、前記製品時に前記トランジスタ（２０−１〜２０−ｎ）をオフするための第２制御信号（Ｖ’）を前記制御信号として前記制御用ノード（２１）に供給する。
前記電源供給部（４２−２）は、前記製品時に前記（ｎ＋１）個のボンディングパッド（４−１〜４−（ｎ＋１））の各々に前記ボンディングワイヤ（４１−１〜４１−（ｎ＋１））を介して前記電源電圧（Ｖ）を供給する。
本発明の半導体システムは、上記の半導体集積回路（１）と、上記のプローブ（４０）と、上記の外部電源（４２）とを具備している。
本発明の電源電圧供給方法は、上記の半導体集積回路（１）に電源電圧（Ｖ）を供給する方法である。
本発明の電源電圧供給方法は、前記プローブテスト時に前記複数のボンディングパッド（４−１〜４−（ｎ＋１））のうちの１つのボンディングパッドに前記電源電圧（Ｖ）を供給するステップ（Ｓ１）と、前記製品時に前記複数のボンディングパッド（４−１〜４−（ｎ＋１））の各々に前記電源電圧（Ｖ）を供給するステップ（Ｓ２）とを具備している。
本発明の電源電圧供給方法は、前記プローブテスト時に前記複数のボンディングパッド（４−１〜４−（ｎ＋１））のうちの１つのボンディングパッドに前記電源電圧（Ｖ）を供給するステップ（Ｓ１）と、前記製品時に前記複数のボンディングパッド（４−１〜４−（ｎ＋１））の各々に前記電源電圧（Ｖ）を供給するステップ（Ｓ２）とを具備している。
上述のように、複数の電源ノード（３−１〜３−（ｎ＋１））は、製品時に半導体集積回路（１）の高速動作により発生するノイズが互いに干渉しあうのを低減するために、１つの電源ノードが分離されたものである。
しかし、電気的特性試験では、半導体集積回路（１）が半導体ウェハーに形成された状態で行なわれるため、半導体集積回路（１）に対して高速動作を必要としない。
そこで、電気的特性試験におけるプローブテスト時では、スイッチ部（５）は、複数の電源ノード（３−１〜３−（ｎ＋１））の各々を接続している。これにより、複数のボンディングパッド（４−１〜４−（ｎ＋１））のうちの１つのボンディングパッド（４−１）に１つのプローブ針（４０）を接触させれば充分である。このため、プローブ針の使用を削減することができる。
一方、製品時では、スイッチ部（５）は、複数の電源ノード（３−１〜３−（ｎ＋１））の各々を分離する。これにより、半導体集積回路（１）の高速動作により発生するノイズが互いに干渉しあうのを低減することができる。
このように、本発明によれば、製品時では、ノイズを低減することができ、且つ、プローブテスト時では、プローブ針の使用を削減することができる。
しかし、電気的特性試験では、半導体集積回路（１）が半導体ウェハーに形成された状態で行なわれるため、半導体集積回路（１）に対して高速動作を必要としない。
そこで、電気的特性試験におけるプローブテスト時では、スイッチ部（５）は、複数の電源ノード（３−１〜３−（ｎ＋１））の各々を接続している。これにより、複数のボンディングパッド（４−１〜４−（ｎ＋１））のうちの１つのボンディングパッド（４−１）に１つのプローブ針（４０）を接触させれば充分である。このため、プローブ針の使用を削減することができる。
一方、製品時では、スイッチ部（５）は、複数の電源ノード（３−１〜３−（ｎ＋１））の各々を分離する。これにより、半導体集積回路（１）の高速動作により発生するノイズが互いに干渉しあうのを低減することができる。
このように、本発明によれば、製品時では、ノイズを低減することができ、且つ、プローブテスト時では、プローブ針の使用を削減することができる。
以下に添付図面を参照して、本発明の半導体集積回路について詳細に説明する。
（第１実施形態）
図３は、本発明の第１実施形態による半導体集積回路１の構成を示している。第１実施形態による半導体集積回路１は、前述の内部回路である内部回路２と、複数の電源ノード３−１〜３−（ｎ＋１）と、複数のボンディングパッド４−１〜４−（ｎ＋１）と、スイッチ部５とを具備している。ここで、ｎは１以上の整数である。
複数の電源ノード３−１〜３−（ｎ＋１）は、内部回路２に接続されている。この複数の電源ノード３−１〜３−（ｎ＋１）は、製品化された時（製品時）に半導体集積回路１の高速動作により発生するノイズが互いに干渉しあうのを低減するために、１つの電源ノードが分離されたものである。したがって、複数の電源ノード３−１〜３−（ｎ＋１）には、同一の電源電圧Ｖが印加される。
複数のボンディングパッド４−１〜４−（ｎ＋１）は、それぞれ複数の電源ノード３−１〜３−（ｎ＋１）に接続されている。
図３は、本発明の第１実施形態による半導体集積回路１の構成を示している。第１実施形態による半導体集積回路１は、前述の内部回路である内部回路２と、複数の電源ノード３−１〜３−（ｎ＋１）と、複数のボンディングパッド４−１〜４−（ｎ＋１）と、スイッチ部５とを具備している。ここで、ｎは１以上の整数である。
複数の電源ノード３−１〜３−（ｎ＋１）は、内部回路２に接続されている。この複数の電源ノード３−１〜３−（ｎ＋１）は、製品化された時（製品時）に半導体集積回路１の高速動作により発生するノイズが互いに干渉しあうのを低減するために、１つの電源ノードが分離されたものである。したがって、複数の電源ノード３−１〜３−（ｎ＋１）には、同一の電源電圧Ｖが印加される。
複数のボンディングパッド４−１〜４−（ｎ＋１）は、それぞれ複数の電源ノード３−１〜３−（ｎ＋１）に接続されている。
スイッチ部５は、プローブテスト時に複数の電源ノード３−１〜３−（ｎ＋１）の各々を接続し、製品時に複数の電源ノード３−１〜３−（ｎ＋１）の各々を分離する。
例えば、スイッチ部５は、ｎ個のスイッチ１０−１〜１０−ｎを備えている。このｎ個のスイッチ１０−１〜１０−ｎは、ヒューズであり、そのヒューズとしてはレーザートリミングヒューズが例示される。
そこで、レーザートリミングヒューズ１０−ｊ（ｊは、１≦ｊ≦ｎを満たす整数）は、プローブテスト時に電源ノード３−ｊと電源ノード３−（ｊ＋１）とを接続し、製品時に電源ノード３−ｊと電源ノード３−（ｊ＋１）とを分離する。
例えば、スイッチ部５は、ｎ個のスイッチ１０−１〜１０−ｎを備えている。このｎ個のスイッチ１０−１〜１０−ｎは、ヒューズであり、そのヒューズとしてはレーザートリミングヒューズが例示される。
そこで、レーザートリミングヒューズ１０−ｊ（ｊは、１≦ｊ≦ｎを満たす整数）は、プローブテスト時に電源ノード３−ｊと電源ノード３−（ｊ＋１）とを接続し、製品時に電源ノード３−ｊと電源ノード３−（ｊ＋１）とを分離する。
図４は、半導体集積回路１が適用される半導体システム３０（プローブテスト時）の構成を示している。この半導体システム３０は、上記の半導体集積回路１と、プローブカード（プローブ）とを具備している。
プローブテスト時には、複数のボンディングパッド４−１〜４−（ｎ＋１）のうちの１つのボンディングパッドとして、例えばボンディングパッド４−１にプローブのプローブ針３１が設けられる。そのプローブは、プローブ針３１を介してボンディングパッド４−１に電源電圧Ｖを供給する。
プローブテスト時には、複数のボンディングパッド４−１〜４−（ｎ＋１）のうちの１つのボンディングパッドとして、例えばボンディングパッド４−１にプローブのプローブ針３１が設けられる。そのプローブは、プローブ針３１を介してボンディングパッド４−１に電源電圧Ｖを供給する。
図５は、半導体集積回路１が適用される半導体システム４０（製品時）の構成を示している。この半導体システム４０は、上記の半導体集積回路１と、複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）と、外部電源４２とを具備している。
製品時には、複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）は、それぞれ複数のボンディングパッド４−１〜４−（ｎ＋１）に接続される。複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）には、外部電源４２が接続される。外部電源４２は、それぞれ複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）を介して複数のボンディングパッド４−１〜４−（ｎ＋１）に電源電圧Ｖを供給する。
製品時には、複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）は、それぞれ複数のボンディングパッド４−１〜４−（ｎ＋１）に接続される。複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）には、外部電源４２が接続される。外部電源４２は、それぞれ複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）を介して複数のボンディングパッド４−１〜４−（ｎ＋１）に電源電圧Ｖを供給する。
本発明の半導体集積回路１が適用される半導体システム３０、４０の動作について、図６を用いて説明する。
まず、半導体ウェハーには、半導体チップである複数の半導体集積回路１が行列上に形成される。半導体集積回路１が生産された後、半導体集積回路１の内部回路２に対して、電気的特性試験としてプローブテストが行なわれる（ステップＳ１）。
ステップＳ１において、スイッチ部５は、複数の電源ノード３−１〜３−（ｎ＋１）の各々を接続している。即ち、スイッチ部５のレーザートリミングヒューズ１０−ｊ（１≦ｊ≦ｎ）は、電源ノード３−ｊと電源ノード３−（ｊ＋１）とを接続している。
これにより、プローブは、複数のボンディングパッド４−１〜４−（ｎ＋１）のうちの１つのボンディングパッド４−１に１つのプローブ針４０を介して電源電圧Ｖを供給する。
これにより、プローブは、複数のボンディングパッド４−１〜４−（ｎ＋１）のうちの１つのボンディングパッド４−１に１つのプローブ針４０を介して電源電圧Ｖを供給する。
この電気的特性試験により、半導体集積回路１が良品であるか否かの判定が行なわれる。その結果、良品である場合、半導体ウェハーから半導体集積回路１を切り出すダイシングが行われ、製品化される（ステップＳ２）。
ステップＳ２において、スイッチ部５は、複数の電源ノード３−１〜３−（ｎ＋１）の各々を分離する。この場合、スイッチ部５のｎ個のレーザートリミングヒューズ１０−１〜１０−ｎは、レーザートリミングにより切断される。即ち、レーザートリミングヒューズ１０−ｊ（１≦ｊ≦ｎ）は、電源ノード３−ｊと電源ノード３−（ｊ＋１）とを分離する。
これにより、外部電源４２は、それぞれ複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）を介して複数のボンディングパッド４−１〜４−（ｎ＋１）に電源電圧Ｖを供給する。
これにより、外部電源４２は、それぞれ複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）を介して複数のボンディングパッド４−１〜４−（ｎ＋１）に電源電圧Ｖを供給する。
本発明の第１実施形態による半導体集積回路１において、上述のように、複数の電源ノード３−１〜３−（ｎ＋１）は、製品時に半導体集積回路１の高速動作により発生するノイズが互いに干渉しあうのを低減するために、１つの電源ノードが分離されたものである。
しかし、電気的特性試験では、半導体集積回路１が半導体ウェハーに形成された状態で行なわれるため、半導体集積回路１に対して高速動作を必要としない。
そこで、電気的特性試験におけるプローブテスト時では、スイッチ部５は、複数の電源ノード３−１〜３−（ｎ＋１）の各々を接続している。これにより、複数のボンディングパッド４−１〜４−（ｎ＋１）のうちの１つのボンディングパッド４−１に１つのプローブ針４０を接触させれば充分である。このため、プローブ針の使用を削減することができる。
一方、製品時では、スイッチ部５は、複数の電源ノード３−１〜３−（ｎ＋１）の各々を分離する。これにより、半導体集積回路１の高速動作により発生するノイズが互いに干渉しあうのを低減することができる。
このように、本発明の第１実施形態による半導体集積回路１によれば、製品時では、ノイズを低減することができ、且つ、プローブテスト時では、プローブ針の使用を削減することができる。
しかし、電気的特性試験では、半導体集積回路１が半導体ウェハーに形成された状態で行なわれるため、半導体集積回路１に対して高速動作を必要としない。
そこで、電気的特性試験におけるプローブテスト時では、スイッチ部５は、複数の電源ノード３−１〜３−（ｎ＋１）の各々を接続している。これにより、複数のボンディングパッド４−１〜４−（ｎ＋１）のうちの１つのボンディングパッド４−１に１つのプローブ針４０を接触させれば充分である。このため、プローブ針の使用を削減することができる。
一方、製品時では、スイッチ部５は、複数の電源ノード３−１〜３−（ｎ＋１）の各々を分離する。これにより、半導体集積回路１の高速動作により発生するノイズが互いに干渉しあうのを低減することができる。
このように、本発明の第１実施形態による半導体集積回路１によれば、製品時では、ノイズを低減することができ、且つ、プローブテスト時では、プローブ針の使用を削減することができる。
（第２実施形態）
図７は、本発明の第２実施形態による半導体集積回路１の構成を示している。第２実施形態による半導体集積回路１は、前述の内部回路である内部回路２と、複数の電源ノード３−１〜３−（ｎ＋１）と、複数のボンディングパッド４−１〜４−（ｎ＋１）と、スイッチ部５と、スイッチ制御部とを具備している。ここで、ｎは１以上の整数である。
複数の電源ノード３−１〜３−（ｎ＋１）は、内部回路２に接続されている。この複数の電源ノード３−１〜３−（ｎ＋１）は、製品化された時（製品時）に高速動作により発生するノイズが互いに干渉しあうのを低減するために、１つの電源ノードが分離されたものである。したがって、複数の電源ノード３−１〜３−（ｎ＋１）には、同一の電源電圧Ｖが印加される。
複数のボンディングパッド４−１〜４−（ｎ＋１）は、それぞれ複数の電源ノード３−１〜３−（ｎ＋１）に接続されている。
図７は、本発明の第２実施形態による半導体集積回路１の構成を示している。第２実施形態による半導体集積回路１は、前述の内部回路である内部回路２と、複数の電源ノード３−１〜３−（ｎ＋１）と、複数のボンディングパッド４−１〜４−（ｎ＋１）と、スイッチ部５と、スイッチ制御部とを具備している。ここで、ｎは１以上の整数である。
複数の電源ノード３−１〜３−（ｎ＋１）は、内部回路２に接続されている。この複数の電源ノード３−１〜３−（ｎ＋１）は、製品化された時（製品時）に高速動作により発生するノイズが互いに干渉しあうのを低減するために、１つの電源ノードが分離されたものである。したがって、複数の電源ノード３−１〜３−（ｎ＋１）には、同一の電源電圧Ｖが印加される。
複数のボンディングパッド４−１〜４−（ｎ＋１）は、それぞれ複数の電源ノード３−１〜３−（ｎ＋１）に接続されている。
スイッチ部５は、プローブテスト時に複数の電源ノード３−１〜３−（ｎ＋１）の各々を接続し、製品時に複数の電源ノード３−１〜３−（ｎ＋１）の各々を分離する。
例えば、スイッチ部５は、ｎ個のスイッチ２０−１〜２０−ｎを備えている。このｎ個のスイッチ２０−１〜２０−ｎとしてはＰ型トランジスタが例示される。
そこで、Ｐ型トランジスタ２０−ｊ（ｊは、１≦ｊ≦ｎを満たす整数）のソースは、電源ノード３−ｊに接続され、Ｐ型トランジスタ２０−ｊのドレインは、電源ノード３−（ｊ＋１）に接続されている。このＰ型トランジスタ２０−ｊのゲートは、スイッチ制御部に接続され、スイッチ制御部からの制御信号に応じて、プローブテスト時にオンし、製品時にオフする。即ち、Ｐ型トランジスタ２０−ｊは、プローブテスト時に電源ノード３−ｊと電源ノード３−（ｊ＋１）とを接続し、製品時に電源ノード３−ｊと電源ノード３−（ｊ＋１）とを分離する。
例えば、スイッチ部５は、ｎ個のスイッチ２０−１〜２０−ｎを備えている。このｎ個のスイッチ２０−１〜２０−ｎとしてはＰ型トランジスタが例示される。
そこで、Ｐ型トランジスタ２０−ｊ（ｊは、１≦ｊ≦ｎを満たす整数）のソースは、電源ノード３−ｊに接続され、Ｐ型トランジスタ２０−ｊのドレインは、電源ノード３−（ｊ＋１）に接続されている。このＰ型トランジスタ２０−ｊのゲートは、スイッチ制御部に接続され、スイッチ制御部からの制御信号に応じて、プローブテスト時にオンし、製品時にオフする。即ち、Ｐ型トランジスタ２０−ｊは、プローブテスト時に電源ノード３−ｊと電源ノード３−（ｊ＋１）とを接続し、製品時に電源ノード３−ｊと電源ノード３−（ｊ＋１）とを分離する。
スイッチ制御部は、制御用ノード２１と、抵抗素子２２と、接地用Ｐ型トランジスタ２３と、制御用ボンディングパッド２４とを具備している。
制御用ノード２１は、トランジスタ２０−１〜２０−ｎのゲートに接続され、抵抗素子２２を介して接地用Ｐ型トランジスタ２３のソースに接続されている。接地用Ｐ型トランジスタ２３のゲートとドレインは、接地されている。
制御用ボンディングパッド２４は、制御用ノード２１に接続されている。
ここで、抵抗素子２２の抵抗値は十分高いとすると、制御用ノード２１は、制御用ボンディングパッド２４がオープン状態の場合、抵抗素子２２により接地電圧ＧＮＤに固定され、制御用ボンディングパッド２４に電源電圧Ｖが与えられた場合、その電圧となる。
制御用ノード２１は、トランジスタ２０−１〜２０−ｎのゲートに接続され、抵抗素子２２を介して接地用Ｐ型トランジスタ２３のソースに接続されている。接地用Ｐ型トランジスタ２３のゲートとドレインは、接地されている。
制御用ボンディングパッド２４は、制御用ノード２１に接続されている。
ここで、抵抗素子２２の抵抗値は十分高いとすると、制御用ノード２１は、制御用ボンディングパッド２４がオープン状態の場合、抵抗素子２２により接地電圧ＧＮＤに固定され、制御用ボンディングパッド２４に電源電圧Ｖが与えられた場合、その電圧となる。
図８は、半導体集積回路１が適用される半導体システム３０（プローブテスト時）の構成を示している。この半導体システム３０は、上記の半導体集積回路１と、プローブカード（プローブ）とを具備している。
プローブテスト時には、複数のボンディングパッド４−１〜４−（ｎ＋１）のうちの１つのボンディングパッドとして、例えばボンディングパッド４−１にプローブのプローブ針３１が設けられる。そのプローブは、プローブ針３１を介してボンディングパッド４−１に電源電圧Ｖを供給する。
プローブテスト時には、複数のボンディングパッド４−１〜４−（ｎ＋１）のうちの１つのボンディングパッドとして、例えばボンディングパッド４−１にプローブのプローブ針３１が設けられる。そのプローブは、プローブ針３１を介してボンディングパッド４−１に電源電圧Ｖを供給する。
図９は、半導体集積回路１が適用される半導体システム４０（製品時）の構成を示している。この半導体システム４０は、上記の半導体集積回路１と、複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）と、外部電源４２と、ボンディングワイヤ４３とを具備している。外部電源４２は、筐体（インアクティブ電源部）と、筐体内に設けられたアクティブ電源部４２−１、電源供給部４２−２とを具備している。筐体は、接地されていて、プローブテスト時にトランジスタ２０−１〜２０−ｎをオンするための第１制御信号を上記の制御信号として、接地用Ｐ型トランジスタ２３、抵抗素子２２を介して制御用ノード２１に供給している。即ち、この第１制御信号は、接地電圧ＧＮＤである。
製品時には、ボンディングワイヤ４３は、制御用ボンディングパッド２４に接続される。ボンディングワイヤ４３には、アクティブ電源部４２−１が接続される。アクティブ電源部４２−１は、トランジスタ２０−１〜２０−ｎをオフするための第２制御信号を上記の制御信号として、ボンディングワイヤ４３を介して制御用ボンディングパッド２４に供給する。この第２制御信号は、Ｐ型トランジスタ２０−１〜２０−ｎのスレッショルド電圧を超える電源電圧Ｖ’である。ただし、電源電圧Ｖも上記のスレッショルド電圧を超えていれば、電源電圧Ｖ’は電源電圧Ｖと同じでもよい。
また、製品時には、複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）は、それぞれ複数のボンディングパッド４−１〜４−（ｎ＋１）に接続される。複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）には、電源供給部４２−２が接続される。電源供給部４２−２は、それぞれ複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）を介して複数のボンディングパッド４−１〜４−（ｎ＋１）に電源電圧Ｖを供給する。
製品時には、ボンディングワイヤ４３は、制御用ボンディングパッド２４に接続される。ボンディングワイヤ４３には、アクティブ電源部４２−１が接続される。アクティブ電源部４２−１は、トランジスタ２０−１〜２０−ｎをオフするための第２制御信号を上記の制御信号として、ボンディングワイヤ４３を介して制御用ボンディングパッド２４に供給する。この第２制御信号は、Ｐ型トランジスタ２０−１〜２０−ｎのスレッショルド電圧を超える電源電圧Ｖ’である。ただし、電源電圧Ｖも上記のスレッショルド電圧を超えていれば、電源電圧Ｖ’は電源電圧Ｖと同じでもよい。
また、製品時には、複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）は、それぞれ複数のボンディングパッド４−１〜４−（ｎ＋１）に接続される。複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）には、電源供給部４２−２が接続される。電源供給部４２−２は、それぞれ複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）を介して複数のボンディングパッド４−１〜４−（ｎ＋１）に電源電圧Ｖを供給する。
本発明の半導体集積回路１が適用される半導体システム３０、４０の動作について、図６を用いて説明する。
まず、半導体ウェハーには、半導体チップである複数の半導体集積回路１が行列上に形成される。半導体集積回路１が生産された後、半導体集積回路１の内部回路２に対して、電気的特性試験としてプローブテストが行なわれる（ステップＳ１）。
ステップＳ１において、制御用ボンディングパッド２４がオープン状態にしておけば、外部電源４２の筐体（インアクティブ電源部）と同じ接地電圧ＧＮＤが第１制御信号として、接地用Ｐ型トランジスタ２３、抵抗素子２２を介して制御用ノード２１に供給される。この場合、スイッチ部５は、複数の電源ノード３−１〜３−（ｎ＋１）の各々を接続している。即ち、スイッチ部５のＰ型トランジスタ２０−ｊ（１≦ｊ≦ｎ）は、第１制御信号に応じてオンになり、電源ノード３−ｊと電源ノード３−（ｊ＋１）とを接続している。
これにより、プローブは、複数のボンディングパッド４−１〜４−（ｎ＋１）のうちの１つのボンディングパッド４−１に１つのプローブ針４０を介して電源電圧Ｖを供給する。
これにより、プローブは、複数のボンディングパッド４−１〜４−（ｎ＋１）のうちの１つのボンディングパッド４−１に１つのプローブ針４０を介して電源電圧Ｖを供給する。
この電気的特性試験により、半導体集積回路１が良品であるか否かの判定が行なわれる。その結果、良品である場合、半導体ウェハーから半導体集積回路１を切り出すダイシングが行われ、製品化される（ステップＳ２）。
ステップＳ２において、外部電源４２のアクティブ電源部４２−１は、電源電圧Ｖ’を第２制御信号として、ボンディングワイヤ４３を介して制御用ボンディングパッド２４に供給する。この場合、スイッチ部５は、複数の電源ノード３−１〜３−（ｎ＋１）の各々を分離する。即ち、スイッチ部５のＰ型トランジスタ２０−ｊ（１≦ｊ≦ｎ）は、第２制御信号に応じてオフになり、電源ノード３−ｊと電源ノード３−（ｊ＋１）とを分離する。
これにより、外部電源４２の電源供給部４２−２は、それぞれ複数のボンディングパッド４−１〜４−（ｎ＋１）に複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）を介して電源電圧Ｖを供給する。
これにより、外部電源４２の電源供給部４２−２は、それぞれ複数のボンディングパッド４−１〜４−（ｎ＋１）に複数のボンディングワイヤ４１−１〜４１−（ｎ＋１）を介して電源電圧Ｖを供給する。
本発明の第２実施形態による半導体集積回路１において、上述のように、複数の電源ノード３−１〜３−（ｎ＋１）は、製品時に半導体集積回路１の高速動作により発生するノイズが互いに干渉しあうのを低減するために、１つの電源ノードが分離されたものである。
しかし、電気的特性試験では、半導体集積回路１が半導体ウェハーに形成された状態で行なわれるため、半導体集積回路１に対して高速動作を必要としない。
そこで、電気的特性試験におけるプローブテスト時では、スイッチ部５は、複数の電源ノード３−１〜３−（ｎ＋１）の各々を接続している。これにより、複数のボンディングパッド４−１〜４−（ｎ＋１）のうちの１つのボンディングパッド４−１に１つのプローブ針４０を接触させれば充分である。このため、プローブ針の使用を削減することができる。
一方、製品時では、スイッチ部５は、複数の電源ノード３−１〜３−（ｎ＋１）の各々を分離する。これにより、半導体集積回路１の高速動作により発生するノイズが互いに干渉しあうのを低減することができる。
このように、本発明の第２実施形態による半導体集積回路１によれば、製品時では、ノイズを低減することができ、且つ、プローブテスト時では、プローブ針の使用を削減することができる。
しかし、電気的特性試験では、半導体集積回路１が半導体ウェハーに形成された状態で行なわれるため、半導体集積回路１に対して高速動作を必要としない。
そこで、電気的特性試験におけるプローブテスト時では、スイッチ部５は、複数の電源ノード３−１〜３−（ｎ＋１）の各々を接続している。これにより、複数のボンディングパッド４−１〜４−（ｎ＋１）のうちの１つのボンディングパッド４−１に１つのプローブ針４０を接触させれば充分である。このため、プローブ針の使用を削減することができる。
一方、製品時では、スイッチ部５は、複数の電源ノード３−１〜３−（ｎ＋１）の各々を分離する。これにより、半導体集積回路１の高速動作により発生するノイズが互いに干渉しあうのを低減することができる。
このように、本発明の第２実施形態による半導体集積回路１によれば、製品時では、ノイズを低減することができ、且つ、プローブテスト時では、プローブ針の使用を削減することができる。
（第３実施形態）
第３実施形態では、第１実施形態と異なる点のみ説明する。
図１０は、本発明の第３実施形態による半導体集積回路１の構成を示している。第３実施形態による半導体集積回路１は、その構成が第１実施形態と同じであるが、スイッチ部５のレーザートリミングヒューズ１０−１〜１０−ｎの接続関係が第１実施形態のそれと異なる。
例えば、そのレーザートリミングヒューズ１０−ｊ（ｊは、１≦ｊ≦ｎを満たす整数）は、プローブテスト時に電源ノード３−１と電源ノード３−（ｊ＋１）とを接続し、製品時に電源ノード３−１と電源ノード３−（ｊ＋１）とを分離してもよい。
第３実施形態では、第１実施形態と異なる点のみ説明する。
図１０は、本発明の第３実施形態による半導体集積回路１の構成を示している。第３実施形態による半導体集積回路１は、その構成が第１実施形態と同じであるが、スイッチ部５のレーザートリミングヒューズ１０−１〜１０−ｎの接続関係が第１実施形態のそれと異なる。
例えば、そのレーザートリミングヒューズ１０−ｊ（ｊは、１≦ｊ≦ｎを満たす整数）は、プローブテスト時に電源ノード３−１と電源ノード３−（ｊ＋１）とを接続し、製品時に電源ノード３−１と電源ノード３−（ｊ＋１）とを分離してもよい。
（第４実施形態）
第４実施形態では、第２実施形態と異なる点のみ説明する。
図１１は、本発明の第４実施形態による半導体集積回路１の構成を示している。第４実施形態による半導体集積回路１は、その構成が第２実施形態と同じであるが、スイッチ部５のＰ型トランジスタ２０−１〜２０−ｎの接続関係が第２実施形態のそれと異なる。
例えば、そのＰ型トランジスタ２０−ｊ（ｊは、１≦ｊ≦ｎを満たす整数）は、プローブテスト時に電源ノード３−１と電源ノード３−（ｊ＋１）とを接続し、製品時に電源ノード３−１と電源ノード３−（ｊ＋１）とを分離してもよい。
第４実施形態では、第２実施形態と異なる点のみ説明する。
図１１は、本発明の第４実施形態による半導体集積回路１の構成を示している。第４実施形態による半導体集積回路１は、その構成が第２実施形態と同じであるが、スイッチ部５のＰ型トランジスタ２０−１〜２０−ｎの接続関係が第２実施形態のそれと異なる。
例えば、そのＰ型トランジスタ２０−ｊ（ｊは、１≦ｊ≦ｎを満たす整数）は、プローブテスト時に電源ノード３−１と電源ノード３−（ｊ＋１）とを接続し、製品時に電源ノード３−１と電源ノード３−（ｊ＋１）とを分離してもよい。
１ 半導体集積回路
２ 内部回路
３−１〜３−（ｎ＋１） 電源ノード
４−１〜４−（ｎ＋１） ボンディングパッド
５ スイッチ部
１０−１〜１０−ｎ レーザートリミングヒューズ
２０−１〜２０−ｎ Ｐ型トランジスタ
２１ 制御用ノード
２２ 抵抗素子
２３ 接地用Ｐ型トランジスタ
２４ 制御用ボンディングパッド
３０ 半導体システム（プローブテスト時）
３１ プローブ（針）
４０ 半導体システム（製品時）
４１−１〜４１−（ｎ＋１） ボンディングワイヤ
４２ 外部電源
４２−１ アクティブ電源部
４２−２ 電源供給部
４３ ボンディングワイヤ
１０１ 半導体装置
１０２ 内部回路
１０３−１〜１０３−３ 電源ノード
１０４−１〜１０４−３ ボンディングパッド
１３０ 半導体システム（プローブテスト時）
１３１−１〜１３１−３ プローブ（針）
１４０ 半導体システム（製品時）
１４１−１〜１４１−３ ボンディングワイヤ
１４２ 外部電源
ＧＮＤ 接地電圧
Ｖ 電源電圧
２ 内部回路
３−１〜３−（ｎ＋１） 電源ノード
４−１〜４−（ｎ＋１） ボンディングパッド
５ スイッチ部
１０−１〜１０−ｎ レーザートリミングヒューズ
２０−１〜２０−ｎ Ｐ型トランジスタ
２１ 制御用ノード
２２ 抵抗素子
２３ 接地用Ｐ型トランジスタ
２４ 制御用ボンディングパッド
３０ 半導体システム（プローブテスト時）
３１ プローブ（針）
４０ 半導体システム（製品時）
４１−１〜４１−（ｎ＋１） ボンディングワイヤ
４２ 外部電源
４２−１ アクティブ電源部
４２−２ 電源供給部
４３ ボンディングワイヤ
１０１ 半導体装置
１０２ 内部回路
１０３−１〜１０３−３ 電源ノード
１０４−１〜１０４−３ ボンディングパッド
１３０ 半導体システム（プローブテスト時）
１３１−１〜１３１−３ プローブ（針）
１４０ 半導体システム（製品時）
１４１−１〜１４１−３ ボンディングワイヤ
１４２ 外部電源
ＧＮＤ 接地電圧
Ｖ 電源電圧
Claims (15)
- 内部回路と、
前記内部回路に接続され、同一の電源電圧が印加される複数の電源ノードと、
前記複数の電源ノードのそれぞれに接続された複数のボンディングパッドと、
プローブテスト時に前記複数の電源ノードの各々を接続し、製品時に前記複数の電源ノードの各々を分離するスイッチ部と
を具備し、
前記プローブテスト時に前記複数のボンディングパッドのうちの１つのボンディングパッドに前記電源電圧が供給され、前記製品時に前記複数のボンディングパッドの各々に前記電源電圧が供給される
半導体集積回路。 - 請求項１に記載の半導体集積回路において、
前記スイッチ部は、ｎ個（ｎは１以上の整数）のスイッチを備え、
前記複数のボンディングパッドである（ｎ＋１）個のボンディングパッドは、前記複数の電源ノードである（ｎ＋１）個の電源ノードのそれぞれに接続され、
第ｊスイッチ（ｊは、１≦ｊ≦ｎを満たす整数）は、前記プローブテスト時に第ｊ電源ノードと第（ｊ＋１）電源ノードとを接続し、前記製品時に前記第ｊ電源ノードと前記第（ｊ＋１）電源ノードとを分離し、
前記プローブテスト時に前記（ｎ＋１）個のボンディングパッドのうちの１つのボンディングパッドに前記電源電圧が供給され、前記製品時に前記（ｎ＋１）個のボンディングパッドの各々に前記電源電圧が供給される
半導体集積回路。 - 請求項１に記載の半導体集積回路において、
前記スイッチ部は、ｎ個（ｎは１以上の整数）のスイッチを備え、
前記複数のボンディングパッドである（ｎ＋１）個のボンディングパッドは、前記複数の電源ノードである（ｎ＋１）個の電源ノードのそれぞれに接続され、
第ｊスイッチ（ｊは、１≦ｊ≦ｎを満たす整数）は、前記プローブテスト時に第１電源ノードと第（ｊ＋１）電源ノードとを接続し、前記製品時に前記第１電源ノードと前記第（ｊ＋１）電源ノードとを分離し、
前記プローブテスト時に前記（ｎ＋１）個のボンディングパッドのうちの第１ボンディングパッドに前記電源電圧が供給され、前記製品時に前記（ｎ＋１）のボンディングパッドの各々に前記電源電圧が供給される
半導体集積回路。 - 請求項２又は３に記載の半導体集積回路において、
前記ｎ個のスイッチの各々は、ヒューズであり、
前記ヒューズは、前記製品時に切断される
半導体集積回路。 - 請求項４に記載の半導体集積回路において、
前記ヒューズは、レーザートリミングヒューズであり、前記製品時にレーザートリミングにより切断される
半導体集積回路。 - 請求項２又は３に記載の半導体集積回路において、
前記ｎ個のスイッチの各々は、トランジスタであり、
前記トランジスタは、制御信号に応じて、前記プローブテスト時にオンし、前記製品時にオフする
半導体集積回路。 - 請求項６に記載の半導体集積回路において、
更に、
前記トランジスタのゲートに接続され、前記プローブテスト時に前記トランジスタをオンするための第１制御信号が前記制御信号として供給され、前記製品時に前記トランジスタをオフするための第２制御信号が前記制御信号として供給される制御用ノード
を具備する半導体集積回路。 - 内部回路を備えた半導体集積回路を具備する半導体システムであって、
前記半導体集積回路は、更に、
前記内部回路に接続され、同一の電源電圧が印加される複数の電源ノードと、
前記複数の電源ノードのそれぞれに接続された複数のボンディングパッドと、
プローブテスト時に前記複数の電源ノードの各々を接続し、製品時に前記複数の電源ノードの各々を分離するスイッチ部とを備え、
前記半導体システムは、更に、
前記プローブテスト時に前記複数のボンディングパッドのうちの１つのボンディングパッドに前記電源電圧を供給するプローブと、
前記製品時に前記複数のボンディングパッドの各々にボンディングワイヤを介して前記電源電圧を供給する外部電源と
を具備する半導体システム。 - 請求項８に記載の半導体システムにおいて、
前記スイッチ部は、ｎ個（ｎは１以上の整数）のスイッチを備え、
前記複数のボンディングパッドである（ｎ＋１）個のボンディングパッドは、前記複数の電源ノードである（ｎ＋１）個の電源ノードのそれぞれに接続され、
第ｊスイッチ（ｊは、１≦ｊ≦ｎを満たす整数）は、前記プローブテスト時に第ｊ電源ノードと第（ｊ＋１）電源ノードとを接続し、前記製品時に前記第ｊ電源ノードと前記第（ｊ＋１）電源ノードとを分離し、
前記プローブは、前記プローブテスト時に前記（ｎ＋１）個のボンディングパッドのうちの１つのボンディングパッドに前記電源電圧を供給し、
前記外部電源は、前記製品時に前記（ｎ＋１）個のボンディングパッドの各々に前記ボンディングワイヤを介して前記電源電圧を供給する
半導体システム。 - 請求項８に記載の半導体システムにおいて、
前記スイッチ部は、ｎ個（ｎは１以上の整数）のスイッチを備え、
前記複数のボンディングパッドである（ｎ＋１）個のボンディングパッドは、前記複数の電源ノードである（ｎ＋１）個の電源ノードのそれぞれに接続され、
第ｊスイッチ（ｊは、１≦ｊ≦ｎを満たす整数）は、前記プローブテスト時に第１電源ノードと第（ｊ＋１）電源ノードとを接続し、前記製品時に前記第１電源ノードと前記第（ｊ＋１）電源ノードとを分離し、
前記プローブは、前記プローブテスト時に前記（ｎ＋１）個のボンディングパッドのうちの第１ボンディングパッドに前記電源電圧を供給し、
前記外部電源は、前記製品時に前記（ｎ＋１）個のボンディングパッドの各々に前記ボンディングワイヤを介して前記電源電圧を供給する
半導体システム。 - 請求項９又は１０に記載の半導体システムにおいて、
前記ｎ個のスイッチの各々は、ヒューズであり、
前記ヒューズは、前記製品時に切断される
半導体システム。 - 請求項１１に記載の半導体システムにおいて、
前記ヒューズは、レーザートリミングヒューズであり、前記製品時にレーザートリミングにより切断される
半導体システム。 - 請求項９又は１０に記載の半導体システムにおいて、
前記ｎ個のスイッチの各々は、トランジスタであり、
前記トランジスタは、制御信号に応じて、前記プローブテスト時にオンし、前記製品時にオフする
半導体システム。 - 請求項１３に記載の半導体システムにおいて、
前記半導体集積回路は、更に、
前記トランジスタのゲートに接続された制御用ノードを備え、
前記外部電源は、
前記プローブテスト時に前記トランジスタをオンするための第１制御信号を前記制御信号として前記制御用ノードに供給するインアクティブ電源部と、
前記製品時に前記トランジスタをオフするための第２制御信号を前記制御信号として前記制御用ノードに供給するアクティブ電源部と、
前記製品時に前記（ｎ＋１）個のボンディングパッドの各々に前記ボンディングワイヤを介して前記電源電圧を供給する電源供給部と
を備える半導体システム。 - 内部回路と、前記内部回路に接続され、同一の電源電圧が印加される複数の電源ノードと、前記複数の電源ノードのそれぞれに接続された複数のボンディングパッドと、プローブテスト時に前記複数の電源ノードの各々を接続し、製品時に前記複数の電源ノードの各々を分離するスイッチ部とを備えた半導体集積回路に電源電圧を供給する方法であって、
前記プローブテスト時に前記複数のボンディングパッドのうちの１つのボンディングパッドに前記電源電圧を供給するステップと、
前記製品時に前記複数のボンディングパッドの各々に前記電源電圧を供給するステップと
を具備する電源電圧供給方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006145094A JP4108716B2 (ja) | 2006-05-25 | 2006-05-25 | 半導体集積回路 |
| US11/797,735 US7724011B2 (en) | 2006-05-25 | 2007-05-07 | Semiconductor integrated circuit device with power lines improved |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006145094A JP4108716B2 (ja) | 2006-05-25 | 2006-05-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007315888A true JP2007315888A (ja) | 2007-12-06 |
| JP4108716B2 JP4108716B2 (ja) | 2008-06-25 |
Family
ID=38748940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006145094A Expired - Fee Related JP4108716B2 (ja) | 2006-05-25 | 2006-05-25 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7724011B2 (ja) |
| JP (1) | JP4108716B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8248874B2 (en) | 2009-06-09 | 2012-08-21 | SK Hynix Inc. | Semiconductor memory apparatus and probe test control circuit therefor |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ITMI20121059A1 (it) | 2012-06-18 | 2013-12-19 | St Microelectronics Srl | Test di continuita' in dispositivi elettronici con piedini a collegamento multiplo |
| JP2019054102A (ja) | 2017-09-14 | 2019-04-04 | 東芝メモリ株式会社 | 記憶装置およびその製造方法 |
| US10969434B2 (en) * | 2019-09-03 | 2021-04-06 | Micron Technology, Inc. | Methods and apparatuses to detect test probe contact at external terminals |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100200916B1 (ko) * | 1995-11-16 | 1999-06-15 | 윤종용 | 웨이퍼 테스트 신호 발생기를 가지는 반도체 메모리 장치 |
| JPH1174357A (ja) | 1997-08-28 | 1999-03-16 | Matsushita Electric Ind Co Ltd | 集積回路 |
| DE19839807C1 (de) * | 1998-09-01 | 1999-10-07 | Siemens Ag | Verfahren zum Betrieb einer integrierten Schaltung |
| JP2000114324A (ja) | 1998-10-05 | 2000-04-21 | Mitsubishi Electric Corp | プローブカード、並びに半導体装置の検査装置及び検査方法 |
| JP3886716B2 (ja) | 2000-10-02 | 2007-02-28 | セイコーエプソン株式会社 | 半導体集積回路、これを備えた時計および電子機器 |
| JP2002245796A (ja) | 2001-02-16 | 2002-08-30 | Mitsubishi Electric Corp | 半導体装置 |
| US6885212B2 (en) * | 2002-06-25 | 2005-04-26 | Fujitsu Limited | Semiconductor device and test method for the same |
| US7248067B2 (en) * | 2004-09-21 | 2007-07-24 | Infineon Technologies Ag | Semiconductor device with test circuit disconnected from power supply connection |
-
2006
- 2006-05-25 JP JP2006145094A patent/JP4108716B2/ja not_active Expired - Fee Related
-
2007
- 2007-05-07 US US11/797,735 patent/US7724011B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8248874B2 (en) | 2009-06-09 | 2012-08-21 | SK Hynix Inc. | Semiconductor memory apparatus and probe test control circuit therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4108716B2 (ja) | 2008-06-25 |
| US7724011B2 (en) | 2010-05-25 |
| US20070273396A1 (en) | 2007-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100358670B1 (ko) | 집적 회로에 대한 선택적 전력 분배 회로 | |
| US6240033B1 (en) | Antifuse circuitry for post-package DRAM repair | |
| US7977962B2 (en) | Apparatus and methods for through substrate via test | |
| US7330043B2 (en) | Semiconductor device and test method for the same | |
| US8847221B2 (en) | Stacked semiconductor device and method of testing the same | |
| US8638631B2 (en) | Semiconductor device | |
| JP3506377B2 (ja) | 半導体装置およびその製造方法 | |
| JP4108716B2 (ja) | 半導体集積回路 | |
| US20030107391A1 (en) | Semiconductor device test arrangement with reassignable probe pads | |
| US7616417B2 (en) | Semiconductor device including protection circuit and switch circuit and its testing method | |
| US9673116B2 (en) | On chip electrostatic discharge (ESD) event monitoring | |
| CN100407423C (zh) | 半导体器件以及半导体封装 | |
| CN114076851A (zh) | 用于检测tsv的寄生电容的测试电路 | |
| JP2003066107A (ja) | 半導体集積回路 | |
| KR100331973B1 (ko) | 반도체 웨이퍼용 특성 평가회로 및 그 평가방법 | |
| KR20080097537A (ko) | 퓨즈 테스트 장치 | |
| KR20140085012A (ko) | 반도체 집적회로 및 그의 구동방법 | |
| JP2013062289A (ja) | 半導体チップ | |
| US6593590B1 (en) | Test structure apparatus for measuring standby current in flash memory devices | |
| US8805637B2 (en) | Test element group and semiconductor device | |
| JPH10332786A (ja) | 半導体装置 | |
| JP2008198707A (ja) | 半導体集積回路 | |
| JPH08222693A (ja) | 半導体装置及びその製造方法 | |
| JP2006194676A (ja) | 半導体装置およびその検査方法 | |
| JP2005191379A (ja) | 半導体集積回路チップおよび識別コード書き込み方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080325 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080402 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120411 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130411 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130411 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140411 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |