JPH08222693A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH08222693A
JPH08222693A JP2147695A JP2147695A JPH08222693A JP H08222693 A JPH08222693 A JP H08222693A JP 2147695 A JP2147695 A JP 2147695A JP 2147695 A JP2147695 A JP 2147695A JP H08222693 A JPH08222693 A JP H08222693A
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pad
common wiring
semiconductor chips
semiconductor
wiring layer
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JP2147695A
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Hiroshige Hirano
博茂 平野
Hisahiro Satou
久▲ひろ▼ 佐藤
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【目的】 不良の半導体チップが存在しても複数の良品
の半導体チップをウェハ状態で同時にバーンインするこ
とができる半導体装置及びその製造方法を提供する。 【構成】 電源電圧を印加するための第１のパッドＰ１
１、接地電圧を印加するための第２のパッドＰ１２、抵
抗回路Ｒ１１、スイッチＳＷ１１及びＮチャネル型ＭＯ
ＳトランジスタＱｎ１１を有する半導体チップＤＥＶＩ
ＣＥと電源電圧を供給するための第１の共通配線層ＳＬ
ＶDDと接地電圧を供給するための第２の共通配線層ＳＬ
ＶSSとが半導体ウェハ上に形成されている。第１の共通
配線層ＳＬＶDDとノードＮ１１との間に抵抗回路Ｒ１１
が接続されており、第２の共通配線層ＳＬＶSSとノード
Ｎ１１との間にスイッチＳＷ１１と第２のパッドＰ１２
とが直列に接続されており、第１の共通配線層ＳＬＶDD
と第１のパッドＰ１１との間にＮチャネル型ＭＯＳトラ
ンジスタＱｎ１１が接続されており、Ｎチャネル型ＭＯ
ＳトランジスタＱｎ１１のゲートがノードＮ１１に接続
されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及びウェハ
バーンイン方法を含む半導体装置の製造方法に関するも
のである。
【０００２】
【従来の技術】最近、半導体ウェハ上に形成された複数
の半導体チップに対してウェハ状態で同時にバーンイン
を行なう方法が提案されている。このバーンイン方法
は、例えば、特開平３−３４５５５号公報に示されてい
るように、半導体ウェハ上に、全ての半導体チップに接
続された、電源電圧を供給するための第１の共通配線層
と接地電圧を供給するための第２の共通配線層と制御信
号を入力するための第３の共通配線層とを半導体ウェハ
の製造工程中に形成し、第１の共通配線層に電源電圧を
供給し、第２の共通配線層に接地電圧を供給し、第３の
共通配線層に制御信号を入力することによって、ウェハ
状態で複数個の半導体チップを同時にバーンインするも
のである。
【０００３】以下、従来のバーンイン方法について図面
を参照しながら説明する。図９は従来の半導体装置を概
略的に示す平面図であり、図１０は前記従来の半導体装
置の部分拡大図である。
【０００４】図９及び図１０において、１０は半導体ウ
ェハ、１１は半導体ウェハ１０上に形成された半導体チ
ップ、１３は半導体ウェハ１０上に形成され、電源電圧
を供給するための第１の共通配線層、１２は半導体ウェ
ハ１０上に形成され、接地電圧を供給するための第２の
共通配線層、１４は半導体ウェハ１０上に形成され、制
御信号を入力するための第３の共通配線層（図９におい
ては図示を省略している）、１６は半導体ウェハ１０上
に形成され、電源電圧が印加される接触領域、１５は半
導体ウェハ１０上に形成され、接地電圧が印加される接
触領域である。
【０００５】全ての半導体チップ１１上にそれぞれ形成
された電源電圧ライン、接地電圧ライン及び制御信号ラ
イン（図示は省略している）は、半導体装置の製造工程
中に第１の共通配線層１３、第２の共通配線層１２及び
第３の共通配線層１４にそれぞれ接続されている。
【０００６】半導体チップ１１に対してバーンインを行
なうには、不良の半導体チップ１１の電源電圧ラインと
第１の共通配線層１３との接続、接地電圧ラインと第２
の共通配線層１２との接続及び制御信号ラインと第３の
共通配線層１４との接続をレーザ光ビームや集束イオン
ビームなどにより切断した後、残った良品の半導体チッ
プ１１に対して同時にバーンインを行なう。この際、電
源電圧が印加される接触領域１６に電源電圧源から電源
電圧を印加し、接地電圧が印加される接触領域１５に接
地電圧源から接地電圧を印加することにより、複数の半
導体チップ１１を同時にバーンインすることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、前記従
来のバーンイン方法によると、製造工程中に、全ての半
導体チップ１１の電源電圧ラインと第１の共通配線層１
３とが接続され、全ての半導体チップ１１の接地電圧ラ
インと第２の共通配線層１２とが接続されているので、
例えば、ある半導体チップ１１の電源電圧ラインと接地
電圧ラインとが短絡していると、該半導体チップを介し
て第１の共通配線層１３と第２の共通配線層１２とが短
絡してしまうために、他の半導体チップ１１に対して良
否の検査ができない。
【０００８】そのため、ある半導体チップ１１の電源電
圧ラインと接地電圧ラインとが短絡している場合は、全
ての半導体チップ１１の電源電圧ラインと第１の共通配
線層１３との接続、及び全ての半導体チップ１１の接地
電圧ラインと第２の共通配線層１２との接続をそれぞれ
切断した後に、各半導体チップ１１ごとに検査を行な
い、半導体チップ１１の良否を判別することになる。
【０００９】また、前記のように不良の半導体チップが
１個でも発生した場合には、全ての半導体チップ１１の
電源電圧ラインと第１の共通配線層１３との接続、及び
全ての半導体チップ１１の接地電圧ラインと第２の共通
配線層１２との接続を切断するので、ウェハ状態で複数
の半導体チップ１１を同時にバーンインすることができ
ないという問題があった。
【００１０】本発明は、かかる点に鑑み、不良の半導体
チップが存在しても他の良品の半導体チップをウェハ状
態で同時にバーンインすることができる半導体装置及び
その製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、半導体チップ上の電源電圧が印加される
パッドと半導体ウェハ上の電源電圧を供給するための共
通配線層とをスイッチング機能を有するトランジスタを
介して接続しておき、全ての半導体チップに対してプロ
ーブ検査を行なった後、良品の半導体チップのトランジ
スタのみをオン状態にして、複数の良品の半導体チップ
に対してウェハ状態で一括してバーンインを行なうもの
である。
【００１２】具体的に、請求項１の発明が講じた解決手
段は、半導体装置を、半導体ウェハ上に形成された複数
の半導体チップと、前記半導体ウェハ上に形成され、前
記複数の半導体チップに電源電圧を供給するための第１
の共通配線層と、前記半導体ウェハ上に形成され、前記
複数の半導体チップに接地電圧を供給するための第２の
共通配線層と、前記複数の半導体チップのそれぞれに形
成され、電源電圧が印加される第１のパッドと、前記複
数の半導体チップのそれぞれに形成され、接地電圧が印
加される第２のパッドと、前記複数の半導体チップのそ
れぞれに形成され、前記第１のパッドと前記第１の共通
配線層との間に接続されたスイッチング機能を有するト
ランジスタと、前記複数の半導体チップのそれぞれに形
成され、前記トランジスタをオン・オフするスイッチ
と、前記複数の半導体チップのそれぞれに形成され、前
記トランジスタの制御端子が接続されているノードと前
記第１の共通配線層との間に接続された抵抗とを備え、
前記スイッチ及び前記第２のパッドは前記ノードと前記
第２の共通配線層との間に直列に接続されている構成と
するものである。
【００１３】請求項２の発明は、請求項１の構成に、前
記スイッチは、ボンディングワイヤにより接続される一
対のパッド、ヒューズ又はトランジスタよりなるという
構成を付加するものである。
【００１４】具体的に、請求項３の発明が講じた解決手
段は、半導体装置を、半導体ウェハ上に形成された複数
の半導体チップと、前記半導体ウェハ上に形成され、前
記複数の半導体チップに電源電圧を供給するための第１
の共通配線層と、前記半導体ウェハ上に形成され、前記
複数の半導体チップに接地電圧を供給するための第２の
共通配線層と、前記複数の半導体チップのそれぞれに形
成され、電源電圧が印加される第１のパッドと、前記複
数の半導体チップのそれぞれに形成され、接地電圧が印
加される第２のパッドと、前記複数の半導体チップのそ
れぞれに形成され、前記第１のパッドと前記第１の共通
配線層との間に接続されたスイッチング機能を有するト
ランジスタと、前記複数の半導体チップのそれぞれに形
成され、前記トランジスタをオン・オフする第１のスイ
ッチと、前記複数の半導体チップのそれぞれに形成さ
れ、前記トランジスタの制御端子が接続されているノー
ドと前記第１の共通配線層との間に接続され、前記トラ
ンジスタをオン・オフする第２のスイッチとを備え、前
記第１のスイッチ及び前記第２のパッドは前記ノードと
前記第２の共通配線層との間に直列に接続されている構
成とするものである。
【００１５】請求項４の発明は、請求項３の構成に、前
記第１のスイッチ及び第２のスイッチは、ボンディング
ワイヤにより接続される一対のパッド、ヒューズ又はト
ランジスタよりなるという構成を付加するものである。
【００１６】請求項５の発明は、請求項１又は３の構成
に、前記ノードと前記第２のパッドとは接離されるとい
う構成を付加するものである。
【００１７】具体的に、請求項６の発明が講じた解決手
段は、半導体装置を、半導体ウェハ上に形成された複数
の半導体チップと、前記半導体ウェハ上に形成され、前
記複数の半導体チップに電源電圧を供給するための第１
の共通配線層と、前記半導体ウェハ上に形成され、前記
複数の半導体チップに接地電圧を供給するための第２の
共通配線層と、前記複数の半導体チップのそれぞれに形
成され、電源電圧が印加される第１のパッドと、前記複
数の半導体チップのそれぞれに形成され、接地電圧が印
加される第２のパッドと、前記複数の半導体チップのそ
れぞれに形成され、基板電圧である第３のパッドと、前
記複数の半導体チップのそれぞれに形成され、前記第１
のパッドと前記第１の共通配線層との間に接続されたス
イッチング機能を有するトランジスタと、前記複数の半
導体チップのそれぞれに形成され、前記トランジスタを
オン・オフする第１のスイッチと、前記複数の半導体チ
ップのそれぞれに形成され、前記トランジスタの制御端
子が接続されているノードと前記第１の共通配線層との
間に接続され、前記トランジスタをオン・オフする第２
のスイッチとを備え、前記第１のスイッチ及び前記第２
のパッドは前記ノードと前記第２の共通配線層との間に
直列に接続され、前記第３のパッドと前記ノードとは前
記第１のスイッチを介して接続されている構成とするも
のである。
【００１８】請求項７の発明は、請求項６の構成に、前
記第１のスイッチ及び第２のスイッチは、ボンディング
ワイヤにより接続される一対のパッド、ヒューズ又はト
ランジスタよりなるという構成を付加するものである。
【００１９】請求項８の発明は、請求項６の構成に、前
記ノードと前記第３のパッドとは接離されるという構成
を付加するものである。
【００２０】具体的に、請求項９の発明が講じた解決手
段は、半導体装置を、半導体ウェハ上に形成された複数
の半導体チップと、前記半導体ウェハ上に形成され、前
記複数の半導体チップに電源電圧を供給するための第１
の共通配線層と、前記半導体ウェハ上に形成され、前記
複数の半導体チップに接地電圧を供給するための第２の
共通配線層と、前記複数の半導体チップのそれぞれに形
成され、電源電圧が印加される第１のパッドと、前記複
数の半導体チップのそれぞれに形成され、接地電圧が印
加される第２のパッドと、前記複数の半導体チップのそ
れぞれに形成され、前記第１のパッドと前記第１の共通
配線層との間に接続されたスイッチング機能を有するト
ランジスタと、前記複数の半導体チップのそれぞれに形
成され、前記トランジスタをオン・オフする第１のスイ
ッチと、前記複数の半導体チップのそれぞれに形成さ
れ、前記トランジスタの制御端子が接続されているノー
ドと前記第１の共通配線層との間に接続され、前記トラ
ンジスタをオン・オフする第２のスイッチと、前記複数
の半導体チップのそれぞれに形成され、前記トランジス
タと前記第１のパッドとの間に接続され、前記トランジ
スタと前記第１のパッドとを接離する第３のスイッチと
を備え、前記第１のスイッチ及び前記第２のパッドは前
記ノードと前記第２の共通配線層との間に直列に接続さ
れている構成とするものである。
【００２１】請求項１０の発明は、請求項９の構成に、
前記第１のスイッチ、第２のスイッチ及び第３のスイッ
チは、ボンディングワイヤにより接続される一対のパッ
ド、ヒューズ又はトランジスタよりなるという構成を付
加するものである。
【００２２】請求項１１の発明は、請求項９の構成に、
前記ノードと前記第２のパッドとは接離されるという構
成を付加するものである。
【００２３】具体的に、請求項１２の発明が講じた解決
手段は、半導体装置の製造方法を、半導体ウェハ上に、
該半導体ウェハ上の複数の半導体チップに電源電圧を供
給するための第１の共通配線層及び前記複数の半導体チ
ップに接地電圧を供給するための第２の共通配線層をそ
れぞれ形成すると共に、前記複数の半導体チップのそれ
ぞれに、電源電圧が印加される第１のパッド、接地電圧
が印加される第２のパッド、前記第１のパッドと前記第
１の共通配線層との間に接続されスイッチング機能を有
するトランジスタ、前記トランジスタをオン・オフする
スイッチ、及び前記トランジスタの制御端子が接続され
ているノードと前記第１の共通配線層との間に接続され
る抵抗を、前記スイッチ及び第２のパッドが前記ノード
と前記第２の共通配線層との間に直列に接続されるよう
に形成する工程と、前記スイッチを導通して前記トラン
ジスタをオフにした状態で、前記複数の半導体チップの
それぞれに対して第１のプローブ検査を行なう工程と、
前記複数の半導体チップのうち不良品の半導体チップに
おける前記ノードと前記第２のパッドとの接続状態をそ
のままにする一方、前記複数の半導体チップのうち良品
の半導体チップにおける前記ノードと前記第２のパッド
とを電気的に切断する工程と、前記第１の共通配線層に
電源電圧を供給すると共に、前記第２の共通配線層に接
地電圧を供給することにより、前記複数の半導体チップ
のうちの良品の半導体チップに対してウェハ状態で同時
にバーンインする工程と、前記複数の半導体チップのう
ち良品の半導体チップに対して第２のプローブ検査を行
なう工程と、前記複数の半導体チップのうち良品の半導
体チップにおける前記ノードと前記第２のパッドとを電
気的に接続する工程とを備えている構成とするものであ
る。
【００２４】具体的に、請求項１３の発明が講じた解決
手段は、半導体装置の製造方法を、半導体ウェハ上に、
該半導体ウェハ上の複数の半導体チップに電源電圧を供
給するための第１の共通配線層及び前記複数の半導体チ
ップに接地電圧を供給するための第２の共通配線層をそ
れぞれ形成すると共に、前記複数の半導体チップのそれ
ぞれに、電源電圧が印加される第１のパッド、接地電圧
が印加される第２のパッド、前記第１のパッドと前記第
１の共通配線層との間に接続されスイッチング機能を有
するトランジスタ、前記トランジスタをオン・オフする
第１のスイッチ、及び前記トランジスタの制御端子が接
続されているノードと前記第１の共通配線層との間に接
続され前記トランジスタをオン・オフする第２のスイッ
チを、前記スイッチ及び前記第２のパッドが前記ノード
と前記第２の共通配線層との間に直列に接続されるよう
に形成する工程と、前記第１のスイッチ及び第２のスイ
ッチを導通して前記トランジスタをオフにした状態で、
前記複数の半導体チップのそれぞれに対して第１のプロ
ーブ検査を行なう工程と、前記複数の半導体チップのう
ち不良品の半導体チップにおける前記ノードと前記第１
の共通配線層とを電気的に切断すると共に、前記複数の
半導体チップのうち良品の半導体チップにおける前記ノ
ードと前記第２のパッドとを電気的に切断する工程と、
前記第１の共通配線層に電源電圧を供給すると共に、前
記第２の共通配線層に接地電圧を供給することにより、
前記複数の半導体チップのうちの良品の半導体チップに
対してウェハ状態で同時にバーンインする工程と、前記
複数の半導体チップのうち良品の半導体チップに対して
第２のプローブ検査を行なう工程と、前記複数の半導体
チップのうち良品の半導体チップにおける前記ノードと
前記第２のパッドとを電気的に接続する工程とを備えて
いる構成とするものである。
【００２５】具体的に、請求項１４の発明が講じた解決
手段は、半導体装置の製造方法を、半導体ウェハ上に、
該半導体ウェハ上の複数の半導体チップに電源電圧を供
給するための第１の共通配線層及び前記複数の半導体チ
ップに接地電圧を供給するための第２の共通配線層をそ
れぞれ形成すると共に、前記複数の半導体チップのそれ
ぞれに、電源電圧が印加される第１のパッド、接地電圧
が印加される第２のパッド、基板電圧である第３のパッ
ド、前記第１のパッドと前記第１の共通配線層との間に
接続されスイッチング機能を有するトランジスタ、前記
トランジスタをオン・オフする第１のスイッチ、及び前
記トランジスタの制御端子が接続されているノードと前
記第１の共通配線層との間に接続され前記トランジスタ
をオン・オフする第２のスイッチを、前記第１のスイッ
チ及び第２のパッドが前記ノードと前記第２の共通配線
層との間に直列に接続され、前記第３のパッドと前記ノ
ードとが前記第１のスイッチを介して接続されるように
形成する工程と、前記第１のスイッチ及び第２のスイッ
チを導通して前記トランジスタをオフにした状態で、前
記複数の半導体チップのそれぞれに対して第１のプロー
ブ検査を行なう工程と、前記複数の半導体チップのうち
不良品の半導体チップにおける前記ノードと前記第１の
共通配線層とを電気的に切断すると共に、前記複数の半
導体チップのうち良品の半導体チップにおける前記ノー
ドと前記第２のパッドとを電気的に切断する工程と、前
記第１の共通配線層に電源電圧を供給すると共に、前記
第２の共通配線層に接地電圧を供給することにより、前
記複数の半導体チップのうちの良品の半導体チップに対
してウェハ状態で同時にバーンインする工程と、前記複
数の半導体チップのうち良品の半導体チップに対して第
２のプローブ検査を行なう工程と、前記複数の半導体チ
ップのうち良品の半導体チップにおける前記ノードと前
記第３のパッドとを電気的に接続する工程とを備えてい
る構成とするものである。
【００２６】具体的に、請求項１５の発明が講じた解決
手段は、半導体装置の製造方法を、半導体ウェハ上に、
該半導体ウェハ上の複数の半導体チップに電源電圧を供
給するための第１の共通配線層及び前記複数の半導体チ
ップに接地電圧を供給するための第２の共通配線層をそ
れぞれ形成すると共に、前記複数の半導体チップのそれ
ぞれに、電源電圧が印加される第１のパッド、接地電圧
が印加される第２のパッド、前記第１のパッドと前記第
１の共通配線層との間に接続されスイッチング機能を有
するトランジスタ、前記トランジスタをオン・オフする
第１のスイッチ、前記トランジスタの制御端子が接続さ
れているノードと前記第１の共通配線層との間に接続さ
れ前記トランジスタをオン・オフする第２のスイッチ、
及び前記トランジスタと前記第１のパッドとの間に接続
され前記トランジスタと前記第１のパッドとを接離する
第３のスイッチを、前記第１のスイッチ及び第２のパッ
ドが前記ノードと前記第２の共通配線層との間に直列に
接続されるように形成する工程と、前記第１のスイッチ
及び第２のスイッチを導通して前記トランジスタをオフ
にした状態で、前記複数の半導体チップのそれぞれに対
して第１のプローブ検査を行なう工程と、前記複数の半
導体チップのうち不良品の半導体チップにおける前記ノ
ードと前記第１の共通配線層とを電気的に切断すると共
に、前記複数の半導体チップのうち良品の半導体チップ
における前記ノードと前記第２のパッドとを電気的に切
断する工程と、前記第１の共通配線層に電源電圧を供給
すると共に、前記第２の共通配線層に接地電圧を供給す
ることにより、前記複数の半導体チップのうちの良品の
半導体チップに対してウェハ状態で同時にバーンインす
る工程と、前記複数の半導体チップのうち良品の半導体
チップに対して第２のプローブ検査を行なう工程と、前
記複数の半導体チップのうち良品の半導体チップにおけ
る前記ノードと前記第２のパッドとを電気的に接続する
一方、前記トランジスタと前記第１のパッドとを電気的
に切断する工程とを備えている構成とするものである。
【００２７】
【作用】請求項１の構成により、第１のパッドは第１の
共通配線層に、スイッチによりオン・オフされるトラン
ジスタを介して接続されているため、初期状態におい
て、スイッチを導通してトランジスタをオフにしておけ
ば、電源電圧ラインと接地電圧ラインとが短絡している
不良の半導体チップが存在しても、該不良の半導体チッ
プを介して第１の共通配線層と第２の共通配線層とが短
絡することはないので、全ての半導体チップに対してバ
ーンイン前のプローブ検査を行なうことができる。その
後、半導体チップの良否を判別して良品の半導体チップ
のトランジスタのみをオンすれば、複数の良品の半導体
チップに対してウェハ状態でバーンインすることができ
る。
【００２８】請求項３又は６の構成により、第１のパッ
ドは第１の共通配線層に、第１のスイッチ及び第２のス
イッチによりオン・オフされるトランジスタを介して接
続されているため、初期状態において、第１のスイッチ
及び第２のスイッチを共に導通してトランジスタをオフ
にしておけば、電源電圧ラインと接地電圧ラインとが短
絡している不良の半導体チップが存在しても、該不良の
半導体チップを介して第１の共通配線層と第２の共通配
線層とが短絡することはないので、全ての半導体チップ
に対してバーンイン前のプローブ検査を行なうことがで
きる。その後、半導体チップが不良品であれば第２のス
イッチのみを切断し、半導体チップが良品であれば第１
のスイッチのみを切断して、良品の半導体チップのトラ
ンジスタのみをオンにすれば、複数の良品の半導体チッ
プに対してウェハ状態で同時にバーンインすることがで
きる。
【００２９】請求項９の構成により、第１のパッドは第
１の共通配線層に、第１のスイッチ及び第２のスイッチ
によりオン・オフされるトランジスタを介して接続され
ていると共に、第３のスイッチ及び前記トランジスタを
介して接続されているため、初期状態において、第１の
スイッチ及び第２のスイッチを共に導通してトランジス
タをオフにしておけば、電源電圧ラインと接地電圧ライ
ンとが短絡している不良の半導体チップが存在しても、
該不良の半導体チップを介して第１の共通配線層と第２
の共通配線層とが短絡することはないので、全ての半導
体チップに対してバーンイン前のプローブ検査を行なう
ことができる。その後、半導体チップが不良品であれば
第２のスイッチ及び第３のスイッチを切断し、半導体チ
ップが良品であれば第１のスイッチを切断して、良品の
半導体チップのトランジスタのみをオンにすれば、複数
の良品の半導体チップに対してウェハ状態で同時にバー
ンインすることができる。
【００３０】請求項１２の構成により、スイッチを導通
してトランジスタをオフにした状態で、バーンイン前の
第１のプローブ検査を行なうので、不良の半導体チップ
を介して第１の共通配線層と第２の共通配線層とが短絡
することはない。不良の半導体チップのスイッチをその
ままにする一方、良品の半導体チップのスイッチを切断
して、良品の半導体チップのトランジスタのみをオンに
した状態でバーンインを行なうので、複数の良品の半導
体チップに対してウェハ状態で同時にバーンインを行な
うことができる。
【００３１】請求項１３又は１４の構成により、第１の
スイッチ及び第２のスイッチを導通してトランジスタを
オフにした状態で、バーンイン前の第１のプローブ検査
を行なうので、不良の半導体チップを介して第１の共通
配線層と第２の共通配線層とが短絡することはない。不
良の半導体チップの第２のスイッチを切断すると共に、
良品の半導体チップの第１のスイッチを切断して、良品
の半導体チップのトランジスタのみをオンにした状態で
バーンインを行なうので、複数の良品の半導体チップに
対してウェハ状態で同時にバーンインを行なうことがで
きる。
【００３２】請求項１５の構成により、第１のスイッチ
及び第２のスイッチを導通してトランジスタをオフにし
た状態で、バーンイン前の第１のプローブ検査を行なう
ので、不良の半導体チップを介して第１の共通配線層と
第２の共通配線層とが短絡することはない。不良の半導
体チップの第２のスイッチ及び第３のスイッチを切断す
ると共に、良品の半導体チップの第１のスイッチを切断
して、良品の半導体チップのトランジスタのみをオンに
した状態でバーンインを行なうので、複数の良品の半導
体チップに対してウェハ状態で同時にバーンインを行な
うことができる。
【００３３】
【実施例】本発明の第１実施例に係る半導体装置につい
て図面に基づいて説明する。図１は本発明の第１実施例
に係る半導体装置の回路図、図５は第１実施例に係る半
導体装置の製造工程を示すフローチャートである。
【００３４】図１において、ＤＥＶＩＣＥは半導体チッ
プ、ＶDDは電源電圧、ＶSSは接地電圧、ＳＬＶDDは電源
電圧ＶDDを供給するための第１の共通配線層、ＳＬＶSS
は接地電圧ＶSSを供給するための第２の共通配線層、Ｐ
１１はＤＥＶＩＣＥに形成され電源電圧ＶDDが印加され
る第１のパッド、Ｐ１２はＤＥＶＩＣＥに形成され接地
電圧ＶSSが印加される第２のパッド、ＳＷ１１はＤＥＶ
ＩＣＥのスイッチ回路、Ｐ１３及びＰ１４はスイッチ回
路ＳＷ１１内のパッド、Ｆ１１はスイッチ回路ＳＷ１１
内のヒューズ、Ｒ１１はＤＥＶＩＣＥの抵抗回路、Ｑｎ
１１はＤＥＶＩＣＥに形成されたスイッチング機能を有
するトランジスタとしてのＮチャネル型ＭＯＳトランジ
スタ、Ｎ１１はＮチャネル型ＭＯＳトランジスタのゲー
トが接続されているノード、Ｎ１２〜Ｎ１４はそれぞれ
ノードである。
【００３５】次に、回路構成について図１に基づいて説
明する。第１の共通配線層ＳＬＶDDとノードＮ１１との
間に抵抗回路Ｒ１１が接続され、ノードＮ１１とノード
Ｎ１３との間にスイッチ回路ＳＷ１１が接続され、ノー
ドＮ１３と第２の共通配線層ＳＬＶSSとの間に第２のパ
ッドＰ１２が接続され、第１の共通配線層ＳＬＶDDとノ
ードＮ１４との間にＮチャネル型ＭＯＳトランジスタＱ
ｎ１１が接続され、Ｎチャネル型ＭＯＳトランジスタＱ
ｎ１１のゲートがノードＮ１１に接続され、ノードＮ１
４に第１のパッドＰ１１が接続されている。また、スイ
ッチ回路ＳＷ１１においては、ノードＮ１１とノードＮ
１２との間にヒューズＦ１１が接続され、ノードＮ１２
とノードＮ１３との間にパッドＰ１３が接続され、ノー
ドＮ１１にパッドＰ１４が接続されている。
【００３６】以下、第１実施例に係る半導体装置に対す
るプローブ検査及びウェハバーンインについて図５を参
照しながら説明する。
【００３７】まず、ステップＳ１１において、第１のパ
ッドＰ１１に電源電圧ＶDDを印加し、第２のパッドＰ１
２に接地電圧ＶSSを印加して、ＤＥＶＩＣＥの第１のプ
ローブ検査としてのプリＰ検を行なう。このときノード
Ｎ１１は接地電圧ＶSSであるからＮチャネル型ＭＯＳト
ランジスタＱｎ１１はオフとなるため、ＤＥＶＩＣＥの
第１のパッドと第１の共通配線層ＳＬＶDDとは電気的に
接続されていないので、他の半導体チップに対する影響
はない。
【００３８】次に、ステップＳ１２において、ステップ
Ｓ１１におけるプリＰ検の結果、良品と判定されたＤＥ
ＶＩＣＥに対して、例えばレーザトリミング法等を用い
てヒューズＦ１１を切断する。
【００３９】次に、ステップＳ１３において、第１の共
通配線層ＳＬＶDDに電源電圧ＶDDを供給し、第２の共通
配線層ＳＬＶSSに接地電圧ＶSSを供給して、ウェハ状態
で複数の良品のＤＥＶＩＣＥを同時にバーンインする。
このとき、良品のＤＥＶＩＣＥはノードＮ１１が電源電
圧ＶDDであるのでＮチャネル型ＭＯＳトランジスタＱｎ
１１はオンとなり、第１のパッドＰ１１には電源電圧Ｖ
DDからＮチャネル型ＭＯＳトランジスタＱｎ１１のしき
い値だけ低い電圧が印加される。
【００４０】また、不良品のＤＥＶＩＣＥはヒューズＦ
１１を切断しないため、ノードＮ１１が接地電圧ＶSSで
あるので、Ｎチャネル型ＭＯＳトランジスタＱｎ１１は
オフのままとなり、第１のパッドＰ１１には電源電圧Ｖ
DDは印加されない。
【００４１】次に、ステップＳ１４において、第２のプ
ローブ検査としてのポストＰ検を行なう。このポストＰ
検の結果、良品と判定されたＤＥＶＩＣＥに対して、ス
テップＳ１５においてパッドＰ１３とパッドＰ１４とを
例えばボンディングワイヤにより電気的に接続して組立
を行なう。パッドＰ１３とパッドＰ１４とを接続するこ
とによりノードＮ１１が接地電圧ＶSSになるので、Ｎチ
ャネル型ＭＯＳトランジスタＱｎ１１はオフし、第１の
パッドＰ１１には第１の共通配線層ＳＬＶDDのノイズ信
号は伝搬されず、ＤＥＶＩＣＥは安定した動作が可能と
なる。
【００４２】尚、第１実施例において、スイッチ回路Ｓ
Ｗ１１はヒューズＦ１１、パッドＰ１３及びＰ１４で構
成しているが、ゲート電圧をコントロールできるＭＯＳ
トランジスタでも実現できる。
【００４３】以下、本発明の第２実施例に係る半導体装
置について図面に基づいて説明する。図２は第２実施例
に係る半導体装置の回路図、図６は第２実施例に係る半
導体装置の製造工程を示すフローチャートである。
【００４４】図２において、ＤＥＶＩＣＥは半導体チッ
プ、ＶDDは電源電圧、ＶSSは接地電圧、ＳＬＶDDは電源
電圧ＶDDを供給するための第１の共通配線層、ＳＬＶSS
は接地電圧ＶSSを供給するための第２の共通配線層、Ｐ
１１はＤＥＶＩＣＥに形成され電源電圧ＶDDが印加され
る第１のパッド、Ｐ１２はＤＥＶＩＣＥに形成され接地
電圧ＶSSが印加される第２のパッド、ＳＷ１１はＤＥＶ
ＩＣＥの第１のスイッチ回路、Ｐ１３及びＰ１４は第１
のスイッチ回路ＳＷ１１内のパッド、Ｆ１１は第１のス
イッチ回路ＳＷ１１内のヒューズ、ＳＷ２１はＤＥＶＩ
ＣＥの第２のスイッチ回路、Ｆ２１は第２のスイッチ回
路ＳＷ２１内のヒューズ、Ｑｎ１１はＤＥＶＩＣＥに形
成されたスイッチング機能を有するトランジスタとして
のＮチャネル型ＭＯＳトランジスタ、Ｎ１１はＮチャネ
ル型ＭＯＳトランジスタのゲートが接続されているノー
ド、Ｎ１２〜Ｎ１４はそれぞれノードである。
【００４５】次に、第２実施例の回路構成について図２
に基づいて説明する。第１の共通配線層ＳＬＶDDとノー
ドＮ１１との間にヒューズＦ２１で構成された第２のス
イッチ回路ＳＷ２１が接続され、ノードＮ１１とノード
Ｎ１３との間に第１のスイッチ回路ＳＷ１１が接続さ
れ、ノードＮ１３と第２の共通配線層ＳＬＶSSとの間に
第２のパッドＰ１２が接続され、第１の共通配線層ＳＬ
ＶDDとノードＮ１４との間にＮチャネル型ＭＯＳトラン
ジスタＱｎ１１が接続され、Ｎチャネル型ＭＯＳトラン
ジスタＱｎ１１のゲートがノードＮ１１に接続され、ノ
ードＮ１４に第１のパッドＰ１１が接続されている。ま
た、第１のスイッチ回路ＳＷ１１においてはノードＮ１
１とノードＮ１２との間にヒューズＦ１１が接続され、
ノードＮ１２とノードＮ１３との間にパッドＰ１３が接
続され、ノードＮ１１にパッドＰ１４が接続されてい
る。
【００４６】以下、第２実施例に係る半導体装置に対す
るプローブ検査及びウェハバーンインについて図６を参
照しながら説明する。
【００４７】まず、ステップＳ２１において、第１のパ
ッドＰ１１に電源電圧ＶDDを印加し、第２のパッドＰ１
２に接地電圧ＶSSを印加して、第１のプローブ検査とし
てのプリＰ検を行なう。このときノードＮ１１が接地電
圧ＶSSであるため、Ｎチャネル型ＭＯＳトランジスタＱ
ｎ１１はオフとなり、第１の共通配線層ＳＬＶDDとは電
気的に接続されないので、他の半導体チップに対する影
響はない。
【００４８】次に、ステップＳ２２において、ステップ
Ｓ２１におけるプリＰ検の結果、良品と判定されたＤＥ
ＶＩＣＥに対して、例えばレーザトリミング法等を用い
てヒューズＦ１１を切断する。また、ステップＳ２３に
おいて、不良と判定されたＤＥＶＩＣＥに対して、ヒュ
ーズＦ２１を切断する。
【００４９】次に、ステップＳ２４において、第１の共
通配線層ＳＬＶDDに電源電圧ＶDDを供給し、第２の共通
配線層ＳＬＶSSに接地電圧ＶSSを供給して、ウェハ状態
で複数の良品のＤＥＶＩＣＥを同時にバーンインする。
このとき、良品のＤＥＶＩＣＥはノードＮ１１が電源電
圧ＶDDであるので、Ｎチャネル型ＭＯＳトランジスタＱ
ｎ１１はオンとなり、第１のパッドＰ１１には電源電圧
ＶDDからＮチャネル型ＭＯＳトランジスタＱｎ１１のし
きい値だけ低い電圧が印加される。また、不良品のＤＥ
ＶＩＣＥはノードＮ１１が接地電圧ＶSSであるので、Ｎ
チャネル型ＭＯＳトランジスタＱｎ１１はオフとなり、
第１のパッドＰ１１には電圧は印加されない。
【００５０】次に、ステップＳ２５において、第２のプ
ローブ検査としてのポストＰ検を行なう。このポストＰ
検の結果で良品と判定されたＤＥＶＩＣＥに対して、ス
テップＳ２６において、パッドＰ１３とパッドＰ１４と
を例えばボンディングワイヤにより電気的に接続して組
立を行なう。パッドＰ１３とパッドＰ１４とを接続する
ことによりノードＮ１１が接地電圧ＶSSとなり、Ｎチャ
ネル型ＭＯＳトランジスタＱｎ１１はオフし、第１のパ
ッドＰ１１には第１の共通配線層ＳＬＶDDのノイズ信号
は伝搬されず、ＤＥＶＩＣＥは安定した動作が可能とな
る。
【００５１】第２実施例は、第１実施例に比べて、プリ
Ｐ検で不良と判定されたＤＥＶＩＣＥのヒューズＦ２１
を切断するので、ノードＮ１１を確実に接地電圧ＶSSに
できる。また、第１の共通配線層ＳＬＶDDから第２の共
通配線層ＳＬＶSSへのリーク電流が完全になくなるた
め、ウェハバーンイン時の電流を抑えることができ、全
ての良品のＤＥＶＩＣＥに対して安定したバーンインが
できる。
【００５２】以下、本発明の第３実施例に係る半導体装
置について図面に基づいて説明する。図３は第３実施例
に係る半導体装置の回路図、図７は第３実施例に係る半
導体装置の製造工程を示すフローチャートである。
【００５３】図３において、ＤＥＶＩＣＥは半導体チッ
プ、ＶDDは電源電圧、ＶSSは接地電圧、ＳＬＶDDは電源
電圧ＶDDを供給するための第１の共通配線層、ＳＬＶSS
は接地電圧ＶSSを供給するための第２の共通配線層、Ｐ
１１はＤＥＶＩＣＥに形成され電源電圧ＶDDが印加され
る第１のパッド、Ｐ１２はＤＥＶＩＣＥに形成され接地
電圧ＶSSが印加される第２のパッド、Ｐ１５はＤＥＶＩ
ＣＥに形成され基板電圧ＶBBである第３のパッド、ＳＷ
３１はＤＥＶＩＣＥの第１のスイッチ回路、Ｐ１４及び
Ｐ１６は第１のスイッチ回路ＳＷ３１内のパッド、Ｆ３
１は第１のスイッチ回路ＳＷ３１内のヒューズ、ＳＷ２
１はＤＥＶＩＣＥの第２のスイッチ回路、Ｆ２１は第２
のスイッチ回路ＳＷ２１内のヒューズ、Ｑｎ１１はＤＥ
ＶＩＣＥに形成されたスイッチング機能を有するトラン
ジスタとしてのＮチャネル型ＭＯＳトランジスタ、Ｎ１
１はＮチャネル型ＭＯＳトランジスタのゲートが接続さ
れているノード、Ｎ１２、Ｎ１４及びＮ１５はそれぞれ
ノードである。
【００５４】次に、回路構成について図３に基づいて説
明する。第１の共通配線層ＳＬＶDDとノードＮ１１との
間にヒューズＦ２１で構成された第２のスイッチ回路Ｓ
Ｗ２１が接続され、ノードＮ１１とノードＮ１２との間
に第１のスイッチ回路ＳＷ３１が接続され、第１のスイ
ッチ回路ＳＷ３１のパッドＰ１６はノードＮ１５を介し
て第３のパッドＰ１５と接続され、ノードＮ１２と第２
の共通配線層ＳＬＶSSとの間に第２のパッドＰ１２が接
続され、第１の共通配線層ＳＬＶDDとノードＮ１４との
間にＮチャネル型ＭＯＳトランジスタＱｎ１１が接続さ
れ、Ｎチャネル型ＭＯＳトランジスタＱｎ１１のゲート
がノードＮ１１に接続され、ノードＮ１４に第１のパッ
ドＰ１１が接続されている。また、第１のスイッチ回路
ＳＷ３１においてはノードＮ１１とノードＮ１２との間
にヒューズＦ３１が接続され、ノードＮ１５にパッドＰ
１６が接続され、ノードＮ１１にパッドＰ１４が接続さ
れている。
【００５５】以下、第３実施例に係る半導体装置のプロ
ーブ検査及びウェハバーンインについて図７を参照しな
がら説明する。
【００５６】まず、ステップＳ３１において、第１のパ
ッドＰ１１に電源電圧ＶDDを印加し、第２のパッドＰ１
２に接地電圧ＶSSを印加して、第１のプローブ検査とし
てのプリＰ検を行なう。このときノードＮ１１が接地電
圧ＶSSであるので、Ｎチャネル型ＭＯＳトランジスタＱ
ｎ１１はオフとなり、ＤＥＶＩＣＥの第１のパッドＰ１
１と第１の共通配線層ＳＬＶDDとは電気的に接続されて
おらず、他の半導体チップに対する影響はない。
【００５７】次に、ステップＳ３２において、ステップ
Ｓ３１におけるプリＰ検の結果、良品と判定されたＤＥ
ＶＩＣＥに対して、ヒューズＦ３１を切断する。また、
不良と判定されたＤＥＶＩＣＥに対して、ステップＳ３
３において、ヒューズＦ２１を切断する。
【００５８】次に、ステップＳ３４において、第１の共
通配線層ＳＬＶDDに電源電圧ＶDDを供給し、第２の共通
配線層ＳＬＶSSに接地電圧ＶSSを供給して、ウェハ状態
で複数の良品のＤＥＶＩＣＥを同時にバーンインする。
このとき、良品のＤＥＶＩＣＥはノードＮ１１が電源電
圧ＶDDであるので、Ｎチャネル型ＭＯＳトランジスタＱ
ｎ１１はオンとなり、第１のパッドＰ１１には電源電圧
ＶDDからＮチャネル型ＭＯＳトランジスタＱｎ１１のし
きい値だけ低い電圧が印加される。また、不良品のＤＥ
ＶＩＣＥはノードＮ１１が接地電圧ＶSSであるので、Ｎ
チャネル型ＭＯＳトランジスタＱｎ１１はオフとなり、
第１のパッドＰ１１には電圧は印加されない。
【００５９】次に、ステップＳ３５において、第２のプ
ローブ検査としてのポストＰ検を行なう。このポストＰ
検の結果で良品と判定されたＤＥＶＩＣＥに対して、ス
テップＳ３６において、パッドＰ１４とパッドＰ１６と
を例えばボンディングワイヤにより電気的に接続して組
立を行なう。パッドＰ１４とパッドＰ１６とを接続する
ことによりノードＮ１１が基板電圧ＶBBとなり、Ｎチャ
ネル型ＭＯＳトランジスタＱｎ１１はオフし、第１のパ
ッドＰ１１には第１の共通配線層ＳＬＶDDのノイズ信号
は伝搬されず、ＤＥＶＩＣＥは安定した動作が可能とな
る。ここで、基板電圧ＶBBは接地電圧ＶSSより低い電圧
である。
【００６０】第３実施例は、第２実施例に比べて、ポス
トＰ検後の良品のＤＥＶＩＣＥのノードＮ１１を基板電
圧ＶBBとすることにより、例えばウェハのダイシングの
際に反り返り等により第１の共通配線層ＳＬＶDDとＤＥ
ＶＩＣＥの基板とが電気的に接続された場合にも、Ｎチ
ャネル型ＭＯＳトランジスタＱｎ１１は完全にオフでき
るので、使用時に第１のパッドＰ１１に電源電圧を印加
しても問題なくＤＥＶＩＣＥを動作させることができ
る。また、基板電圧ＶBBから接地電圧ＶSSへのリーク電
流もない。このようなことから、組立後、ＤＥＶＩＣＥ
が不良となることがなくなる。
【００６１】以下、本発明の第４実施例に係る半導体装
置について図面に基づいて説明する。図４は第４実施例
に係る半導体装置の回路図、図８は第４実施例に係る半
導体装置の製造工程を示すフローチャートである。
【００６２】図４において、ＤＥＶＩＣＥは半導体チッ
プ、ＶDDは電源電圧、ＶSSは接地電圧、ＳＬＶDDは電源
電圧ＶDDを供給するための第１の共通配線層、ＳＬＶSS
は接地電圧ＶSSを供給するための第２の共通配線層、Ｐ
１１はＤＥＶＩＣＥに形成され電源電圧ＶDDが印加され
る第１のパッド、Ｐ１２はＤＥＶＩＣＥに形成され接地
電圧ＶSSが印加される第２のパッド、ＳＷ１１はＤＥＶ
ＩＣＥの第１のスイッチ回路、Ｐ１３及びＰ１４は第１
のスイッチ回路ＳＷ１１内のパッド、Ｆ１１は第１のス
イッチ回路ＳＷ１１内のヒューズ、ＳＷ２１はＤＥＶＩ
ＣＥの第２のスイッチ回路、Ｆ２１は第２のスイッチ回
路ＳＷ２１内のヒューズ、ＳＷ４１はＤＥＶＩＣＥの第
３のスイッチ回路、Ｆ４１は第３のスイッチ回路ＳＷ４
１内のヒューズ、Ｑｎ１１はＤＥＶＩＣＥに形成された
スイッチング機能を有するトランジスタとしてのＮチャ
ネル型ＭＯＳトランジスタ、Ｎ１１はＮチャネル型ＭＯ
Ｓトランジスタのゲートが接続されているノード、Ｎ１
２〜Ｎ１４及びＮ１６はそれぞれノードである。
【００６３】次に、回路構成について図４に基づいて説
明する。第１の共通配線層ＳＬＶDDとノードＮ１１との
間にヒューズＦ２１で構成された第２のスイッチ回路Ｓ
Ｗ２１が接続され、ノードＮ１１とノードＮ１３との間
に第１のスイッチ回路ＳＷ１１が接続され、ノードＮ１
３と第２の共通配線層ＳＬＶSSとの間に第２のパッドＰ
１２が接続され、第１の共通配線層ＳＬＶDDとノードＮ
１４との間にＮチャネル型ＭＯＳトランジスタＱｎ１１
が接続され、Ｎチャネル型ＭＯＳトランジスタＱｎ１１
のゲートがノードＮ１１に接続され、ノードＮ１４とノ
ードＮ１６との間にヒューズＦ４１で構成された第３の
スイッチ回路ＳＷ４１が接続され、ノードＮ１６に第１
のパッドＰ１１が接続されている。また、第１のスイッ
チ回路ＳＷ１１についてはノードＮ１１とノードＮ１２
との間にヒューズＦ１１が接続され、ノードＮ１２とノ
ードＮ１３との間にパッドＰ１３が接続され、ノードＮ
１１にパッドＰ１４が接続されている。
【００６４】以下、第４実施例に係る半導体装置のプロ
ーブ検査及びウェハバーンインについて図８を参照しな
がら説明する。
【００６５】まず、ステップＳ４１において、第１のパ
ッドＰ１１に電源電圧ＶDDを印加し、第２のパッドＰ１
２に接地電圧ＶSSを印加して、第１のプローブ検査とし
てのプリＰ検を行なう。このときノードＮ１１が接地電
圧ＶSSであるため、Ｎチャネル型ＭＯＳトランジスタＱ
ｎ１１はオフとなり、第１の共通配線層ＳＬＶDDとは電
気的に接続されないので、他の半導体チップに対する影
響はない。
【００６６】次に、ステップＳ４２において、ステップ
Ｓ４１におけるプリＰ検の結果、良品と判定されたＤＥ
ＶＩＣＥに対して、例えばレーザトリミング法等を用い
てヒューズＦ１１を切断する。また、不良と判定された
ＤＥＶＩＣＥに対して、ステップＳ４３において、ヒュ
ーズＦ２１とヒューズＦ４１とを切断する。
【００６７】次に、ステップＳ４４において、第１の共
通配線層ＳＬＶDDに電源電圧ＶDDを供給し、第２の共通
配線層ＳＬＶSSに接地電圧ＶSSを供給して、ウェハ状態
で複数の良品のＤＥＶＩＣＥを同時にバーンインする。
このとき、良品のＤＥＶＩＣＥはノードＮ１１が電源電
圧ＶDDであるので、Ｎチャネル型ＭＯＳトランジスタＱ
ｎ１１はオンとなり、第１のパッドＰ１１には電源電圧
ＶDDからＮチャネル型ＭＯＳトランジスタＱｎ１１のし
きい値だけ低い電圧が印加される。また、不良品のＤＥ
ＶＩＣＥはノードＮ１１が接地電圧ＶSSであるので、Ｎ
チャネル型ＭＯＳトランジスタＱｎ１１はオフとなり、
第１のパッドＰ１１には電圧は印加されない。
【００６８】次に、ステップＳ４５において、第２のプ
ローブ検査としてのポストＰ検を行なう。ポストＰ検の
結果で良品と判定されたＤＥＶＩＣＥに対してパッドＰ
１３とパッドＰ１４とを例えばボンディングワイヤによ
り電気的に接続する一方、レーザトリミング法等を用い
てＦ４１をカットする組立を行なう。パッドＰ１３とパ
ッドＰ１４とを接続する一方、Ｆ４１をカットすること
によって、ノードＮ１１が接地電圧ＶSSとなり、Ｎチャ
ネル型ＭＯＳトランジスタＱｎ１１はオフし、さらに第
１のパッドはＮチャネル型ＭＯＳトランジスタＱｎ１１
と切断されるので、第１のパッドＰ１１には第１の共通
配線層ＳＬＶDDのノイズ信号は伝搬されず、半導体チッ
プＤＥＶＩＣＥは安定した動作が可能となる。
【００６９】第４実施例は、第２実施例に比べて、プリ
Ｐ検で不良品のＤＥＶＩＣＥのヒューズＦ２１とヒュー
ズＦ４１とを切断するので、ノードＮ１１を確実に接地
電圧ＶSSにでき、また、不良品のＤＥＶＩＣＥの第１の
パッドＰ１１には、全く電圧が印加されないようにし、
第１の共通配線層ＳＬＶDDから第２の共通配線層ＳＬＶ
SSへのリーク電流をなくす対策を２重にして安定したバ
ーンインを行なうことができる。
【００７０】以上説明した第１〜第４実施例では、拡散
が終了したウェハに対して、特に加工を行なわず各半導
体チップのプリＰ検を行なうことができる。従来例で
は、ある半導体チップの電源電圧ラインと接地電圧ライ
ンとが短絡している場合には、そのウェハ上に形成され
た全ての半導体チップの電源電圧ラインと接地電圧ライ
ンとをウェハ上に形成された第１及び第２の共通配線層
からそれぞれ電気的に切断した後に、各半導体チップご
とに検査をし、不良の半導体チップを選別することとな
る。
【００７１】本実施例では、前記加工に要する時間がな
くなることにより、従来例に比べて工程時間が約７０％
となる。また、従来例では不良品の半導体チップを介し
て第１の共通配線層と第２の共通配線層とが短絡してい
る場合、ウェハ状態で複数の半導体チップに対して同時
にバーンインができなかったが本実施例では可能であ
る。また、ＤＲＡＭ等では、バーンイン時の半導体チッ
プの不良セルを冗長で救済できるという利点もある。
【００７２】
【発明の効果】請求項１の発明に係る半導体装置による
と、全ての半導体チップに対して行なうバーンイン前の
プローブ検査により良品と判別された半導体チップのト
ランジスタのみをオンにしてバーンインを行なうことに
より、複数の良品の半導体チップに対してウェハ状態で
同時にバーンインすることができる。
【００７３】請求項２の発明に係る半導体装置による
と、スイッチはボンディングワイヤにより接続される一
対のパッド、ヒューズ又はトランジスタにより構成され
るので、トランジスタを確実にオン・オフすることがで
きる。
【００７４】請求項３の発明に係る半導体装置による
と、全ての半導体チップに対して行なうバーンイン前の
プローブ検査により良品と判別された半導体チップのト
ランジスタのみをオンにしてバーンインを行なうことに
より、複数の良品の半導体チップに対してウェハ状態で
同時にバーンインすることができる。
【００７５】請求項４の発明に係る半導体装置による
と、第１のスイッチ及び第２のスイッチはボンディング
ワイヤにより接続される一対のパッド、ヒューズ又はト
ランジスタにより構成されるので、トランジスタを確実
にオン・オフすることができる。
【００７６】請求項５の発明に係る半導体装置による
と、トランジスタの制御端子に接続されているノードと
第２のパッドとは接離されるので、トランジスタをオン
・オフして他の半導体チップに対して影響を与えること
なくプローブ検査することができると共に、複数の良品
の半導体チップに対してウェハ状態で同時にバーンイン
することができる。
【００７７】請求項６の発明に係る半導体装置による
と、全ての半導体チップに対して行なうバーンイン前の
プローブ検査により良品と判別された半導体チップのト
ランジスタのみをオンにしてバーンインを行なうことに
より、複数の良品の半導体チップに対してウェハ状態で
同時にバーンインすることができる。
【００７８】請求項７の発明に係る半導体装置による
と、第１のスイッチ及び第２のスイッチはボンディング
ワイヤにより接続される一対のパッド、ヒューズ又はト
ランジスタにより構成されるので、トランジスタを確実
にオン・オフすることができる。
【００７９】請求項８の発明に係る半導体装置による
と、トランジスタの制御端子に接続されているノードと
第３のパッドとは接離されるので、トランジスタをオン
・オフして他の半導体チップに対して影響を与えること
なくプローブ検査することができると共に、複数の良品
の半導体チップに対してウェハ状態で同時にバーンイン
することができる。
【００８０】請求項９の発明に係る半導体装置による
と、全ての半導体チップに対して行なうバーンイン前の
プローブ検査により良品と判別された半導体チップのト
ランジスタのみをオンにしてバーンインを行なうことに
より、複数の良品の半導体チップに対してウェハ状態で
同時にバーンインすることができる。
【００８１】請求項１０の発明に係る半導体装置による
と、第１のスイッチ、第２のスイッチ及び第３のスイッ
チはボンディングワイヤにより接続される一対のパッ
ド、ヒューズ又はトランジスタにより構成されるので、
トランジスタを確実にオン・オフすることができる。
【００８２】請求項１１の発明に係る半導体装置による
と、トランジスタの制御端子に接続されているノードと
第２のパッドとは接離されるので、トランジスタをオン
・オフして他の半導体チップに対して影響を与えること
なくプローブ検査することができると共に、複数の良品
の半導体チップに対してウェハ状態で同時にバーンイン
することができる。
【００８３】請求項１２の発明に係る半導体装置の製造
方法によると、バーンイン前の第１のプローブ検査によ
り、不良品と判別された半導体チップのスイッチをその
ままにする一方、良品と判別された半導体チップのスイ
ッチを切断した状態でバーンインを行なうので、複数の
良品の半導体チップに対してウェハ状態で同時にバーン
インすることができる。
【００８４】請求項１３又は１４の発明に係る半導体装
置の製造方法によると、バーンイン前の第１のプローブ
検査により、不良品と判別された半導体チップの第２の
スイッチを切断すると共に、良品と判別された半導体チ
ップの第１のスイッチを切断した状態でバーンインを行
なうので、複数の良品の半導体チップに対してウェハ状
態で同時にバーンインすることができる。
【００８５】請求項１５の発明に係る半導体装置の製造
方法によると、バーンイン前の第１のプローブ検査によ
り、不良品と判別された半導体チップの第２のスイッチ
及び第３のスイッチを切断すると共に、良品と判別され
た半導体チップの第１のスイッチを切断した状態でバー
ンインを行なうので、複数の良品の半導体チップに対し
てウェハ状態で同時にバーンインすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体装置の回路図
である。
【図２】本発明の第２実施例に係る半導体装置の回路図
である。
【図３】本発明の第３実施例に係る半導体装置の回路図
である。
【図４】本発明の第４実施例に係る半導体装置の回路図
である。
【図５】本発明の第１実施例に係る半導体装置の製造工
程を示すフローチャート図である。
【図６】本発明の第２実施例に係る半導体装置の製造工
程を示すフローチャート図である。
【図７】本発明の第３実施例に係る半導体装置の製造工
程を示すフローチャート図である。
【図８】本発明の第４実施例に係る半導体装置の製造工
程を示すフローチャート図である。
【図９】従来の半導体装置を概略的に示す平面図であ
る。
【図１０】共通配線層と各半導体チップとの接続を示す
部分拡大図である。
【符号の説明】
１０ 半導体ウェハ １１ 半導体チップ １２ 第２の共通配線層 １３ 第１の共通配線層 １４ 第３の共通配線層 １５ 接地電圧が印加される接触パッド １６ 電源電圧が印加される接触パッド ＤＥＶＩＣＥ 半導体チップ Ｐ１１ 第１のパッド Ｐ１２ 第２のパッド Ｐ１３、Ｐ１４、Ｐ１６ パッド Ｐ１５ 第３のパッド Ｒ１１ 抵抗回路 ＳＷ１１、ＳＷ３１ 第１のスイッチ回路 ＳＷ２１ 第２のスイッチ回路 ＳＷ４１ 第３のスイッチ回路 Ｑｎ１１ Ｎチャネル型ＭＯＳトランジスタ Ｆ１１、Ｆ２１、Ｆ３１、Ｆ４１ ヒューズ Ｎ１１〜Ｎ１６ ノード ＶDD 電源電圧 ＶSS 接地電圧 ＳＬＶDD 第１の共通配線層 ＳＬＶSS 第２の共通配線層

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体ウェハ上に形成された複数の半導
    体チップと、 前記半導体ウェハ上に形成され、前記複数の半導体チッ
    プに電源電圧を供給するための第１の共通配線層と、 前記半導体ウェハ上に形成され、前記複数の半導体チッ
    プに接地電圧を供給するための第２の共通配線層と、 前記複数の半導体チップのそれぞれに形成され、電源電
    圧が印加される第１のパッドと、 前記複数の半導体チップのそれぞれに形成され、接地電
    圧が印加される第２のパッドと、 前記複数の半導体チップのそれぞれに形成され、前記第
    １のパッドと前記第１の共通配線層との間に接続された
    スイッチング機能を有するトランジスタと、 前記複数の半導体チップのそれぞれに形成され、前記ト
    ランジスタをオン・オフするスイッチと、 前記複数の半導体チップのそれぞれに形成され、前記ト
    ランジスタの制御端子が接続されているノードと前記第
    １の共通配線層との間に接続された抵抗とを備え、 前記スイッチ及び前記第２のパッドは前記ノードと前記
    第２の共通配線層との間に直列に接続されていることを
    特徴とする半導体装置。
  2. 【請求項２】 前記スイッチは、ボンディングワイヤに
    より接続される一対のパッド、ヒューズ又はトランジス
    タよりなることを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】 半導体ウェハ上に形成された複数の半導
    体チップと、 前記半導体ウェハ上に形成され、前記複数の半導体チッ
    プに電源電圧を供給するための第１の共通配線層と、 前記半導体ウェハ上に形成され、前記複数の半導体チッ
    プに接地電圧を供給するための第２の共通配線層と、 前記複数の半導体チップのそれぞれに形成され、電源電
    圧が印加される第１のパッドと、 前記複数の半導体チップのそれぞれに形成され、接地電
    圧が印加される第２のパッドと、 前記複数の半導体チップのそれぞれに形成され、前記第
    １のパッドと前記第１の共通配線層との間に接続された
    スイッチング機能を有するトランジスタと、 前記複数の半導体チップのそれぞれに形成され、前記ト
    ランジスタをオン・オフする第１のスイッチと、 前記複数の半導体チップのそれぞれに形成され、前記ト
    ランジスタの制御端子が接続されているノードと前記第
    １の共通配線層との間に接続され、前記トランジスタを
    オン・オフする第２のスイッチとを備え、 前記第１のスイッチ及び前記第２のパッドは前記ノード
    と前記第２の共通配線層との間に直列に接続されている
    ことを特徴とする半導体装置。
  4. 【請求項４】 前記第１のスイッチ及び第２のスイッチ
    は、ボンディングワイヤにより接続される一対のパッ
    ド、ヒューズ又はトランジスタよりなることを特徴とす
    る請求項３に記載の半導体装置。
  5. 【請求項５】 前記ノードと前記第２のパッドとは接離
    されることを特徴とする請求項１又は３に記載の半導体
    装置。
  6. 【請求項６】 半導体ウェハ上に形成された複数の半導
    体チップと、 前記半導体ウェハ上に形成され、前記複数の半導体チッ
    プに電源電圧を供給するための第１の共通配線層と、 前記半導体ウェハ上に形成され、前記複数の半導体チッ
    プに接地電圧を供給するための第２の共通配線層と、 前記複数の半導体チップのそれぞれに形成され、電源電
    圧が印加される第１のパッドと、 前記複数の半導体チップのそれぞれに形成され、接地電
    圧が印加される第２のパッドと、 前記複数の半導体チップのそれぞれに形成され、基板電
    圧である第３のパッドと、 前記複数の半導体チップのそれぞれに形成され、前記第
    １のパッドと前記第１の共通配線層との間に接続された
    スイッチング機能を有するトランジスタと、 前記複数の半導体チップのそれぞれに形成され、前記ト
    ランジスタをオン・オフする第１のスイッチと、 前記複数の半導体チップのそれぞれに形成され、前記ト
    ランジスタの制御端子が接続されているノードと前記第
    １の共通配線層との間に接続され、前記トランジスタを
    オン・オフする第２のスイッチとを備え、 前記第１のスイッチ及び前記第２のパッドは前記ノード
    と前記第２の共通配線層との間に直列に接続され、 前記第３のパッドと前記ノードとは前記第１のスイッチ
    を介して接続されていることを特徴とする半導体装置。
  7. 【請求項７】 前記第１のスイッチ及び第２のスイッチ
    は、ボンディングワイヤにより接続される一対のパッ
    ド、ヒューズ又はトランジスタよりなることを特徴とす
    る請求項６に記載の半導体装置。
  8. 【請求項８】 前記ノードと前記第３のパッドとは接離
    されることを特徴とする請求項６に記載の半導体装置。
  9. 【請求項９】 半導体ウェハ上に形成された複数の半導
    体チップと、 前記半導体ウェハ上に形成され、前記複数の半導体チッ
    プに電源電圧を供給するための第１の共通配線層と、 前記半導体ウェハ上に形成され、前記複数の半導体チッ
    プに接地電圧を供給するための第２の共通配線層と、 前記複数の半導体チップのそれぞれに形成され、電源電
    圧が印加される第１のパッドと、 前記複数の半導体チップのそれぞれに形成され、接地電
    圧が印加される第２のパッドと、 前記複数の半導体チップのそれぞれに形成され、前記第
    １のパッドと前記第１の共通配線層との間に接続された
    スイッチング機能を有するトランジスタと、 前記複数の半導体チップのそれぞれに形成され、前記ト
    ランジスタをオン・オフする第１のスイッチと、 前記複数の半導体チップのそれぞれに形成され、前記ト
    ランジスタの制御端子が接続されているノードと前記第
    １の共通配線層との間に接続され、前記トランジスタを
    オン・オフする第２のスイッチと、 前記複数の半導体チップのそれぞれに形成され、前記ト
    ランジスタと前記第１のパッドとの間に接続され、前記
    トランジスタと前記第１のパッドとを接離する第３のス
    イッチとを備え、 前記第１のスイッチ及び前記第２のパッドは前記ノード
    と前記第２の共通配線層との間に直列に接続されている
    ことを特徴とする半導体装置。
  10. 【請求項１０】 前記第１のスイッチ、第２のスイッチ
    及び第３のスイッチは、ボンディングワイヤにより接続
    される一対のパッド、ヒューズ又はトランジスタよりな
    ることを特徴とする請求項９に記載の半導体装置。
  11. 【請求項１１】 前記ノードと前記第２のパッドとは接
    離されることを特徴とする請求項９に記載の半導体装
    置。
  12. 【請求項１２】 半導体ウェハ上に、該半導体ウェハ上
    の複数の半導体チップに電源電圧を供給するための第１
    の共通配線層及び前記複数の半導体チップに接地電圧を
    供給するための第２の共通配線層をそれぞれ形成すると
    共に、前記複数の半導体チップのそれぞれに、電源電圧
    が印加される第１のパッド、接地電圧が印加される第２
    のパッド、前記第１のパッドと前記第１の共通配線層と
    の間に接続されスイッチング機能を有するトランジス
    タ、前記トランジスタをオン・オフするスイッチ、及び
    前記トランジスタの制御端子が接続されているノードと
    前記第１の共通配線層との間に接続される抵抗を、前記
    スイッチ及び第２のパッドが前記ノードと前記第２の共
    通配線層との間に直列に接続されるように形成する工程
    と、 前記スイッチを導通して前記トランジスタをオフにした
    状態で、前記複数の半導体チップのそれぞれに対して第
    １のプローブ検査を行なう工程と、 前記複数の半導体チップのうち不良品の半導体チップに
    おける前記ノードと前記第２のパッドとの接続状態をそ
    のままにする一方、前記複数の半導体チップのうち良品
    の半導体チップにおける前記ノードと前記第２のパッド
    とを電気的に切断する工程と、 前記第１の共通配線層に電源電圧を供給すると共に、前
    記第２の共通配線層に接地電圧を供給することにより、
    前記複数の半導体チップのうちの良品の半導体チップに
    対してウェハ状態で同時にバーンインする工程と、 前記複数の半導体チップのうち良品の半導体チップに対
    して第２のプローブ検査を行なう工程と、 前記複数の半導体チップのうち良品の半導体チップにお
    ける前記ノードと前記第２のパッドとを電気的に接続す
    る工程とを備えていることを特徴とする半導体装置の製
    造方法。
  13. 【請求項１３】 半導体ウェハ上に、該半導体ウェハ上
    の複数の半導体チップに電源電圧を供給するための第１
    の共通配線層及び前記複数の半導体チップに接地電圧を
    供給するための第２の共通配線層をそれぞれ形成すると
    共に、前記複数の半導体チップのそれぞれに、電源電圧
    が印加される第１のパッド、接地電圧が印加される第２
    のパッド、前記第１のパッドと前記第１の共通配線層と
    の間に接続されスイッチング機能を有するトランジス
    タ、前記トランジスタをオン・オフする第１のスイッ
    チ、及び前記トランジスタの制御端子が接続されている
    ノードと前記第１の共通配線層との間に接続され前記ト
    ランジスタをオン・オフする第２のスイッチを、前記第
    １のスイッチ及び第２のパッドが前記ノードと前記第２
    の共通配線層との間に直列に接続されるように形成する
    工程と、 前記第１のスイッチ及び第２のスイッチを導通して前記
    トランジスタをオフにした状態で、前記複数の半導体チ
    ップのそれぞれに対して第１のプローブ検査を行なう工
    程と、 前記複数の半導体チップのうち不良品の半導体チップに
    おける前記ノードと前記第１の共通配線層とを電気的に
    切断すると共に、前記複数の半導体チップのうち良品の
    半導体チップにおける前記ノードと前記第２のパッドと
    を電気的に切断する工程と、 前記第１の共通配線層に電源電圧を供給すると共に、前
    記第２の共通配線層に接地電圧を供給することにより、
    前記複数の半導体チップのうちの良品の半導体チップに
    対してウェハ状態で同時にバーンインする工程と、 前記複数の半導体チップのうち良品の半導体チップに対
    して第２のプローブ検査を行なう工程と、 前記複数の半導体チップのうち良品の半導体チップにお
    ける前記ノードと前記第２のパッドとを電気的に接続す
    る工程とを備えていることを特徴とする半導体装置の製
    造方法。
  14. 【請求項１４】 半導体ウェハ上に、該半導体ウェハ上
    の複数の半導体チップに電源電圧を供給するための第１
    の共通配線層及び前記複数の半導体チップに接地電圧を
    供給するための第２の共通配線層をそれぞれ形成すると
    共に、前記複数の半導体チップのそれぞれに、電源電圧
    が印加される第１のパッド、接地電圧が印加される第２
    のパッド、基板電圧である第３のパッド、前記第１のパ
    ッドと前記第１の共通配線層との間に接続されスイッチ
    ング機能を有するトランジスタ、前記トランジスタをオ
    ン・オフする第１のスイッチ、及び前記トランジスタの
    制御端子が接続されているノードと前記第１の共通配線
    層との間に接続され前記トランジスタをオン・オフする
    第２のスイッチを、前記第１のスイッチ及び第２のパッ
    ドが前記ノードと前記第２の共通配線層との間に直列に
    接続され、前記第３のパッドと前記ノードとが前記第１
    のスイッチを介して接続されるように形成する工程と、 前記第１のスイッチ及び第２のスイッチを導通して前記
    トランジスタをオフにした状態で、前記複数の半導体チ
    ップのそれぞれに対して第１のプローブ検査を行なう工
    程と、 前記複数の半導体チップのうち不良品の半導体チップに
    おける前記ノードと前記第１の共通配線層とを電気的に
    切断すると共に、前記複数の半導体チップのうち良品の
    半導体チップにおける前記ノードと前記第２のパッドと
    を電気的に切断する工程と、 前記第１の共通配線層に電源電圧を供給すると共に、前
    記第２の共通配線層に接地電圧を供給することにより、
    前記複数の半導体チップのうちの良品の半導体チップに
    対してウェハ状態で同時にバーンインする工程と、 前記複数の半導体チップのうち良品の半導体チップに対
    して第２のプローブ検査を行なう工程と、 前記複数の半導体チップのうち良品の半導体チップにお
    ける前記ノードと前記第３のパッドとを電気的に接続す
    る工程とを備えていることを特徴とする半導体装置の製
    造方法。
  15. 【請求項１５】 半導体ウェハ上に、該半導体ウェハ上
    の複数の半導体チップに電源電圧を供給するための第１
    の共通配線層及び前記複数の半導体チップに接地電圧を
    供給するための第２の共通配線層をそれぞれ形成すると
    共に、前記複数の半導体チップのそれぞれに、電源電圧
    が印加される第１のパッド、接地電圧が印加される第２
    のパッド、前記第１のパッドと前記第１の共通配線層と
    の間に接続されスイッチング機能を有するトランジス
    タ、前記トランジスタをオン・オフする第１のスイッ
    チ、前記トランジスタの制御端子が接続されているノー
    ドと前記第１の共通配線層との間に接続され前記トラン
    ジスタをオン・オフする第２のスイッチ、及び前記トラ
    ンジスタと前記第１のパッドとの間に接続され前記トラ
    ンジスタと前記第１のパッドとを接離する第３のスイッ
    チを、前記第１のスイッチ及び第２のパッドが前記ノー
    ドと前記第２の共通配線層との間に直列に接続されるよ
    うに形成する工程と、 前記第１のスイッチ及び第２のスイッチを導通して前記
    トランジスタをオフにした状態で、前記複数の半導体チ
    ップのそれぞれに対して第１のプローブ検査を行なう工
    程と、 前記複数の半導体チップのうち不良品の半導体チップに
    おける前記ノードと前記第１の共通配線層とを電気的に
    切断すると共に、前記複数の半導体チップのうち良品の
    半導体チップにおける前記ノードと前記第２のパッドと
    を電気的に切断する工程と、 前記第１の共通配線層に電源電圧を供給すると共に、前
    記第２の共通配線層に接地電圧を供給することにより、
    前記複数の半導体チップのうちの良品の半導体チップに
    対してウェハ状態で同時にバーンインする工程と、 前記複数の半導体チップのうち良品の半導体チップに対
    して第２のプローブ検査を行なう工程と、 前記複数の半導体チップのうち良品の半導体チップにお
    ける前記ノードと前記第２のパッドとを電気的に接続す
    る一方、前記トランジスタと前記第１のパッドとを電気
    的に切断する工程とを備えていることを特徴とする半導
    体装置の製造方法。
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