TWI382425B - 檢測缺陷之測試系統及其測試方法 - Google Patents

Description

檢測缺陷之測試系統及其測試方法

本發明係有關於一種檢測缺陷之測試系統及其測試方法，尤指一種具有矩陣排列之測試單元的測試系統及其測試方法。

在半導體製程中必須針對所生產之半導體晶圓持續進行線上測試，以維持產品品質的穩定。目前業界大多是採用晶圓可接受度測試(wafer acceptance testing，WAT)，其係於兩晶粒間之切割道區域(scribe line area)提供複數個測試鍵(test key)結構，用以分別監控每道半導體製程之各項缺陷，或模擬各元件結構。前述各測試結構通常都包含二個輸入/輸出墊。換句話說，在進行各式製程的同時，便採用相同的步驟於晶圓之切割道中同步製作一測試用元件，來模擬相同製程，然後再利用金屬探針等測試裝置反覆接觸測試鍵的輸入/輸出墊，以量測測試鍵的各項參數作為檢視製程與元件是否正常之指標，進而有效控制產品品質。

當利用這些測試結構來檢測缺陷時，要先於測試結構的一輸入/輸出墊提供一輸入訊號，並且檢測測試結構的另一輸入/輸出墊是否對應產生了一預定的輸出訊號。其中，測試結構的設計通常會考慮到斷路測試和短路測試兩種狀況。這裡的斷路是指在電連接結構中存在一損壞處或是兩個預定要連接的端點之間的電阻過 大，可以利用一斷路檢測圖案來檢測斷路狀況的存在與否。而短路是表示兩個不應連接的端點之間彼此電連接，可以利用一短路檢測圖案來檢測短路狀況的存在與否。斷路的狀況可能會存在於一金屬導線、一多晶矽導線、一擴散區域、一接觸插塞或一連接插塞中。短路的狀況可能會存在於金屬與金屬之間、多晶矽與多晶矽之間、擴散區域與擴散區域之間，或者接觸插塞與多晶矽之間。

然而前述的測試結構，例如前述斷路檢測圖案和短路檢測圖案，仍具有應用上的缺點。舉例來說，由於前述各測試結構通常都包含二個輸入/輸出墊，且必須利用金屬探針逐一檢測各個測試結構的輸入/輸出墊，所以傳統的檢測方法會耗費大量的時間來進行檢測，而且檢測之後還要再耗費更多的時間來分析缺陷資料。此外，為了配合金屬探針進行測試，測試結構的輸入/輸出墊往往佔據很大的面積。相較之下，測試結構之測試圖案所佔的面積通常較小，所以輸入/輸出墊的數目以及其龐大面積會導致測試結構的面積無法有效縮減。

另一方面，傳統上也可以利用觀測與圖案比對的方式來確認缺陷的存在與否。例如使用掃瞄電子顥微鏡(SEM)測試來觀察可見的缺陷。但是，用SEM來定位缺陷的位置實際上困難重重，因為這不單會耗費大量的時間，而且許多缺陷是無法用SEM來進行檢測的。因此，如何提供一具有成本效益的測試方法和測試結構來 有效檢測晶圓上的缺陷仍為目前之一大議題。

因此，本發明的目的之一在於提供一測試系統和其相關的測試方法來解決上述的問題。

本發明提供一檢測缺陷的測試系統。測試系統包含複數個呈矩陣排列的測試單元、至少一位元線和至少一字元線。各測試單元具有一第一端點和一第二端點。測試單元的第二端點電連接至一接地點，位元線電連接至測試單元的第一端點，而且字元線係電連接至測試單元。

本發明另提供一檢測缺陷的方法。首先，提供一測試系統。測試系統包含複數個呈矩陣排列的測試單元、複數條位元線，複數條字元線和至少一感測放大器。各測試單元具有一第一端點和一第二端點，其中第二端點電連接至一接地點。位元線電連接至測試單元的第一端點，而且字元線係電連接至測試單元。感測放大器電連接至位元線。接著，檢測其中一個測試單元之缺陷，被挑選的測試單元係為一選取測試單元。這個缺陷檢測步驟包含：提供一第一電壓給電連接至選取測試單元之位元線；提供一第二電壓給電連接至選取測試單元之字元線，以施加到一第三電壓選取測試單元的第一端點；以及讀取感測放大器的輸出訊號。

請參閱第1圖。第1圖係為本發明第一較佳實施例之測試系統100的示意圖。測試系統100可以設置於測試晶片上、切割道上或是設置於實際的產品晶片上來檢測製程狀況。測試系統100的一陣列區域110包含n條字元線WL₁ -WL_n 、m條位元線BL₁ -BL_m 與(n)×(m)個呈矩陣排列之測試單元112。需注意的是，雖然第1圖僅繪示出四個測試單元112作為說明，然而實際上一個測試系統100可以包含數以百計的測試單元112。各測試單元112皆具有一第一端點116、一第二端點118和一控制端點120。陣列區域110之各字元線WL₁ -WL_n 係電連接至各測試單元112的控制端點120，測試單元112的第二端點118皆可電連接至一接地點114，且各位元線BL₁ -BL_m 可電連接至各測試單元112的第一端點116。

以測試系統100之測試單元112為例，當欲檢測測試單元112(選取測試單元112a)之缺陷時，僅需提供一第一電壓給電連接至選取測試單元112a之位元線BL₁ ，且提供一第二電壓給電連接至選取測試單元112a之字元線WL₁ 。如此一來，選取測試單元112a之第一端點116可獲得一第三電壓，讓電流可經由選取測試單元112a而流向接地點114。藉由控制字元線WL₁ -WL_n 與位元線BL₁ -BL_m 的電壓，本發明可以快速且有系統地檢測眾多測試單元112的缺陷。除此之外，相較於習知技術的每一個測試結構都必須包含至少二個輸入/輸出墊，本發明之測試系統100可以可以減少的輸入/輸出墊的數目。舉例來說，對於一個包含有(100×100)個測 試單元112的測試系統100來說，本發明之測試系統100可以利用(100＋100)個訊號輸入墊(圖未示)來控制100條位元線BL₁ -BL₁₀₀ 與100條字元線WL₁ -WL₁₀₀ ，而習知技術卻必須要使用(2×100×100)個輸入/輸出墊來測試一萬個測試結構。

以下圖示可更進一步繪示出本發明之測試系統的具體結構與測試方法。請參閱第2圖，其繪示的是本發明第二較佳實施例之測試系統的示意圖。測試系統300包含n條字元線WL₁ -WL_n 、m條位元線B₁ -B_m 、(n)×(m)個呈矩陣排列之測試單元TU_1-1 -TU_n-m 、至少一預充電裝置130電連接至位元線B₁ -B_m 、複數個感測放大器132電連接至位元線B₁ -B_m 、複數個第二電晶體136，與m條控制導線PD₁ -PD_m 。其中，第二電晶體136可以為一P型金氧半導體電晶體(P-type metal-oxide-semiconductor transistor，PMOS transistor)。各位元線B₁ -B_m 可包含一電源端點134。各電源端點134連接至一電壓Vdd，而各第二電晶體136具有一源極S、一汲極D和一閘極G。各第二電晶體136的源極S可電連接至電源端點134，各第二電晶體136的汲極D可電連接至其對應之測試單元的第一端點116，而各第二電晶體136的閘極G可電連接至預充電裝置130。預充電裝置130可用以對測試系統200進行預充電步驟，而感測放大器132可用以顯示出測試單元U_1-1 -U_n-m 的測試結果。

各測試單元TU_1-1 -TU_n-m 可包含一測試圖案122、一第一電晶 體124和一第三電晶體138。其中，第一電晶體124與第三電晶體138可以為N型金氧半導體電晶體(N-type metal-oxide-semiconductor transistor，NMOS transistor)。各測試圖案122可對應至產品晶圓的至少一製程，用以作為製程或產品元件的模擬結構。另外，各測試圖案122皆具有一第一端點117和一第二端點118，且測試圖案122的第二端點118即為各測試單元的第二端點118。各第一電晶體124具有一源極S、一汲極D和閘極G(在此可作為一穿越閘極，pass-gate)，且各第三電晶體138亦具有一源極S、一汲極D和閘極G。各第一電晶體124的汲極D可形成其對應之測試單元的第一端點116，各第一電晶體124的源極S可電連接至其對應之測試單元的測試圖案122，且各第一電晶體124的閘極G可電連接至其對應之的字元線。於一測試單元中，第三電晶體138之汲極D可電連接至於其對應之測試圖案122的第一端點117，第三電晶體138的源極S可電連接至一接地點140，而第三電晶體138的閘極G可電連接至其對應之控制導線。值得注意的是，本發明所述之電晶體可為各種不同類型的電晶體，而不須受前述實施例所侷限。

各測試圖案122可以是用以檢測一斷路缺陷的第一類型測試圖案，也可以是用以檢測一短路缺陷的第二類型測試圖案。據此，第一類型的測試圖案122可以包含一個蜿蜒的連接圖案126，而第二類型的測試圖案122可以包含一交指狀圖案128。舉例來說，電連接至字元線WL_n-1 的測試圖案122可以是第一類型的測試圖案 122，而電連接至字元線WL_n 的測試圖案122可以是第二類型的測試圖案122。

為了解測試系統300的運作方式，其對應之一測試方法描述如下。首先，提供前述測試系統300。根據測試系統300的配置結構，本發明可提供一測試狀況的預定結果表，預定結果表中記載了測試系統300的各個部分具有缺陷時的測試結果以及不具缺陷時的測試結果，如第3圖所示。

之後，本發明可以選擇地進行一檢測穿越閘極G的程序，並且進行一檢測測試單元TU_1-1 -TU_n-m 的程序，如第4圖所示。檢測穿越閘極的G的程序包含一預充電步驟和一檢測步驟，而檢測測試單元TU_1-1 -TU_n-m 的程序包含一預充電步驟和一讀取輸出結果步驟。

為了檢測測試單元TU_1-1 -TU_n-m 的穿越閘極G是否具有缺陷，本發明可先開啟預充電裝置130，並關閉字元線WL₁ -WL_n 與控制導線PD₁ -PD_m 的電壓。此時預充電裝置130可以對所有的第二電晶體136進行預充電。接著，旋即針對需受檢測的穿越閘極G依序開啟其對應之字元線WL₁ -WL_n 與對應之控制導線PD₁ -PD_m ，並且關閉預充電裝置130。以測試單元TU_1-1 為例，如果從其對應之電源端點134到其對應之接地點140之間的電流路徑不具有斷路缺陷，電壓Vdd所產生的電流訊號會通過測試單元TU_1-1 的第一電 晶體124和第三電晶體138，那麼就可以從電連接至位元線BL₁ 的感測放大器132上讀取到邏輯訊號「0」。反之，若從電源端點134到接地點140之間的電流路徑具有斷路缺陷，那麼就會從電連接至位元線BL₁ 的感測放大器132上讀取到邏輯訊號「1」。據此，只要系統地依序控制預充電裝置130、控制導線PD₁ -PD_m 與字元線WL₁ -WL_n ，便可以獲得各個穿越閘極G的缺陷檢測數據。其後，利用所獲得的缺陷檢測數據與測試狀況的預定結果表進行比較，便可以依序確認所有穿越閘極G的缺陷狀況，進而確認缺陷是否是位於測試圖案122以外的部位。

為了檢測測試單元TU_1-1 -TU_n-m 的測試圖案122是否具有缺陷，本發明可先開啟預充電裝置130，並關閉字元線WL₁ -WL_n 與控制導線PD₁ -PD_m 的電壓。此時預充電裝置130可以對所有的第二電晶體136進行預充電。接著，旋即針對需受檢測的測試單元TU_1-1 -TU_n-m 依序開啟其對應之字元線WL₁ -WL_n ，並且關閉預充電裝置130與對應之控制導線PD₁ -PD_m 。以測試單元TU_1-1 為例，當提供一第二電壓至字元線WL₁ 時，第二電壓會開啟對應之第一電晶體124的穿越閘極G，而預充電步驟所提供的電荷即可從測試單元TU_1-1 的第二電晶體136流向測試單元TU_1-1 ，而形成一施加至對應之第一端點117的第三電壓。

如果測試單元TU_1-1 的測試圖案122不具有斷路缺陷，所施加的電流訊號會通過測試單元TU_1-1 的測試圖案122，那麼就可以從 電連接至位元線BL₁ 的感測放大器132上讀取到邏輯訊號「0」。反之，若選取測試單元TU_1-1 的測試圖案122具有斷路缺陷，那麼就會從電連接至位元線BL₁ 的感測放大器132上讀取到邏輯訊號「1」。據此，只要依序控制預充電裝置130、控制導線PD₁ -PD_m 與字元線WL₁ -WL_n ，便可以獲得各個測試圖案122的缺陷檢測數據。其後，利用所獲得的缺陷檢測數據與測試狀況的預定結果表進行比較，便可以依序確認所有測試圖案122的缺陷狀況。

由於本發明之測試單元係呈一矩陣排列，且由字元線和位元線等結構所控制，因此本發明可以快速地且有系統地檢測眾多測試單元。在其他的實施例中，測試系統可以更進一步包含其他裝置或其他電路，且這些裝置或電路可電連接至前述字元線WL₁ -WL_n 、位元線BL₁ -BL_m 、測試單元112等等元件。舉例來說，測試系統100可以另包含一電連接至字元線WL₁ -WL_n 的字元線解碼器(圖未示)、一電連接至位元線BL₁ -BL_m 的位元線解碼器(圖未示)，以及一電連接至字元線解碼器的供電裝置(圖未示)。字元線解碼器可根據所接收的訊號來控制字元線WL₁ -WL_n 的開啟與關閉，位元線解碼器則可根據所接收的訊號來控制位元線BL₁ -BL_m 的開啟與關閉。由於解碼器可具有多種變化結構，因此不加贅述。

相較習知技術，本發明之一優點在於本發明之測試系統可以減少測試結構的輸入/輸出墊。具體而言，對於一個包含有(n×m)個測試單元的測試系統來說，本發明之測試系統可以利用(n＋m) 個訊號輸入墊來控制n條位元線與m條字元線，而習知技術卻必須要使用(2×n×m)個輸入/輸出墊來測試(n×m)個測試結構。因此，當要檢測相同數目的測試單元時，本發明可以節省金屬探針的探測時間。此外，由於本發明減少了測試結構的輸入/輸出墊數目，因此更有效地可以節省許多輸入/輸出墊所佔據的空間，使得多個測試單元的測試圖案可以於半導體裝置中部分重疊，進而提高元件密度。

如前所述，測試系統係與積體電路的裝置或者元件採用相同的製程製作而出，藉以模擬相同製程。換句話說，用以形成測試結構之材料層與用以形成產品元件之材料層可由相同的製程所形成。因此，測試系統可能就設置於一個具有複數個材料層的晶圓中，實際的測試結構可能也包含複數個材料層，且可堆疊設置於一特定區域中。根據本發明之結構，各測試圖案的導線可以包含有所需進行缺陷檢測的半導體層或導電層，以檢測半導體層或導電層的斷路狀況或短路狀況。

於本發明中，同一測試系統的兩個測試圖案之測試類型、所設置的材料層、形成的製程，和所構成的材料層可以彼此相同，也可以彼此不同。請參閱第5圖和第6圖，係為本發明另二較佳實施例舉例說明測試系統的部分剖面示意圖。如第5圖所示，一測試系統包含一測試圖案202和一測試圖案204。測試圖案202，與測試圖案204係設置於晶圓144的同一材料層142中，且由同 一金屬層146所製作而成。換句話說，測試圖案202和測試圖案204可設置於同一水平方向上。其中，測試圖案202和測試圖案204可以分別為第一類型測試圖案和第二類型測試圖案、分別為第二類型測試圖案和第一類型測試圖案、同時為第一類型測試圖案，或者同時為第二類型測試圖案。如第6圖所示，一測試系統包含一測試圖案206和一測試圖案208。其中，測試圖案206位於材料層148中，而測試圖案208則位於材料層150中。據此，測試圖案206係設置於測試圖案208上方，且測試圖案206與測試圖案208係分別由金屬層152與多晶矽層154所製作而成。換句話說，測試圖案206和測試圖案208可以垂直堆疊，進而有效地減少測試系統所佔據的面積。

前述實施例並非用以限定本發明的實施方式，習知該領域者應可理解，任何均等的變化與調整皆應符合本發明之範疇。舉例來說，針對第1圖所示結構，測試系統100可以根據各種不同的唯讀記憶體(read only memory，ROM)或靜態隨機存取記憶(static random access memory，SRAM)等電路結構進行調整。另外，第一類型測試圖案的位置和第二類型測試圖案的位置不需受前述實施例所侷限。一位元線所電連接的測試圖案可以都是同一類型的測試圖案，也可以包含有不同類型的測試圖案。同樣地，同一字元線所電連接的測試圖案可以都是同一類型的測試圖案，也可以包含有不同類型的測試圖案。對同一測試系統而言，其中所包含的測試圖案可以都是同一類型的測試圖案，也可以包含有不同類型 的測試圖案。

相較於習知技術，本發明可以利用較少的成本費用快速地檢測眾多缺陷，並且有效地定位出缺陷的所在位置。根據本發明提供之測試系統，本發明可以迅速地把檢測結果回饋(feedback)給對應的半導體製程或材料層，進而迅速地分析且修正製程或材料層的問題。有鑑於此，本發明具有以下優點：(1) 由於本發明可以進行線上的缺陷測試，因此具有高檢測敏感度；(2) 由於本發明的測試方法具有較高的測試效率，且可以縮短測試的操作時間，因此可以迅速地提高產率：以及(3) 為新製程提供足夠的檢測數據。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧測試系統

110‧‧‧陣列區域

112‧‧‧測試單元

112a‧‧‧選取測試單元

114‧‧‧接地點

116‧‧‧第一端點

117‧‧‧第一端點

118‧‧‧第二端點

120‧‧‧控制端點

122‧‧‧測試圖案

124‧‧‧第一電晶體

126‧‧‧連接圖案

128‧‧‧交指狀圖案

132‧‧‧感測放大器

134‧‧‧電源端點

136‧‧‧第二電晶體

138‧‧‧第三電晶體

140‧‧‧接地點

142‧‧‧材料層

144‧‧‧晶圓

146‧‧‧金屬層

148‧‧‧材料層

150‧‧‧材料層

152‧‧‧金屬層

154‧‧‧多晶矽層

200‧‧‧測試系統

202‧‧‧測試圖案

204‧‧‧測試圖案

206‧‧‧測試圖案

208‧‧‧測試圖案

300‧‧‧測試系統

Vdd‧‧‧電壓

WL₁ -WL_n ‧‧‧字元線

B₁ -B_m ‧‧‧位元線

TU_1-1 -TU_n-m ‧‧‧測試單元

S‧‧‧源極

D‧‧‧汲極

G‧‧‧閘極

130‧‧‧預充電裝置

PD₁ -PD_m ‧‧‧控制導線

第1圖係為本發明第一較佳實施例之測試系統的示意圖。

第2圖係為本發明第二較佳實施例之測試系統的示意圖。

第3圖係為本發明第二較佳實施例之輸出訊號的預定表的示意圖。

第4圖係為本發明第二較佳實施例之測試系統的操作方法的示意圖。

第5圖和第6圖係為本發明另二較佳實施例舉例說明測試系統的 部分剖面示意圖。

114‧‧‧接地點

116‧‧‧第一端點

117‧‧‧第一端點

118‧‧‧第二端點

120‧‧‧控制端點

122‧‧‧測試圖案

124‧‧‧第一電晶體

126‧‧‧連接圖案

128‧‧‧交指狀圖案

132‧‧‧感測放大器

134‧‧‧電源端點

136‧‧‧第二電晶體

138‧‧‧第三電晶體

140‧‧‧接地點

130‧‧‧預充電裝置

300‧‧‧測試系統

WL₁ -WL_n ‧‧‧字元線

B₁ -B_m ‧‧‧位元線

TU_1-1 -TU_n-m ‧‧‧測試單元

S‧‧‧源極

D‧‧‧汲極

G‧‧‧閘極

Vdd‧‧‧電壓

PD₁ -PD_m ‧‧‧控制導線

Claims (16)

1. 一種測試系統，該測試系統包含：複數個測試單元，呈一矩陣排列，各該測試單元具有一第一端點和一第二端點，各該測試單元之該第二端點係電連接至一接地點，其中各該測試單元係用以檢測一斷路缺陷以及一短路缺陷；至少一位元線，電連接至該等測試單元之該等第一端點；以及至少一字元線，電連接至該等測試單元。
2. 如申請專利範圍第1項之測試系統，其中各該測試單元均包含：一測試圖案，具有一第一端點和一第二端點，各該測試圖案之該第二端點形成各該測試單元之該第二端點；以及一第一電晶體，具有一源極、一汲極和一閘極，該源極作為各該測試單元之該第一端點，該汲極係電連接至各該測試單元之該測試圖案，且各該第一電晶體之該閘極係電連接至該字元線。
3. 如申請專利範圍第2項之測試系統，其中各該測試圖案分別包含至少一第一類型測試圖案與至少一第二類型測試圖案。
4. 如申請專利範圍第3項之測試系統，其中該第一類型測試圖案檢測該斷路缺陷，且該第二類型測試圖案檢測該短路缺陷。
5. 如申請專利範圍第1項之測試系統，另包含至少一預充電裝置，電連接至該位元線。
6. 如申請專利範圍第5項之測試系統，其中該位元線包含一電源端點，且各該測試單元另分別包含：一第二電晶體，具有一源極、一汲極和一閘極，其中各該第二電晶體之該源極分別電連接至該位元線之該電源端點，各該第二電晶體之該汲極分別電連接至該等測試單元之該等第一端點，且各該第二電晶體之該閘極分別電連接至該預充電裝置。
7. 如申請專利範圍第2項之測試系統，其中各該測試單元另分別包含一第三電晶體，且各該第三電晶體均具有一源極、一汲極和一閘極，其中每一該第三電晶體之該源極係分別電連接至各該測試圖案之該第一端點，且各該第三電晶體之該汲極係分別電連接至一接地點。
8. 如申請專利範圍第7項之測試系統，另包含至少一控制導線，該等第三電晶體之該等閘極均係電連接至該控制導線。
9. 如申請專利範圍第2項之測試系統，其中該測試系統係設置於一晶圓中，且該晶圓具有複數個材料層。
10. 如申請專利範圍第9項之測試系統，其中該等測試圖案係設置於該晶圓之一該材料層中。
11. 如申請專利範圍第9項之測試系統，其中至少一該測試圖案係設置於其他測試圖案上方。
12. 如申請專利範圍第1項之測試系統，另包含複數個訊號輸入墊，各該訊號輸入墊分別電連接至該位元線或該字元線。
13. 一種檢測缺陷之方法，包含：提供一測試系統，該測試系統包含：複數個測試單元，呈一矩陣排列，各該測試單元具有一第一端點和一第二端點，第二端點電連接至一接地點，其中各該測試單元用以檢測一斷路缺陷以及一短路缺陷；複數條位元線，電連接至該等測試單元之該等第一端點；複數條字元線，電連接至該等測試單元；以及至少一感測放大器電連接該位元線；以及選取一該測試單元進行一缺陷測試，被選取之該測試單元成為一選取測試單元，該缺陷測試包含：提供一第一電壓給電連接至該選取測試單元之該位元線，並且提供一第二電壓給電連接至該選取測試單元之該字元線，使得該選取測試單元之該第一端點獲得一第三電壓；以及 讀取該感測放大器之一輸出訊號。
14. 如申請專利範圍第13項之方法，其中提供該第一電壓至該位元線之該步驟包含對該測試系統進行預充電，以提供電荷。
15. 如申請專利範圍第14項之方法，其中該預充電步驟所提供之電荷係為該第三電壓之一來源。
16. 如申請專利範圍第13項之方法，另包含選取其他測試單元進行一缺陷測試，其中依序提供複數個電壓給該等位元線和該等字元線。